TW557631B - Semiconductor device - Google Patents

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TW557631B
TW557631B TW091116867A TW91116867A TW557631B TW 557631 B TW557631 B TW 557631B TW 091116867 A TW091116867 A TW 091116867A TW 91116867 A TW91116867 A TW 91116867A TW 557631 B TW557631 B TW 557631B
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misfet
drain
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TW091116867A
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Yusuke Kanno
Hiroyuki Mizuno
Kazumasa Yanagisawa
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Hitachi Ltd
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Description

(發明之所屬技術領域） … 本發明係有關於半導体裝置甚至於半導体積体電路裝置 内變換信號振幅的準位變換電路之技術。 (習知技術） 本說明書所參考之文獻列表係如下所示。參考文獻則予 以作成文獻編號。【文獻1】：特開平6-283979 ,【文獻2】 :特開2000-163960，【文獻3】：特開平、139663。 【文獻1】的圖4，係揭示有習知形式之準位變換電路， 其係包含有父差結合有沒極與閘極的一對卩型m〇sfet(q7 、Q8)、及承受小振幅的互補信號於閘極的一對n型 M0SFET(Q11、Q12)。而且於圖i中，係揭示出改良圖4之 電路而兩段式完成N型MOSFET(QH〇q3、或的和^)，以 確保N型MOSFET之财壓的準位變換電路。 【文獻2】的圖4(B) ’係揭示含有兩段堆積的p型 MOSFET(Q3 1和Q32、或Q33和Q34)、及兩段堆積的N型 MOSFET(Q3 5和Q36、或Q3 7和Q38)之準位變換電路。Q35 和Q37的閘極係藉由VPERI電位而偏壓於固定電壓。此處， VPERI係以變換刖的小振幅而動作的電路（圖*的l〇g)之電 源電位。藉由該Q35或Q37 ’則施加於Q36或Q38的汲極-源 極間的電壓即被限制於VPERI。相同地藉由Q32或Q34，則 施加於Q32或Q33的汲極-源極間的電壓即被限制於^^〇_ VPERI(VDD&amp ; gt ; VPERI) 〇 於【文獻3】的圖1亦揭示有和【文獻2】的圖4(B)的電路 相同的準位變換電路（MOSFET14〜17、及19〜22)。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 五、發明説明（2 (本發明欲解決之課題） 本案發明者等係於本案之前率先對相關系統LSI進行檢討 。亦即，近來之系統LSI係因低消費電力化的要求，而使内 f動作電壓只有朝向下降方向研發。但是在另一方面，外 P的’I面的電壓係因和各种相結合，而必須使用習知所 使用的比較高的標準電壓，故變換的信號間的電源電壓差 和^知相，即變得非常大。如此之情形的根源所在，係僅 、名之南振幅仏號的電源電壓用所設計的高耐塵μOSFET 而構成的準位變換電路，則能解決信號的變換之困難度。 在本案申請之先發明者等進行檢討之後，得知習知電路係 輸入信號當形成例如VDD==〇752lv以下的低值時，準位 變換電路其動作即形成困難。而更重要的原因，係由於驅 =準位變換電路的栓鎖器的輸入用1^型m〇sfet的臨界值電 堅彳輸入仏號的電源電壓之差變小，故該輸入用N型 MOSFET的動作即形成困難。 而且，在系統LSI當中，最重要的要求即是低消費電力化 。而為了滿足該要求，則LSI的内部電路的低電壓化即為重 要。但是，當施以LSI的内部電路的低電壓化時，在和外部 的較高標準電壓之間，其信號的收受即變得困難。本發明 係提供一種無須降低外部的標準電壓，並作成内部的電壓 為IV以下，且高速地變換信號準位之電忽。 此外，由於乐統LSI的低消費電力化，控制M〇s的基板電 位即旎更廣泛地實施。但是，在内部控制電路的動作電壓 為低的情形下，該控制即變得困難。本發明係提供一種即 本紙張尺度適财g g家標準(CNS) Μ規格(训χ撕公爱) -5- 557631
P電路的動作電壓為低，亦能變換成基板控制用的大 振幅信號之準位變換電路。 (解決課題之手段） ;以下所述即是本發明之代表性的手段之一例。亦即，在 準位變換電路中使用具有相異耐壓之2種類的氧化膜厚 k X)的MOSFET。在低振幅信號的輸入用M〇SFET係使用 八有薄的閘極絕緣膜的M〇SFET ,在耐壓緩和用MOSFE丁係 使用具有相對地耐於高f壓的施加之厚的閘極絕緣膜的 MOSFET。於此，耐壓缓和用M〇SFET係作成相對較低的臨 界值電壓。 進而，為了低振幅信號即使為以以下之低值亦能產生動 作’亦可設置以輸入信號而暫時地升壓耐壓緩和用m〇SFEt 的閘極以支援變換的電路gbST、以及抑制耐壓緩和用 MOSFET和輸入用薄膜N型MoS間的節點於輸入用薄膜N型 MOS的耐壓範圍之電路LKp ^此外，當動作電壓的範圍變 見，則信號的上昇延遲時間和下降延遲時間即無法獲得平 衡。為避免該不平衡狀態亦可設置遷移檢測電路。 (發明之實施形態） 以下，以圖式說明本發明之實施形態。構成實施例的各 方塊圖的電路元件，雖無特別限制，但依據公知之cM〇s( 互補型MOS電晶体）等的積体電路技術，而形成於如單結晶 矽之1個的半導体基板上。 曰 (實施例1) 圖1係表示本發明之具体實施形態之圖式。此處所示之準 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
557631 A7 B7 五、發明説明（4 ) 位變換電路，係將信號振蝠例如為變遷於0V至VDD(例如 0-75V)之間的低振幅信號，予以變換成例如信號振蝠為變 遷於0V至VDDQ(例如3.3V)之間的高振幅信號。該準位變換 電路係以三大部份而構成。即為：變換信號振福準位的準 位變換部（LSC)、及確定電源啟動時之輸出準位的重置部 (RSC)、及配合於變換後的差動輸出之當中較早變換的信號 之準位遷移檢測電路（TD)。 該圖所示之MOSFET係如圖2所示，為根據閘極氧化膜之 膜厚（Tox)和MOS電晶体的臨界值而區分為3种類（若包含不 同的導電型則6种類）。作為本案之對象的FET(場效電晶体） 的閘極絕緣膜因係不限定於氧化膜（Si02 :二氧化矽），故通 常含有 MISFET(Metal Insulator Semiconductor Field Effect Transistor)，但因取最具代表性的 MOSFET(Metal Oxide Semiconductor Field Effect Transistor為例而作說明，故以 下略稱MOS。
於圖2中，閘極符號為細線所繪之M〇s係閘極氧化膜為薄 的MOS，閘極為四角所繪之MOS係氧化膜厚（閘極絕緣膜膜 厚）為厚的MOS，閘極氧化膜厚為薄的m〇s，係閘極容量為 大且臨界值電壓為小，故係小型且能以低電壓進行高速動 作之MOS，閘極氧化膜厚為厚的M〇s係亦能使用高電源電 壓的耐高壓MOS。此外，閘極下方的通道部份以黑四角所 繪者，係臨界值為小的MOS(此後稱低臨界值1^〇3)，閘極 下方的通道部份不塗黑者係具有標準的臨界值M〇s(此後稱 裇準臨界值]VIOS)。耐高壓MOS的臨界值電壓係例如p型和N 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 557631 A7 _ B7 __ 五、發明説明（5) 型偕設定VTH1 = 0.75V，耐高壓MOS的低臨界值MOS的臨 界值電壓係例如P型和N型偕設定VTH2=0.35V，薄膜MOS 的臨界值電壓係例如P型和N型偕設定VTH3 == 0.35V。P型 MOS和N型MOS的臨界值電壓係以既有元件作成而具有既定 之作成偏離值，且該值相異但設計值則假定為相同。是故 ，耐高壓MOS、及耐高壓的低臨界值MOS係P^! MOS和N型 MOS的雙方，偕以相同步驟而形成其氧化膜。因此，此類 係具有相同膜厚之相對較厚的氧化膜。耐高壓的低臨界值 MOS係藉由離子植入（通道植入）方式而以既定種類導入既定 之濃度的雜質，据此其臨界值電壓即作成較低。通道植入 係P型MOS和N型MOS為分別獨立實施。耐高壓MOS係亦P 型MOS和N型MOS為了分別設定所望的臨界值電壓，而實施 一般的通道植入。另一方面，薄膜MOS係以和厚膜MOS不 同之步驟而形成氧化膜。薄膜MOS係亦為了設定所望的臨 界值電壓，而實施一般的通道植入。 參閱圖1以敘述準位變換部LSC。本發明之準位變換部 LSC，其特徵在於：將耐於高電壓的施加之氧化膜厚為厚的 MOS、和即使低電壓亦能高速動作之氧化膜厚為薄的m〇S 予以分開使用而構成。P型M0S(MP1〜MP8)及N型 M0S(MN3〜MN7)係以氧化膜厚為厚的MOS所構成，P型 M0S(MP9、MP10)及N型M0S(MN1、MN2)係以氧化膜厚為 薄的MOS所構成。準位變換部係以形成負載的p型M〇s (MP1、MP2)、及變換信號準位之際的電流控制用的p型 M〇S(MP3、MP4)、及承受低振幅的輸入信號的輸入用n型 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557631 A7 _ _ B7____ 五、發明説明（6 ) M0S(MN1、MN2)、及抑低傳送至MN1、MN2的最大施加電 壓之用而設置的耐壓缓和用N型M0S(MN3、MN4)等而形成 基本的栓鎖構造。本發明之第1特徵係使用低臨界值MOS於 該耐壓缓和用N型MOS。進而，本發明之第2特徵係具有以 輸入信號而昇壓並控制該耐壓緩和用N型M0S(MN3、MN4) 之閘極之電路（GBST)，俾能即使在輸入信號的電源電壓為 低的情形下，亦能進行信號振幅的準位變換。據此，即使 輸入信號的電源電壓變低，亦能充份降低導通電阻。此外 ’為了能藉由耐壓緩和用>1型M0S(MN3、MN4)的漏電電流 ’而抑制輸入用N型M0S(MN1、MN2)的汲極電壓準位往高 電壓側上昇之情形發生，故具有準位保持電路（LKp)、確定 準位保持電路（SL)之構成。該準位變換部係具有例如承受 L號振幅為IV以下之低振巾g輸入信號的變遷，而反轉被检 鎖的高振幅信號之機能。又，亦能不使用反相器INV1而構 成，但此情形時係可連接MP11的汲極於〇2。此時，準位變 換部的互補輸出〇1、〇2和輸入IN的邏輯係和上述之實施例 不同之外，其基本的動作係相同。 GBST係詳如後述，但具有承受輸入信號變為vdD準位， 而預先將位於VDD準位之節點（ndl)予以昇壓至VDD + VD之 機能。昇壓電壓VD在基本上，係只要耐壓緩和用MOS其能 充分導通之值為能獲得變換時的既定週期即可。LKP係薄 膜P型M0S(MP9、MP10)所構成，其閘極係因一直施加VDD 之故，通常係不導通狀態。此係防止耐壓緩和用N型MOS (MN3、MN4)所產生之漏電電流的影響，而使節點（ndl、 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7__ 五、發明説明（7 ) nd2)高過輸入用1^型MOS(MN 1、MN2)的而才壓。因此節點 (nd3、nd4)係只能將P型MOS的臨界值作成VTH或稍高之 VDD+VTH程度。 於此，詳細說明GBST電路之一實施例。GBST1係電容量 元件C1和推升用P型M0S(MP6)連接於輸入信號的？型MOS (MP5)所構成。該電容量元件係可以N型MOS而構成，此情 形時使用低臨界值N型MOS為佳。此處因P型M0S(MP5)係 以輸入信號來驅動閘極，故當輸入信號從VSS準位（0V)變化 至VDD準位時，MP5係形成不導通狀態，以防止節點ndl的 昇壓準位下降。MP6係閘極恒為VSS準位，故恒以導通狀態 而使用。MP6係在電源啟動時或輸入信號為長時間無變化 時，進行維持ndl於VDD準位之功能。因此，MP6雖必須， 但MP5係可因附加而具有能獲得更高昇壓電壓的附加功效 。使用MP6、MP5的情形時，可有效地令MP6的閘極寬幅W 較MP5更小。 圖3係準位變換部之主要節點之波形圖。在該動作波形之 週期中，圖1的/RES係令為保持於高準位（VDDQ=3.3V)。 首先，自輸入信號為VSS準位（0V)的情形開始說明。此時， Μρ6係閘極恒為VSS(0V)故在導通狀態，節點ndl係維持 VDD準位。在時間T1，當輸入IN為自VSS準位（0V)變化至 南準位（VDD例如IV)時，輸入用N型MOS(MNl)即導通，且 預先預充電成VDD準位的耐壓缓和用N型MOS(MN3)的閘極 (ndl)係昇壓至VDD+ DV。於此，DV係由電容量元件C1的 電容量和連接於(：：1的％〇3的寄生容量等來決定。當耐壓緩 -10- 準(CNS) A4 規格⑽— 557631 A7 B7 五、發明説明（8 ) 和用MOS的閘極為昇壓至VDD + DV時，因耐壓緩和用MOS 即更強勢導通，故輸出節點01即回降於VSS準位。同時，耐 壓缓和用N.型MOS(MN3)和輸入用N型MOS(MNl)之間的節 點nd3係自VDD+VTH的準位拉回至0V。與該一連的動作並 行，他方的差動輸入對係輸入振幅為自VDD準位變化至 VSS準位（0V)而不導通輸入用N型MOS(MN2)。受到該變化 的影響，耐壓緩和用N型MOS(MN4)的閘極係回復至VDD準 位。此時，因電容量的結合而耐壓緩和用N型MOS(MN4)的 閘極係瞬間較VDD準位更低，而更強勢不導通耐壓緩和用N 型MOS(MN4)，同時亦不導通輸入用N型MOS(MN2)。當耐 壓緩和用N型MOS(MN4)和輸入用N型MOS(MN2)為分別不 導通時，節點（nd4)係形成高電阻狀態《此時，因耐壓緩和 用MOS的臨界值變小故不導通時的漏電電流較多，節點nd4 即有逐漸往VDDQ準位上昇之虞。然而，因藉由準位保持電 路（LKP)的PMOS而在最後保持住VDD+VTH準位，故施加 至輸入用的薄膜N型MOS的最大施加電壓係被抑制於稍高之 VDD+VTH程度。因此，不導通輸入用N型MOS(MN2)、且 導通差動輸入對側的N型MOS(MNl)，據此輸出節點〇2係逐 漸形成高電壓（VDDQ例如3.3V)準位。 繼之，說明輸入為自VDD準位形成VSS準位（0V)之情形。 此時因MP6係閘極恒為VDD故為導通狀態，節點ndl係維持 VSS準位。在時間τΐ，當輸入為自VDD準位變化至VSS準位 時，輸入用N型MOS(MN2)即導通的同時，且預先被VDD準 位預充電的耐壓緩和用N型MOS(MN4)的閘極（nd2)係昇壓至 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 557631
AT B7 五、發明説明（9 ) VDD + DV·。於此，DV係由電容量元件C2的電容量和連接 於C2的MOS的寄生容量等來決定。當耐壓緩和用m〇s的閘 極為昇壓異VDD+DV時，因耐壓缓和用m〇S即更強勢導通 ，故輸出節點02即回降於VSS準位。同時，耐壓緩和用^^型
MOS(MN4)和輸入用N型MOS(MN2)之間的節點nd4係自VDD + VTH的準位拉回至0V。與該一連的動作並行地，他方的 差動輸入對係輸入振幅為自VDD準位變化至VSS準位（0V)而 導通輸入用N型MOS(MNl)。受到該變化的影響，耐壓缓和 用N型MOS(MN3)的閘極係回復至VDD準位。此時，因電容 量的結合而耐壓緩和用N型MOS(MN3)的閘極係瞬間較VDD 準位更低，而更強勢導通耐壓缓和用N型MOS(MN3)，同時 亦導通輸入用N型MOS(MNl)。當财壓緩和用N型 MOS(MN3)和輸入用N型MOS(MNl)為分別導通時，節點 (nd3)係形成高電阻狀態。此時，因财壓緩和用m〇s的臨界 值變小故導通時的漏電電流較多，節點nd3即有逐漸往 VDDQ準位上昇之虞。然而，因藉由準位保持電的 PMOS而在最後保持住VDD+VTH準位，故施加至輸入用的 薄膜N型MOS的最大施加電壓係被抑制於稍高之VDD + VTH 程度。因此，不導通輸入用N型MOS(MNl)、且導通差動輸 入對側的N型MOS(MNl)，據此輸出節點〇1係逐漸形成高電 壓（VDDQ例如3.3V)準位。 於本實施例中，其特徵在於：（MN3、MN4)。因此，VDD 電源例如為極低之0.75V時，當輸入波形的傾斜變得緩和時 ’則恐有無法獲得充分之昇壓效果。該問題係可在輸入信 -12- 本成張尺·度通用中國國家標準(CNS) A4規格（210 X 297公釐） 557631 A7 ____B7 五、發明説明（10 ) 號邏輯合成時考量輸入信號的最大傾斜而設計，或則，在 輸入段組合一段或數段之反相器以使輸入信號產生急劇變 化’據此則能輕易避免。 如此，本實施例係在使用低臨界值的MOS於耐壓緩和用 MOS的情形下，而VDD電源電壓即使設定於iv以下的低值 亦具有能高速變換的功效。該低值MOS因係在系統LSI中能 只現類比電路’故以所需的Μ 0 S即能代用，故無須特別製 造準位變換電路專用的MOS。因此，含有類比電路的系統 LSI係無須特別對準位變換電路導入所須要的m〇s，故具有 抑制製程成本之功效。 在本實施例中，以N型用MOS而構成電容量元件c 1及C2 時，若以高電介率材料（以後稱High-k)構成閘極氧化膜，則 具有能以小面積構成相同容量之功效。作為High-k材料係 可舉例如鋁（Al2〇3)、二氧化鍅（Zr02)、二氧化铪（Hf02)等。 此外使用High-k材料的閘極絕緣膜的膜厚，係能較實現相 同容量的Si〇2的氧化膜厚較厚。因此，具有能抑制流向閘 極的通道漏電電流之功效。而且，以High-k材料取代輸入 用N型M0S(MN1、MN2)的閘極氧化膜亦具有功效。此係因 在輸入信號的電壓振幅為低，且輸出信號振幅為高的情形 下’相較於MP1及MP2則必須相對地加大MN1及MN2，而當 問極氧化膜厚在達於某程度的薄時，閘極漏電電流即呈現 顯著之故。
又’上述實施例中，其特徵係使用低臨界值的M〇s於耐 壓緩和用MOS。但，輸入信號的電源電壓例如vdD == 1.2V •13· 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公爱) 557631 A7 ________ B7 五、發明説明（11 ) 之如此小的程度時，亦能以標準臨界值的MOS構成耐壓緩 和用MOS。此情形時，因無須導入新的低臨界值的M〇s , 故具有不致使製程成本提昇之功效。 本案之目的，係輸入信號的電源VDd之電壓例如〇75¥之 IV以下的極小值、輸出的電源vddq的電壓例如3·3 v之如 此大值，其在輸入信號的電源之電壓和在輸出信號的電源 之電壓之差為4倍以上之情形時亦能產生動作。是故，係具 有月b將構成負載的p型μ 〇 S的尺寸作成較小，且將輸入用n 型MOS作成較大之功效。但是如此地，當形成負載的ρ型 MOj和輸入用ν型MOS的尺寸為不平衡時，則依據輸入信號 電壓和輸出信號電壓的條件，其準位變換部中的互補輸出 (〇1、〇2)的輸出波形，係如圖3所示之上昇及下降會有極大 差異之情形。因此，如此之情狀則即使使用電壓範圍變寬 ’其在遲後上昇波形之動作速度被定速，而有全体電路之 動作變慢之虞。於是，本案進一步之特徵係在準位變換部 ，附加一使輸出波形能追隨於較早變換的波形用的準位遷 移檢測電路TD。 該準位遷移檢測電路TD係由：NOR電路NR1、NR2所組 成之正反器（RSFF) ,·及反相器（INV3);及複合閘（〇RNE)1) 等構成。此類之電路係以虛線繪其輸入部，但此係表示構 成各電路的MOS為全部以耐高壓MOS而構成。又，該電路 的電源係連接於VDDQ(例如3.3V)和對應於VDDQ之接地電 位VSS電源。 以圖1說明各元件的連接。RSFF的重置端子係連接於準位 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631
A7 B7五、發明説明（12 ) 變換部的輸出〇1，設定端子係連接於準位變換部的輸出〇2 。該〇1係進而輸入至反相器INV3。RSFF的輸出fo2係和〇2 同時輸入至複合閘的邏輯和部，INV3的輸出/〇1與複合閘的 邏輯和的輸出係輸入至否定邏輯積部。 圖6係說明TD動作之動作波形圖。如前述，本案準位變換 部的差動輸出對〇1、〇2係在較寬設定變換電壓範圍時，或 有上昇即延遲、且下降提早之情形。該TD電路的基本機能 ，係具有檢測較早變換的信號亦即此時之下降信號而傳送 至後段之特徵。差動輸出對〇1、〇2係因下降較早上昇較遲 ，故同時非為VDDQ準位。因此當輸入〇1、〇2於RS正反器 (RSFF)時，即以能記憶準位變換的狀態之記憶体而作動。 該RSFF記憶体其動作甚為重要，可設定該動作速度稍遲為 佳。首先，說明〇1為自VSS準位（0V)遷移至VDDQ準位、〇2 為自VDDQ準位遷移至VSS準位（0V)之情形。〇2為遷移至 VSS準位（0V)之狀態則RSFF的輸出不變化，fol係維持VSS 準位（0V)、fo2為維持VSS準位（0V)。於是，當取得RSFF的 輸出（fo2)和差動輸出對的一方（〇2)的邏輯和時，即可得知 〇2為變化成VSS準位（0V)。進而，當取得和差動輸出對的他 方（〇1)側的反相輸出/〇1之否定邏輯積時，輸出即反映出 RSFF的輸出fo2和〇2的邏輯和而形成VDDQ準位。此後，當 〇1變為VDDQ準位則RSFF的輸出即產生變化，f〇2和〇2的邏 輯積變成VDDQ準位。但fo2和〇2的邏輯和/〇1之否定邏輯積 不變。繼之，說明〇1為自VDDQ準位遷移至VSS準位、〇2為 自VSS準位遷移至VDDQ準位之情形。當輸出〇1變化至VSS
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線 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631 A7 B7 五、發明説明（13 ) 準位時，反相輸出/〇1係形成VDDQ準位，fo2和〇2的邏輯和 與其否定邏輯和係形成VSS準位。此後，當〇2變為VDDQ準 位則FF的輸出即產生變化，但fo2和〇2的邏輯和及輸出不變 化。因而，變換時間係以〇2的下降和/〇1的上昇而決定。如 此，波形整形部TD係檢測準位變換電路的差動輸出當中的 較早形成VSS準位之信號，並能傳達己改變邏輯狀態於後段 ，故具有能高速傳達信號之功效。 又，上述係敘述由準位變換部LSC輸入至遷移檢測電路 TD之際，LSC的互補輸出的當中，輸出〇1至NR1及INV3、 輸出〇2至NR2及複合閘之例子。但，LSC的互補輸出的當中 ，亦可輸出〇2至NR1及INV3、輸出〇1至NR2及複合閘。此 情形時，除了輸出值和上述實施例不同之外，其基本動作 係相同。 圖7係表示圖1之準位遷移檢測電路TD之變形例之圖式。 該電路係由··邏輯否定和電路（NR3、NR4)所組成之RS正反 器（RSFF);及反相器INV4、INV5 ;及邏輯否定積（ND1); 及時脈觸發型D-FF(DFFl)等構成。來自準位變換部的差動 輸出對〇1、〇2係輸入於RSFF的同時亦輸入至反相器INV4、 INV5。INV4、INV5的輸出均輸入至ND1。ND1的輸出為輸 入於DFF1的時脈端子。另一方面，RS正反器的輸出係輸入 至DFF1的D端子。該電路之特徵係以準位變換部的差動輸 出對的變化而產生DFF1的觸發，並輸出被記憶於RSFF之值。
圖8係圖7所示之準位遷移檢測電路TD之動作波形圖。首 先，說明〇1為自VSS準位遷移至VDDQ準位、〇2為自VDDQ -16- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7 五、發明説明（4 ) 準位遷移至VSS準位之情形。準位變換部的差動輸出對〇1、 〇2當中，〇2其遷移時間較短，此結果〇1、〇2均形成VSS準位 。此時RSFF係原值，fo3係VSS準位、fo4係持續維持VDDQ 準位。而後，因〇1為自VSS準位遷移至VDDQ準位，故受該 遷移影響而RSFF的輸出係fo3變為VDDQ準位、fo4變為VSS 準位。此時，當差動輸出對〇1、〇2的反相邏輯為輸入至否 定邏輯積ND1時，ND1的輸出ndol係僅在〇1、〇2均形成VSS 準位時變成VSS準位，故該信號的下降邊緣即能以表示有準 位變換部所變換的準位之觸發信號而使用。因此，當輸入 該信號於DFF1的的時脈端子，且輸入RSFF之輸出於DFF1 的D端子時，DFF1的輸出為RSFF所記憶之狀態，此時係輸 出VDDQ準位。 另一方面，說明〇1為自VDDQ準位遷移至VSS準位、〇2為 自VSS準位遷移至VDDQ準位之情形。此時，準位變換部的 差動輸出對〇1、〇2當中，〇1其遷移時間較短，此結果〇1、 〇2均形成VSS準位。此時RSFF係原值，fo3係VDDQ準位、 f〇4係持續維持VSS準位。而後，因〇2為自VSS準位遷移至 VDDQ準位，故受該遷移影響而RSFF的輸出係fo3變VSS為 準位、fo4變為VDDQ準位。當差動輸出對〇1、〇2的反相邏 輯為輸入至否定邏輯積ND1時，ND1的輸出ndol係僅在〇1、 〇2均形成VSS準位時變成VSS準位，故該信號的下降邊緣即 能以表示有準位變換部所變換的準位之觸發信號而使用。 因此，當輸入該信號於DFF1的時脈端子，且輸入RSFF之輸 出於DFF1的D端子時，DFF1的輸出為RSFF所記憶之狀態， -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631 A7 _______B7_ 五、發明説明（15 ) 此時係輸出VSS準位。 又，上述係敘述由準位變換部LSC輸入至遷移檢測電路 TD之際，LSC的互補輸出的當中，輸出〇1至NR3及INV4、 輸出〇2至NR4及複INV5之例子。但，LSC的互補輸出的當 中，亦可輸出〇2至NR3及INV4、輸出〇1至NR4及INV5。此 情形時，除了輸出值和上述實施例不同之外，其基本動作 係相同。 甚至，本案之準位變換電路係能以準位保持部RSC而實 現電源啟動時之準位保持機能。電源電壓VDD較VDDQ先行 啟動時，因係在準位變換部的輸入為確定的狀態下而施加 電源於準位移位部，故有損於電源啟動時之常態性之貫通 電流並不產生。另一方面，在VDDQ較VDD先行施加時，準 位移位部的輸入係形成著施加不穩態之栓鎖電源之狀態， 在施加VDD之前為止有產生常態性之貫通電流之虞。為了 迴避該狀態，在準位變換部LSC係設置從屬栓鎖器（SL)，在 輸入部係設置重置電路（RSC)，以防止貫通電流。 首先敘述從屬栓鎖器（SL)。如圖1所示，附加於準位變換 部LSC的從屬栓鎖器SL，係由厚膜之N型M0S(MN6、MN7 、MN5)所構成。N型M0S(MN5)係以鎖定從屬栓鎖器SL之 電流而設置。首先說明此類之MOS之接線。MN5之閘極係 連接於VDDQ電源，MN5的汲極係連接於MN6和MN7的源極 ，MN5的源極係連接於VSS電源。MN6的閘極係連接於MP1 的閘極和MN7的汲極，MN7的閘極係連接於MP2的閘極和 MN6的汲極。MN6、MN7的源極均連接於MN5的汲極。 -18 - 557631 A7 B7 五、發明説明（16 ) 繼之，說明重置部（RSC)。重置部係具有藉由重置信號 /RES而固定輸入至準位變換部的輸入，且同時將準位變換 部的栓鎖予以配合固定於其輸入固定值之功能。RSC係由 :以重置信號而固定輸入至準位變換部的輸入信號之用的P 型 M0S(MP12、MP13)和 N 型 M0S(MN8、MN9)所組成的 N AND電路；及因應於該輸入值，而使節點〇1成為VDDQ準 位之用的P型MOS(MPll);等所構成。重置信號係為了控制 準位變換部而需要VDDQ振幅的信號。此係由於為了控制 MP11的閘極的導通/不導通而必須提昇VDDQ準位之故。因 此，輸入有重置信號（/RES)的MOS係必須以耐高壓MOS來 構成。MP12由於其VDS為低至VDD，故使用如此處所示之 低臨界值MOS亦具有功效。 重置信號/RES係在不使準位變換電路產生動作時為VSS 準位（0V)，而在使準位變換電路產生動作時係VDDQ準位。 當/RES為VSS準位（0V)時，P型M〇S(MP12、MP13)和N蜇 MOS(MN8、MN9)所組成的NAND之輸出，係在IN為任何值 時均形成VDD準位。此時，il及/il係分別形成VSS準位（〇v) 、VDD準位，準位變換部的輸出節點係〇1為VDDQ準位、〇2 為VSS準位。此時，為使〇1形成高準位，而以p型M〇s (MP11)將〇1節點作成VDDQ準位。 而且，形成從屬栓鎖器的N型MOS對（MN6、MN7),係在 將閘極寬幅W的尺寸作成非平衡而能確定其輸出值時亦具 有功效。在重置週期中係MP11為導通而MN6的汲極係形成 VDDQ準位，故具有使MN6的W比MN7的W更小之功效。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 557631 A7 ___B7 五、發明説明（17 ) 如此，根據本實施例，係具有能防止在電源啟動時產生 不確定值而產生大量的消費電流的情形之功效而且，在 使用本電路的情形下，亦具有對電源VDD和電源VDDQ的啟 動順序不產生限制之功效。 (實施例2) 圖4係表示準位變換電路之另一實施例之圖示。該圖係僅 變換部LSC和圖1不同。本實施例之準位變換部和圖1相較， 其特徵係無耐壓缓和用MOS之閘極昇壓電路。而且，保證 輸入用N型MOS的耐壓之電路LKP，其特徵係互補的輸入信 號為分別連接於P型MOS的閘極之構成。 以圖5之動作波形圖說明該準位變換部的動作。該圖係準 位變換部的主要節點之波形圖。首先，自輸入信號為VSS準 位的情形開始說明。於時間T1，受到輸入為自VSS準位（0V) 變化至VDD準位（例如IV)之影響，耐壓緩和用m〇S(MN3)和 輸入用MOS(MNl)即導通，且輸出節點〇1即拉回於VSS準位 (0V)。此時，而夺壓缓和用MOS(MN3)和輸入用m〇S(MN1)之 間的節點〇5，因其由P型MOS(MP14)所構成的準位保持電路 係不導通，故回至VSS準位（0V)。與該一連的動作並行地， 他方的差動輸入對係輸入振幅為自VDD準位變化至v§s準 位（0V)。受到該變化的影響’耐壓緩和用n型m〇S(MN4)和 輸入用N型M0S(MN2)即不導通。由於輸入用 M0S(MN2)為不導通，耐壓緩和用N型MOS(MN4)和輸入用 N型MOS(MN2)之間的節點（nd6)，因其由卩型MOS(MP15)所 構成的準位保持電路係導通，故維持VDD準位。於此之際 •20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7 五、發明説明（18 ) ，輸入用N型M0S(MN2)不導通，且差動輸入對側的n型 MOS(MNl)為導通之情形下，輸出節點nd2係逐漸形成高電 壓VDDQ準位（例如3.3V)。此時，因耐壓緩和用n型 MOS(MN4)的閘極形成VSS準位（〇v)、源極形成VDD準位， 故即使耐壓緩和用N型MOS(MN4)的臨界值為低，亦能將潛 在臨界值漏電電流予以抑制於較少。 繼而，在時間T2，受到輸入為自VDD準位變化至準位 VSS(例如IV)之影響’耐壓緩和用m〇S(MN4)和輸入用 MOS(MN2)即導通，且輸出節點〇2即拉回於vsS準位（0V)。 此時，耐壓緩和用MOS(MN4)和輸入用m〇S(MN2)之間的節 點〇6，因其由P型m〇S(MP15)所構成的準位保持電路係不導 通’故回至VSS準位（0V)。與該一連的動作並行地，他方的 差動輸入對係輸入振幅為自VDD準位變化至VSS準位（0V)。 受到該變化的影響，耐壓緩和用N型MOS(MN3)和輸入用N 型MOS(MNl)即不導通。由於輸入用n型MOS(MNl)為不導 通，耐壓緩和用N型MOS(MN3)和輸入用N型MOS(MNl)之 間的節點（nd5)，因其由卩型MOS(MP14)所構成的準位保持 電路係導通，故維持VDD準位。於此之際，輸入用n型 MOS(MNl)不導通，且差動輸入對側的n型m〇S(MN2)為導 通之情形下，輸出節點ndol係逐漸形成高電壓VDDQ準位。 此時，因耐壓緩和用N型MOS(MN4)的閘極形成VSS準位 (0V)、源極形成Vdd準位，故即使耐壓緩和用N型 M〇S(MN4)的臨界值為低，亦能將潛在臨界值漏電電流予以 抑制於較少。 -21 - 557631 A7 B7 五、發明説明（19 ) 如此，本實施例的準位變換部，係在輸入用N型MOS為不 導通的狀態時，耐壓緩和用MOS亦能充分地不導通，故具 有能抑低待機時的漏電電流之功效。 此外，第1實施例係具有以閘極昇壓電路而將使用厚膜之 低臨界值MOS之耐壓缓和用MOS的閘極予以昇壓之特徵。 因只要能獲得該昇壓電壓DV(約0.3 V程度）即已足夠，故在 第2實施例中為了以和第1實施例相同程度的輸入信號電壓 來產生動作，係只要將臨界值下降DV(約0·3V)即可。亦即 ，係將承受輸入信號的第1MISFET對（MN1和MN2)予以設定 於中間程度的臨界值電壓，且相對於前述第1MISFET的耐 壓緩和用之第2MISFET對（MN3和MN4)的臨界值電壓係較 MN1和MN2為小，並用以栓鎖應輸出的前述第2信號者，其 具有交差結合的閘極之第3MISFET對（MP1和MP2)的臨界值 電壓係較MN1和MN2為大。本實施例中，第2實施例係和第 1實施例不同，因並不須要帶動電容量元件的驅動之動態動 作，故具有在輸入信號為自VDD準位遷移至VSS準位，或 其相反，其缓慢遷移時亦能實施變換之功效。 於本實施例中，以High-k材料取代輸入用N型MOS(MN 1 、MN2)的閘極氧化膜亦具有功效。作為High-k材料係可舉 例如鋁（Al2〇3)、二氧化锆（Zr02)、二氧化铪（Hf02)等。此係 和第1實施例相同，和MP1及MP2相比，必須相對地加大之 故。藉由以High-k材料取代MN1、MN2的閘極氧化膜，因 不必將閘極氧化膜作成極薄即可完成，故能迴避閘極漏電 之問題。 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631 A7 __B7 五^、發明説明（2(3 )~^ 又，上述實施例中，其特徵係使用低臨界值的MOS於耐 壓缓和用MOS。但，輸入信號的電源電壓例如VDD= 1.2V 之如此小的程度時，亦能以標準臨界值的MOS構成耐壓缓 和用MOS。此情形時，因無須導入新的低臨界值的MOS， 故具有不致使製程成本提昇之功效。 圖9係表示圖4所示之第2實施例之最基本構成之圖式。本 實施例係由：形成負載的P型M0S(MP21、MP22);及輸入 用N型M0S(MN21、MN22);及耐壓缓和用N型M〇S(MN23 、MN24);耐壓保証用的P型MOS(MP23、MP24);等所構 成。MP21的源極係連接於VDDQ、MP21的汲極係連接於 MN23的汲極、MP21的閘極係連接於MN24的汲極與MP22的 汲極。MP22的源極係連接於VDDQ、：^^22的汲極係連接於 MN24的汲極、MP22的閘極係連接於MN23的汲極與MP21的 汲極。MN23的閘極係連接於MN21的閘極與MP23的閘極、 MN23的源極係連接於MN21的汲極與MP23的汲極。MN24 的閘極係連接於MN22的閘極與MP24的閘極、MN24的源極 係連接於MN22的汲極與MP24的汲極。MP23、MP24的源極 係連接於VDD電源，MN21、MN22的源極係連接於VSS(OV) 。整理以上之圖1、圖4、圖9所示之準位變換部LSC之共通 構成如下。含有承受第1信號而輸出較前述第1信號為大的 振幅之第2信號的差動型準位變換電路之半導體裝置，其前 述差動型準位變換電路係具有： 第 1MISFET對（圖 1 的 MN1 和 MN2、圖 9的 MN21 和 MN22)， 其係用以承受前述第1信號；及第2MISFET對（圖1的MN3和 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 557631 A7 B7 五、發明説明（21 ) MN4、圖9的MN23和MN24)，其係對前述第1MISFET對之 耐壓緩和用；以及第3MISFET對（圖1的MP1和MP2、圖9的 MP21和MP22)，其係用以栓鎖應輸出之前述第2信號者，並 具有交錯結合的閘極；前述第2MISFET對的閘極絕緣膜的 膜厚係較前述第1MISFET對的閘極絕緣膜的膜厚為厚， 前述第3MISFET對的閘極絕緣膜的膜厚係較前述第 1MISFET對的閘極絕緣膜的膜厚為厚，前述第2MISFET對 的臨界值電壓係較前述栓鎖用MISFET對的臨界值電壓為小 ，前述第1MISFET對的臨界值電壓係較前述第3MISFET對 的臨界值電壓的絕對值為小。此處，閘極絕緣膜的膜厚之 關係若以耐壓之關係而言，第2MISFET對和第3MISFE丁對 係較第1MISFET對，其耐壓為較大。 又，在上述實施例中，亦具有使用低臨界值MOS於耐壓 緩和用MOS之特徵。但，輸入信號的電源電壓例如VDD = 1.2V之如此小的程度時，亦能以標準臨界值的MOS構成耐 壓緩和用MOS。亦即，使用厚膜的氧化膜，而將圖9之 MP21、MP22、MN23、MN24作成相同臨界值電壓，且對 MN23和MN24省略用以減少臨界值之用的離子植入。但， MN21、MN22、MP14、MP15係使用薄膜的氧化膜。此情形 時，因無須對MN23、MN：24導入新的低臨界值的M〇s，故 具有不致使製程成本提昇之功效。 以上係說明有關將遷移於VSS(OV)和VDD(例如1V)間的小 信號振幅，予以變換成遷移於VSS(OV)和VDDQ(例如3.3V) 間的大信號振幅之準位變換電路。以下則說明有關將遷移 -24-
557631 A7 ______ _B7_ 五、發明說明（22 ) 於VSS(OV)和VDD(例如1.2V)間的小信號振幅，予以變換成 由VBGN(例如-1.2V)至VBGP(例如2.4V)之準位變換電路。 系、统LSI中，為了能抑制待機時的消費電流，係使用所謂 的基板控制技術，在N型MOS側為將電晶体的基板電壓作成 比VSS(OV)準位較低的VBGN電位，而在卩型]^03側則將電 晶体的基板電壓作成比VDD準位較高的VBGN電位。使用該 技術之際，在N型MOS側必須要有切換基板電壓於VSS(OV) 準位和VBGN準位之控制技術，而在P型MOS側則必須要有 切換基板電壓於VDD準位和VBGP準位之控制技術。然而， 該小振幅信號係較電源電壓為小的信號，故使用M0S電晶 体進行切換控制時，係無法完全導通/不導通控制用MOS。 於是’變換信號振幅的準位變換電路就變成必要。 此時’當小振幅信號為作成低電壓化時，直接將該小振 幅信號變換成遷移於VBGP-VBGN間的信號係為難事。是故 ’若將該小振幅信號一旦變換成遷移於VBG'P-VSS間的大振 幅信號之後，再變換成遷移於VBGP-VBGN間之最後之輸出 信號，則能迴避該問題。 (實施例3) 圖10係說明將VSS(OV)準位和VBGP準位間之遷移信號予 以變換成VBGN準位和VBGP準位間之遷移信號的準位變換 電路之圖示。但，遷移於VSS(OV)準位和VDD準位間之小振 幅輸入信號，係可使用上述之圖1或圖4等所揭示之準位變 換電路或習知之準位變換電路，而變換成遷移於VSS(OV)準 位和VBGP準位間之大振幅信號之後，再輸入至本準位變換 -25- 本紙張尺度適用中國國家榡準(CNS) A4規格(21〇X297公釐） 557631 A7 B7 五、發明説明（23 ) 電路即可。 首先說明本電路之構成。其係由：輸入用P型M〇S(MP31 、MP32);耐壓緩和用P型MOS(MP33、MP34);耐壓緩和用 N型 MOS(MN35、MN36);負載用 N型 M0S(MN31、MN32) :電流控制用N. MOS(MN33、MN34);耐壓保証用N型 MOS(MN39、MN40);耐壓保証用 P型 MOS(MP37、MP38) :厚膜MOS所構成之反相器INV6 ;以及僅以P型MOS之低 臨界值MOS所構成之反相器INV7、INV8等所構成。 此處說明有關導入耐壓緩和用MOS之理由。在決定VBGP 準位為2VDD(VDD準位的2倍值）準位、且決定VBGN準位 為-VDD準位之型樣之情形下，VBGP和VBGN的電位差係變 高為4.2V，且超過厚膜MOS的耐壓（例如假定為3.6V)。本電 路之特徵係設計一種耐壓緩和用電路，其係即使在如此情 形下亦能使用，且不超過所使用的MOS的耐壓。 此處說明有關各MOS的接線。MP3 1係源極為連接於 VBGP、]^卩31的汲極係連接於MN39的汲極和1^卩33的汲極、 MP31的閘極為連接於輸入節點和MN39的閘極。MP32係源 極為連接於VBGP、MP32的汲極為連接於MP34的汲極和 MN40的汲極、MP32的閘極係連接於INV6的輸出和MN40的 閘極。MP33係源極為連接於MP31的汲極和MN39的汲極、 MP33的汲極為連接於MN35的汲極、MP33的閘極係連接於 VDD電源。MP34係源極為連接於MP32的汲極和MN40的汲 極、MP34的汲極為連接於MN36的汲極、MP34的閘極係連 接於VDD電源。MN35的源極係連接於1^?37的汲極、MN33 -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂 557631 A7 __B7 五、發明説明（24 ) 的汲極和MN32的源極、MN35的汲極係連接於MP33的汲極 、MN35的閘極係連接於VSS。MN36的源極係連接於MP3 8 的汲極和MN34的汲極和MN31的源極、MN36的汲極係連接 於MP34的汲極、MN36的閘極係連接於VSS。MN33的源極 為連接於MN31的汲極、MN33的汲極為連接於MP37的汲極 和MN35的源極和MN32的閘極、MN33的閘極係連接於INV7 的輸出。MN34的源極為連接於MN32的汲極、MN34的汲極 為連接於MP38的汲極和MN36的源極和MN31的閘極、 MN34的閘極係連接於INV8的輸出。MN31的源極為連接於 VBGN、MN31的汲極係連接於MN33、MN31的閘極係連接 於MN34的汲極和MN36的源極和MP38的汲極。MN32的源 極係連接於VBGN、以^32的汲極係連接於MN34、MN32的 閘極係連接於MN33的汲極和MN35的源極和MP37的汲極。 MP37的源極係連接於VDD、MP37的汲極係連接於MN33的 汲極和MN3 5的汲極和MN32的閘極、MN37的閘極係連接於 VSS電源。。MP38的源極係連接於VDD、MP38的汲極係連 接於MN34的汲極和MN36的汲極和MN31的閘極、MN38的 閘極係連接於VSS電源。反相器INV7係由？型1^03(]^1?35)和 N型MOS (MN3 7)所構成、MP35的源極係連接於VDD、 MP35的汲極係連接於MN37的汲極和MP37的汲極和MP3 7的 閘極和MN33的閘極、MP35的閘極係連接於INV6的輸出。 反相器INV8係由P型MOS(MP36)和N型MOS(MN38)所構成 、MP36的源極係連接於VDD、MP36的汲極係連接於MN3 8 的汲極和MP38的閘極和MN34的閘極、MP36的閘極係連接 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631 A7 B7 五、發明説明（25 ) 於輸出。 MP3 1、MP32和INV6的P型MOS的基板電位係VBGP， MP3 5、MP3 6、MP3 7、MP38 的基板電位係 VDD，MN37、 MN3 8、MN3 9、MN40 的基板電位係 VSS，MN31、MN32、 MN33、MN34的基板電位係VBGN。此外，MP33的基板電 位係和MP33的源極電位相等，MP34的基板電位係和MP34 的源極電位相等，MN3 5的基板電位係和MN3 5的源極電位 相等，MN36的基板電位係和MN36的源極電位相等。MN35 、MN3 6、MP33、MP34的基板電位係當各個連接端的源極 電位改變時即跟著改變。以圖11表示主要的節點的動作波 形。在時間T1之輸入IN為自VSS準位（0V)變化至VBGP準位 的動作加以說明。當輸入IN形成為VBGP準位MP31即不導 通、且MN39導通。因承受輸入IN的反相器INV6的輸出係自 VBGP準位變化至VSS準位，故MP32導通且MN40不導通。 因此nd3 1係自VBGP準位變化至VSS(OV)準位，nd32係自 VSS準位變化至VBGP準位。另一方面，承受INV6的輸出的 反相器INV7的輸出節點nd33係自VSS準位（0V)變化至VDD 準位。而且，承受輸入IN的反相器INV8的輸出節點nd34係 自VDD準位變化至VSS準位。此時，一旦節點nd34係自 VDD準位變化至VSS準位，則MP38導通的同時MN34為不導 通，故節點nd36係形成VDD準位。一旦節點nd36係形成 VDD準位，貝|JMN31導通且節點nd37為形成VBGN準位。當 節點nd36自VBGN準位變化至VDD準位時，因MN36的閘極 電位係VSS故MN36係強勢不導通。於是，由於節點nd32位 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7___ 五、發明説明（26 ) 於VBGP準位和MP34的閘極電位為VDD準位之故，MP34係 形成導通狀態，且節點nd39係形成VBGP準位。此外，當節 點nd33自VSS準位變化至VDD準位時，MP37為不導通，同 時MN33為導通，節點nd35則變為VBGN準位。當節點nd35 自VDD準位變化至VBGN準位時，由於MN35的閘極為VSS 準位且MN35為形成導通狀態，故輸出節點OUT係形成 VBGN準位。一旦輸出節點OUT形成VBGN準位，由於MP33 的閘極為VDD且節點nd31為VSS，故MP33係強勢不導通。 繼之，說明有關在時間T2之輸入IN為自VBGP準位變化至 VSS準位之動作。當輸入IN形成為VSS準位MP31即導通、 且MN39不導通。因承受輸入IN的反相器INV6的輸出係自 VSS準位變化至VBGP準位，故MP32不導通且MN40導通。 因此nd31係自VSS準位變化至VBGP準位，nd32係自VBGP 準位變化至VSS準位。另一方面，承受INV6的輸出的反相 器INV7的輸出節點nd33係自VSS準位變化至VDD準位。而 且，承受INV6的輸出的反相器INV7的輸出節點nd33係自 VDD準位變化至VSS準位。而且，承受輸入IN的反相器 INV8的輸出節點nd34係自VSS準位變化至VDD準位。此時 ，一旦節點nd33係自VDD準位變化至VSS準位，則MP37導 通的同時MN34為不導通，故節點nd35係形成VDD準位。一 旦節點nd35係形成VDD準位，則MN32導通且節點nd38為形 成VBGN準位。當節點nd35自VBGN準位變化至VDD準位時 ，因MN35的閘極電位係VSS故MN35係強勢不導通。於是， 由於節點nd31位於VBGP準位和MP33的閘極電位為VDD準 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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557631 A7 B7 五、發明説明ς ) 位之故，MP33係形成導通狀態，且輸出節點OUT係形成 VBGP準位。此夕卜，當節點nd34自VSS準位變化至VDD準位 時，MP38為不導通，同時MN34為導通，節點nd36則變為 VBGN準位。當節點nd36自VDD準位變化至VBGN準位時， 由於MN36的閘極為VSS準位且MN36為形成導通狀態，故節 點nd39係形成VBGN準位。一旦節點nd39形成VBGN準位， 由於MP34的閘極為VDD且節點nd32為VSS，故MP34係強勢 不導通。 本實施例係在輸入信號振幅為低電壓化而變低時，因一 旦變換該小振幅信號為大振幅信號之後，並變換成最終之 輸出信號，故具有能確實地變換之功效。而且，即使輸出 信號為在較構成準位變換電路的MOS的耐壓形成更高值的 情形時，能有效地使用耐壓缓和用MOS為其特徵。因此， 即使在如此之狀況下，亦無須使用新的耐高壓MOS，故具 有能抑制製造成本的功效。 (實施例4) 圖12係表示將0V準位和VBGP間之遷移信號予以變換成 VBGN和VBGP間之遷移信號的準位變換電路之另一實施例 之圖式。於本實施例中，使用遷移於0V準位和VDD準位間 之小振幅輸入信號以作為輸入信號之情形時，係可使用上 述之圖1或圖4等所揭示之準位變換電路或習知之準位變換 電路，而變換成遷移於0V和VBGP間之信號之後，再輸入至 本準位變換電路即可。於本實施例中亦有如圖1 0之實施例 所說明之超過厚膜MOS的耐壓（例如3.6V)之虞。故本電路之 本紙張尺度適用中g a家標準(CNS) M規格(21QX297公登） -30- 557631 A7 B7 五、發明説明) 特徵，係在如此之狀況下，亦能不超過所使用之MOS的耐 壓而能設置耐壓缓和用電路。 首先說明本電路之構成。其係由：輸入用P型M0S(MP41 、MP42);耐壓缓和用P型MOS(MP43、MP44);耐壓缓和用 N型 MOS(MN45、MN46);負載用 N型 M0S(MN41、MN42) ;電流控制用N型MOS(MN43、MN44);耐壓保証用P型 MOS (MP45、MP46);耐壓保証用 N型 MOS(MN49);厚膜 MOS所構成之反相器INV19、INV10 ;以及僅以P型MOS之 低臨界值MOS所構成之反相器INV11、INV12等所構成。又 ，若MN45、MN46、MN43、MN44亦以低臨界值MOS構成 時，則具有能作動於更低電壓下之動作之功效。而且，此 處雖未圖示，但MP43、MP44亦可使用低臨界值MOS，據此 而能作動於更低之低電壓下。 繼之，說明有關各MOS的接線。MP41係源極為連接於 VBGP、汲極係連接於MP43的汲極和MN49的源極（或汲極） 、閘極為連接於輸入節點。MP42係源極為連接於VBGP、 汲極為連接於1^?44的汲極和MN49的汲極（源極）、閘極係連 接於輸入的反相。MP43係源極為連接於MP41的汲極和 MN49的源極（汲極）、汲極為連接於MN43的汲極和MN45的 汲極。MP44係源極為連接於MP42的汲極和MN49的汲極（源 極）、汲極為連接於MN44的汲極和MN46的汲極。MN45的 源極係連接於MP43的汲極和MN43的汲極和輸出（OUT)、汲 極係連接於MP46的汲極（源極）和MP42的閘極、閘極係連接 於VDD。MN46的源極為連接於MP44的汲極和MN44的汲極 -31 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557631 A7 ____B7_五、發明説明) 、汲極為連接於MP46的汲極（源極）和MP41的閘極、閘極係 連接於VDD。MN43的源極為連接於MN41的汲極、汲極為 連接於MN45的源極和MP43的汲極、閘極係連接於INV11的 輸出。MN44的源極為連接於〜^42的汲極、汲極係連接於 MN46的源極和MP44的汲極、閘極係連接於INV12的輸出。 MN41的源極係連接於VBGN、汲極係連接於MN43和MP45 的汲極（源極）、閘極係連接於MN46的汲極和MP46的源極（ 汲極）。MN42的源極係連接於VBGN、汲極係連接於MN44 和MP45的源極（汲極）、閘極係連接於MN45的汲極和MP46 的汲極（源極）。反相器INV11係由P型MOS(MP47)和N型 MOS(MN47)所構成、MP47的源極係連接於VDD、汲極係連 接於MN47的汲極和MN43的閘極、閘極係連接於輸入（IN)。 此處之MP47係低臨界值MOS。反相器INV12係由P型 MOS(MP48)和N型MOS(MN48)所構成、MP48的源極係連接 於VDD、汲極係連接於MN48的汲極和MN44的閘極、閘極 係連接於反相器INV9的輸出。此處之MP48係低臨界值MOS 。玆敘述各MOS的基板電位。MP41、MP42和INV9、INV10 的P型MOS的基板電位係VBGP，MP45、MP46的基板電位 係 VDD，MN47、MN48、MN49 的基板電位係 VSS，MN41 、MN42的基板電位係VBGN。此外，MP43的基板電位係和 MP43的源極電位相等，MP44的基板電位係和MP44的源極 電位相等，MN43和MN45的基板電位係和MN43的源極電位 相等，MN44和MN46的基板電位係和MN44的源極電位相等 。MN43、MN44、MN45、MN46、MP43、MP44 的基板電位 t 裝 訂
線 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557631 A7 _B7_____ 五、發明説明（so ) 係當各個連接端的源極電位改變時即跟著改變。 又，敘述MP45、MP46、MN49的作動。MP45係為了抑制 nd47和nd48超過VDD準位之目的下而使用。因此，萬一當 nd47和nd48欲超越VDD準位時，因電流即流向MP45的基板 側，故無nd47、nd48超越VDD準位之情形。MP46係為了抑 制nd45和nd46超過VDD準位之目的下而使用。因此，萬一 當nd45和nd46欲超越VDD準位時，因電流即流向MP46的基 板側，故無nd45、nd46超越VDD準位之情形。MN49係為了 抑制nd41和nd42超過VSS準位之目的下而使用。因此，萬一 當nd41和nd42欲超越VSS準位時，因電流即流向MN49的基 板側，故無nd4l、nd42超越VSS準位之情形。 圖13係圖12所示之實施例之動作波形圖。說明在時間T1 之輸入IN為向VSS準位（0V)變化的動作。當輸入IN形成為 VSS準位，INV9的輸出係變為VBGP準位，INV10的輸出則 變為VSS準位。因此，MP41不導通、MP42導通。是故，節 點nd41係遮斷往VBGP電源的路徑而形成高電阻狀態，節點 nd42係形成VBGP準位。此時，因MP44之閘極電位為VSS故 形成導通狀態，節點nd42和節點nd44係導通，節點nd49為 形成VBGP準位。當節點“#^)為形成VBGP準位時，因MN46 的閘極電位為VDD，故MN46係成為耐壓緩和用MOS而作動 ’節點nd45為形成VDD準位。當節點nd45為形成VDD準位 時MN41即導通。另一方面，在時間τι，反相器INV11的輸 出節點nd43係由VSS準位變化至VDD準位，反相器INV12的 輸出節點nd44係由VDD準位變化至VSS準位。因此，MN43 -33- 本紙張尺度適用中國國家標準(CNS) Μ規格(21〇><297公爱） 557631 A7 ---------B7 五、發明説明（31 ) 導通、MN44不導通。故因MN43的導通，節點nd47和輸出 節點OUT係導通’且輸出節點OUT為形成VBGN準位。當輸 出節點OUT為形成VBGN準位時，因MN45的閘極為VDD， MN45係導通，故節點nd46和輸出節點係導通，節點 nd46為形成VBGN準位。當節點nd46為形成VBGN準位時， MN42即導通。此時，因MN44係成為耐壓緩和用M〇s而作 動，故節點nd48為形成VSS準位。當節點以…和輸出節點 OUT為形成VBGN準位時’因MP43係成為财壓缓和用m〇S 而作動故nd41係形成VSS準位。 又，MN42為不導通時，因節點nd49形成VBGP準位，故 有因MN44的不導通時的漏電電流而使ncj48的電位往VBGP 側上昇之虞。但，因MP45的基板電位為VDD，故nd48若超 過VDD準位則電流流向基板側，故可防止nd48的電位超過 VDD而上昇。相同地，因節點nd49形成VBGP準位，故有因 MN46的不導通時的漏電電流而使nd45的電位往VBGP側上 昇之虞。但，因MP46的基板電位為VDD，故nd45若超過 VDD準位則電流流向基板側，故可防止nd45的電位超過 VDD而上昇。 如此，構成本實施例的MOS的源極-汲極間、汲極-閘極間 、閘極-源極間的最大施加電壓，係VBGP-VSS或VDD-VBGN。此時，在 VBGP= 2VDD、VBGN= -VDD 之情形下 ，各MOS的最大施加電壓為2VDD程度。因此，在以VDD = 1.2V設計、作成MOS的财壓為3.6V之情形時，最大施加電 壓係能較耐壓為低。 •34· 本紙張尺度適用中國國家標準((：^3) A4規格(21〇 x 297公釐） 557631 A7 B7 五、發明説明（32 ) 繼之，說明在時間T2之輸入IN為尚VBGP準位變化的動作 。當輸入IN形成為VBGP準位，INV9的輸出係變為VSS準位 ，INV10的輸出則變為VBGP準位。因此，MP41導通、 MP42不導通。是故，節點nd42係遮斷往VBGP電源的路徑 而形成高電阻狀態，節點nd41係形成VBGP準位。此時，因 MP43之閘極電位為VSS故形成導通狀態，節點nd41和節點 nd43係導通，輸出節點OUT為形成VBGP準位。當輸出節點 OUT為形成VBGP準位時，因MN45的閘極電位為VDD，故 MN45係成為耐壓緩和用MOS而作動，節點nd46為形成VDD 準位。當節點nd46為形成VDD準位時MN42即導通。另一方 面，在時間T2，反相器INV11的輸出節點nd43係由VDD準 位變化至VSS準位，反相器INV12的輸出節點nd44係由VSS 準位變化至VDD準位。因此，MN43不導通、MN44導通。 故因MN44的導通，節點nd48和節點nd49係導通，且節點 nd49為形成VBGN準位。當節點nd49為形成VBGN準位時， 因MN46的閘極為VDD，MN46係導通，故節點nd45和節點 nd49係導通，節點nd45為形成VBGN準位。當節點nd45為形 成VBGN準位時，MN41即導通。此時，因MN43係成為耐壓 緩和用MOS而作動，故節點nd47為形成VSS準位。當節點 nd48和節點nd49為形成VBGN準位時，因MP44係成為耐壓 緩和用MOS而作動故nd42係形成VSS準位。 又，MN41為不導通時，因輸出節點OUT形成VBGP準位 ，故有因MN43的不導通時的漏電電流而使nd47的電位往 VBGP側上昇之虞。但，因MP45的基板電位為VDD，故 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557631 A7 B7 五、發明説明（33 ) nd47若超過VDD準位則電流流向基板側，故可防止nd47的 電位超過VDD而上昇。相同地，因輸出節點OUT形成VBGP 電位，故有因MN45的不導通時的漏電電流而使nd46的電位 往VBGP側上昇之虞。但，因MP45的基板電位為VDD，故 nd46若超過VDD準位則電流流向基板側，故可防止nd46的 電位超過VDD而上昇。 如此，構成本實施例的MOS的源極-汲極間、汲極-閘極間 、閘極-源極間的最大施加電壓，係VBGP-VSS或VDD-VBGN。此時，在 VBGP= 2VDD、VBGN= -VDD之情形下 ，各MOS的最大施加電壓為2VDD程度。因此，在以作成 MOS的耐壓為3.6V、VDD= 1.2V設計之情形時，最大施加 電壓係能較耐壓為低。 本實施例係即使輸出信號振幅為在較構成準位變換電路 的MOS的耐壓更高的情形時，亦能有效地抑制施加於各 MOS之施加電壓於耐壓以下。因此，不使用新的耐高壓 MOS亦能構成準位變換電路，故具有能抑低製造成本的功 效。 (實施例5) 圖14係表示傳達電源VBGN和電源VBGP間之振幅信號之 反相器之1實施例。此處，係VBGN < VSS( = 〇V) < VDD < VBGP。如上述，VBGN電位和VBGP電位之差，係有超越厚 膜MOS的耐壓之情形。故本實施例係揭示一種反相器’其 係有關於使用於VBGN電位和VDD電位之差的電位、及0V 和VBGP電位之差的電位為滿足於厚膜MOS的耐壓’但 -36- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557631 A7 B7 五、發明説明（34 ) VBGN電位和VBGP電位之電位差為不滿足於厚膜MOS的耐 壓之電壓關係之情形。 首先說明連接情形。P型M0S(MP51)係閘極和源極為相連 接、且連接於P型MOS(MP52)的源極和P型MOS(MP54)的閘 極。MP51的汲極係連接於VSS。MP52的閘極為連接於VSS 、且汲極為連接於輸入、源極係連接於MP5 1的源極和閘極 和MP54的閘極。MP54係P型MOS(MP53)的閘極和源極為連 接於汲極、源極為連接於VBGP電源、MP51閘極和源極為 連接於閘極MP52的源極。MP53的閘極和源極為相連接、且 同時連接於MP54的汲極和P型MOS(MP55)的源極，VSS亦 連接於汲極。MP55係連接MP54的汲極和MP53的源極和汲 極於源極、輸出和N型MOS(MN55)的汲極為連接於沒極。 MP55的閘極係連接VSS。N型M0S(MN51)係源極和汲極相 連接、且連接於N型MOS(MN52)的源極和N型MOS(MN54) 的閘極的同時，MN51的汲極係連接於VDD電源和MN52的 閘極。MN52係輸入和MP52的汲極為連接於汲極、閘極係 和MN51的汲極共同連接於VDD電源。MN52的源極係同時 連接於MN51的閘極和源極、亦連接於MN54的閘極。N型 MOS(MN53)的源極係連接於MN54的閘極的同時、亦連接於 1^^54的汲極和MN55的源極。MN54的汲極係連接於MN55 的閘極亦連接於VDD電源。MN54的源極係連接於VBGN電 源、MN5 1源極和閘極及MN52的源極係相連接於閘極。 MN54的汲極係和MN53的源極和汲極及MN55的源極相連接 。MN55的閘極係連接於MN53的汲極的同時，亦連接於 -37- 本纸張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐）
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五、發明説明（35 ) VDD電源。MN55的源極係連接於MN53的閘極和源極的同 時，亦連接於MN54的汲極。MN55的汲極係連接於輸出的 同時，亦連接於1^?55的汲極。 敘述各MOS的基板電位。MP51和MP52的基板電位係和 MP51的源極電位相等、MP53和MP55的基板電位係和MP53 的基板電位相等。MP54的基板電位係為VBGP。此外， MN51和MN52的基板電位係和MN51的源極相等、MN53和 MN55的基板電位係和MN53的源極電位相等。MN54的基板 電位為VBGN電位。 圖15係表示圖14所示之反相器的各節點的動作波形圖。 輸入信號IN係遷移於VBGP和VBGN間之大振幅信號。首先 ，說明在時間丁1之輸入信號IN為自VBGN準位變化至VBGP 之情形。此時，MP52係導通狀態，nd51係形成VBGP準位 。當nd51形成VBGP準位，MP54為不導通。另一方面， MN52係作為耐壓緩和用MOS而作動，節點nd52係形成VDD 準位。MN51係為了防止nd52高過VDD準位為目的，而使用 有二極体。當節點nd52形成VDD準位則MN54導通，且節點 nd54形成VBGN準位。當節點nd54形成VBGN準位則因 MN55的閘極電位為VDD，故MN55導通。此結果，輸出節 點OUT係形成VBGN準位。當輸出節點OUT形成VBGN準位 時，MP55即作為耐壓緩和用MOS而作動，且nd53形成VSS 準位。MP53係用以防止nd53低過VSS準位為目的。 如此，構成本實施例的MOS的源極-汲極間、汲極-閘極間 、閘極-源極間的最大施加電壓係VBGP-VSS或VDD-VBGN -38- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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•線 ψ 557631 A7 B7_____ 五、發明説明（36 ) 。此時，在 VBGP=2VDD、VBGN=-VDD 的情形下，各 MOS 的最大施加電壓係形成2VDD程度。因此，設計成 VDD=1.2V時，以MOS的耐壓為3.6時其最大施加電壓係能 較耐壓為低。 繼之，說明在時間丁2之輸入信號IN為自VBGP準位變化至 VBGN準位之情形。此時，MN52因係導通狀態，nd52係形 成VBGN準位。當即點nd52形成VBGN準位，MN54為不導 通。另一方面，MP52係作為耐壓緩和用MOS而作動，節點 nd51係形成VSS準位。MP51係為了防止nd51低過VSS準位 為目的，而使用有二極体。當節點nd5 1形成VSS準位則 MP54導通，且節點nd53形成VBGP準位。當節點nd53形成 VBGP準位貝J因MP55的閘極電位為VSS，故MP55導通。此 結果，輸出節點OUT係形成VBGP準位。當輸出節點〇u丁形 成VBGP準位時，MN55即作為耐壓緩和用MOS而作動，且 nd54形成VDD準位。MN53係用以防止nd54高過VDD準位為 目的。 如此，構成本實施例的MOS的源極-汲極間、汲極-閘極間 、閘極-源極間的最大；5包加電壓係VBGP-VSS或VDD-VBGN 。此時，在VBGP=2VDD、VBGN=-VDD的情形下，各M〇S 的最大施加電壓係形成2VDD程度。因此，設計成 VDD=1.2V時，以M〇s的耐壓為3.6V時其最大施加電壓係能 較耐壓為低。因此，依據本實施例即能不使用新的耐高壓 MOS，而能傳達較所使用的m〇S的耐壓更高的信號振幅準 位。故具有抑低製造成本的功效。
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線 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557631 A7 B7 五、發明説明（37 ) (實施例6) 圖16係表示將VSS電源和VDD電源間振幅信號予以變換 成VBGN電源和VBGP電源間振幅的信號之準位變換電路的 實施例。本電路之特徵係全部由耐壓之VDD的薄膜MOS所 構成，而且N型MOS及P型MOS為對稱之電路構成。因此， 本實施例係能使用於VBGP電源電壓為2倍的VDD電壓以下 且VBGN電源電壓為-VDD電壓以上之場合。本電路係由： 向VSS準位的推降電路（PD61、PD62)和向VDD準位的推昇 電路（PU61、PU62)、P型MOS(MP63、MP64)所構成之栓鎖 器和N型MOS(MN63、MN64)所構成之栓鎖器；及P型 M0S(MP61、MP62、MP65、MP66)所構成之耐壓緩和用 MOS和 N 型 M0S(MN61、MN62、MN65、MN66)所構成之耐 壓緩和用 MOS ;及 P型 MOS(MP73、MP74)和 N型 MOS(MN73 、MN74)所構成之耐壓保証用MOS ;及反相器（INV13、 INV14、INV15)所構成。 首先說明各MOS的連接情形。推降電路（PD61)係藉由輸 入信號準位而拉降節點nd61於VSS準位，或使成為高電阻狀 態。該 PD61 係由 p型 m〇S(MP67)和 N型 MOS(MN69、MN70) 所構成。MP67的源極係連接於VDD電源、MP67的閘極係連 接於輸入、· MP67的汲極係連接於MN69的源極和MN70的汲 極。MN70的源極係連接於vsS電源、MN70的閘極係連接於 輸入、MN70的汲極係連接於MP67的汲極和MN69的源極。 MN69的源極係連接於MN70的汲極和MP67的汲極、MN69 的閘極係連接於VDD的電源、MN69的汲極係連接於P型 -40- 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐） 557631 A7 B7 五、發明説明（38 ) M〇S(MP73)的閘極和P型MOS(MP65)的汲極和P型 M0S(MP61)的源極。推降電路（PD62)係藉由輸入信號準位 而拉降節點nd62於VSS準位，或使成為高電阻狀態。該 PD62係由卩型^403(1^?68)和 N型 M0S(MN71、MN72)所構成 。MP68的源極係連接於VDD電源、MP68的閘極係連接於反 相器INV13的輸出、MP68的汲極係連接於MN71的源極和 MN72的汲極。MN70的源極係連接於VSS電源、MN72的閘 極係連接於反相器INV13的輸出、MN72的汲極係連接於 MP68的汲極和MN71的源極。MN71的源極係連接於MN72 的汲極和MP68的汲極、MN71的閘極係連接於VDD的電源 、MN71的汲極係連接於P型MOS(MP74)的閘極和P型 MOS(MP66)的汲極和P型MOS(MP62)的源極。推昇電路 (PU61)係藉由輸入信號準位而昇節點nd63於VDD準位，或 使成為高電阻狀態。該PU61係由MOS(MN67)和P型 M〇S(MP69、MP70)所構成。MN67的源極係連接於VSS電源 、MN67的閘極係連接於輸入、MN67的汲極係連接於MP69 的源極和MP70的汲極^ MP70的源極係連接於VDD電源、 MP70的閘極係連接於輸入、MP70的汲極係連接於MN67的 汲極和MP69的源極。MP69的源極係連接於MP70的汲極和 MN67的汲極、MP69的閘極係連接於VSS的電源、MP69的 汲極係連接於N型MOS(MN73)的閘極和N型MOS(MN65)的 汲極和N型M0S(MN61)的源極。推昇電路（PU62)係藉由輸 入信號準位而拉昇節點nd64於VDD準位，或使成為高電阻 狀態。該 PU62 係由 N 型 MOS(MN68)和 P 型 M0S(MP71、 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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線 557631 A7 B7 五、發明説明（39 ) MP72)所構成。MN68的源極係連接於VSS電源、MN68的閘 極係連接於反相器INV13的輸出、MN68的汲極係連接於 MP71的源極和MP72的汲極。MN72的源極係連接於VDD電 源、MP72的閘極係連接於反相器INV13的輸出、MP72的汲 極係連接於MN68的汲極和MP71的源極。MP71的源極係連 接於MP72的汲極和MN68的汲極、MP71的閘極係連接於 VSS的電源、MP71的汲極係連接於N型MOS(MN74)的閘極 和N型MOS(MN66)的汲極和N型MOS(MN62)的源極。 N型MOS(MN63)的源極係連接於VBGN、MN63的閘極係 連接於N型MOS(MN64)的汲極和N型MOS(MN66)的源極、 MN63的汲極係連接於MN73的源極和N型MOS(MN65)的源 極和MN64的閘極。MN64的源極係連接於VBGN、MN64的 閘極係連接於MN63的汲極和MN65的源極、MN64的汲極係 連接於MN74的源極和MN66的源極和MN63的閘極。MN73 的汲極係連接於VSS、MN73的閘極係連接於MP69的汲極和 MN65的汲極、MN73的源極係連接於MN63的汲極和MN65 的源極。MN74的汲極係連接於VSS、MN74的閘極係連接於 MP71的汲極和MN66的汲極、MN74的源極係連接於MN64 的汲極和MN66的源極。MN65的閘極係連接於VSS、MN65 的源極係連接於MN63的汲極和MN64的閘極、MN65的汲極 係連接於MP69的汲極和MN73的閘極和N型M0S(MN61)的 源極。MN66的閘極係連接於VSS、MN66的源極係連接於 MN64的汲極和MN63的閘極、MN66的汲極係連接於MP71 的汲極和MN74的閘極和N型MOS(MN62)的源極。MN61的 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7 五、發明説明（4〇 ) 閘極係連接於反相器INV14的輸出和P型M0S(MP61)的閘極 、MN61的源極係連接於MN65的汲極和MP69的沒極和 MN73的閘極、MN61的汲極係連接於MP61的汲極和輸出。 MN62的閘極係連接於反相器15的輸出和P型MOS(MP62)的 閘極、MN62的源極係連接於MN66的汲極和MP71的汲極和 MN74的閘極、MN62的汲極係連接於MP62的汲極。P型 MOS(MP63)的源極係連接於VBGP、MP63的閘極係連接於P 型MOS(MP64)的汲極和P型MOS(MP66)的源極、MP63的汲 極係連接於MP73的源極和P型MOS(MP65)的源極和MP64的 閘極。MP64的源極係連接於VBGP、MP64的閘極係連接於 MP63的汲極和MP65的源極、MP64的汲極係連接於MP74的 源極和MP66的源極和MP63的閘極。MP73的汲極係連接於 VDD電源、MP73的閘極係連接於MN69的汲極和MP65的汲 極、MP73的源極係連接於MP63的汲極和MP65的源極。 MP74的汲極係連接於VDD電源、MP74的閘極係連接於 MN71的汲極和MP66的汲極、MP74的源極係連接於MP64的 汲極和MP66的源極。MP65的閘極係連接於VDD電源、 MP65的源極係連接於MP63的汲極和MP64的閘極、MP65的 汲極係連接於MN69的汲極和MP73的閘極和MP61的源極。 MP66的閘極係連接於VDD電源、MP66的源極係連接於 MP64的汲極和MP63的閘極、MP66的汲極係連接於MN71的 汲極和MP74的閘極和MP62的源極。MP61的閘極係連接於 反相器INV14的輸出和MN61的閘極、MP61的源極係連接於 MP65的汲極和MN69的汲極和MP73的閘極、MP61的汲極係 -43- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7 五、發明説明（41 ) 連接於MN61的汲極和輸出。MP62的閘極係連接於反相器 INV15的輸出和MN62的閘極、MP62的源極係連接於MP66 的汲極和MN71的汲極和MP74的閘極、MP62的汲極係連接 於MN62的汲極。INV15係連接於反相器13的輸出、反相器 13的輸入係連接於輸入IN。 說明有關各MOS的基板電位。MP63、MP64的基板電位係 VBGP。MP67、MP68、MP73、MP74、MP70、MP72 的基板 電位係VDD。MN63、MN64的基板電位係VBGN。MN67、 MN68、MN73、MN74、MN70、MN72 的基板電位係 VSS。 MP61的基板電位係和MP61的源極電位相等、MP62的基板 電位係和MP62的源極電位相等、MP65的基板電位係和 MP65的源極電位相等、MP66的基板電位係和MP66的源極 電位相等、MP69的基板電位係和MP69的源極電位相等、 MP71的基板電位係和MP71的源極電位相等。MN61的基板 電位係和MN61的源極電位相等、MN62的基板電位係和 MN62的源極電位相等、MN65的基板電位係和MN65的源極 電位相等、MN66的基板電位係和MN66的源極電位相等、 MN69的基板電位係和MN69的源極電位相等、MN71的基板 電位係和MN71的源極電位相等。 此外，MP61、MP62、MP56、MP66、MN51、MN62、 MN65、MN66雖係可由標準臨界值MOS而構成之，但自低 電壓動作的角度而言則以低臨界值MOS而構成為佳。此外 ，僅MP61、MN61、MP62、MN62低臨界值化亦具有功效。 故標準臨界值MOS的臨界值電壓例如為0.35V，低臨界值 -44- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂
557631 A7 B7 五、發明説明（42 ) MOS的臨界值電壓例如為0.25V。此外，使用較上述標準臨 界值MOS的閘極長度相對更短的閘極長度之標準臨界值 MOS，而取代上述低臨界值MOS亦具有功效。此係因閘極 長度為短其實效臨界值電壓則小之故。此情形時，只要所 使用的MOS係為標準臨界值MOS即可，故具有抑低製造成 本的功效。 圖17係圖16所示之實施例之各節點之動作波形圖。首先 ，說明有關輸入IN由VSS準位變化至VDD準位之情形。此 時，因MP67和MP70不導通、MN67和MN70導通，故節點 nd69和nd71係形成VSS準位。承受輸入IN的反相器INV13的 輸出係形成VSS準位，故MN68和MN72不導通且MP68和 MP71導通。因此，節點nd70和nd72係形成VDD準位。當節 點nd72係形成VDD準位時，MP72即導通故nd64係VDD準位 。當nd64係VDD準位時，MN66不導通MN74亦不導通，且 節點nd68為VSS準位。當節點nd68為VSS準位時MN63導通 ，且節點nd67形成VBGN準位。當節點nd67形成VBGN準位 則MN64不導通nd68係VSS準位。又，當節點nd67為VBGN 準位則MN65為導通狀態，故節點nd63形成VBGN準位。此 時，MP69係源極和閘極電位均為VSS，而汲極為VBGN準 位故不導通，MN73亦源極和閘極為VBGN準位，汲極為 VSS而不導通。另一方面，當PD61中的節點nd69為形成VSS 準位，則MN69導通，節點nd61形成VSS準位。當節點nd61 形成VSS準位，因MP73導通故nd65形成VDD準位。當節點 nd65形成VDD準位，則MP64導通nd66為形成VBGP準位。 -45- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
557631 A7 _B7 五、發明説明（43 ) 此時，PD62中的節點nd70係VDD準位故MN71不導通，並透 過導通狀態的MP66而節點nd62為形成VBGP準位，且MP74 不導通。因此nd66確定為VBGP準位。當在節點nd61形成 VSS準位、節點nd62為形成VBGP準位、節點nd63為形成 VBGN準位、節點nd64形成VDD準位時，反相器INV14的輸 出節點nd73係形成VSS準位，且反相器INV15的輸出節點 nd74係形成VDD準位。因此，MP61和MN62不導通，且 MP62和MN61導通，故輸出值係形成VBGN準位。此時，各 MOS的源極-汲極間、源極-閘極間、閘極-汲極間的施加電 壓係VBGP為2VDD、VBGN為-VDD之故而成為VDD。因此 ，能保証薄膜MOS的耐壓。 繼之，說明有關輸入IN由VDD準位變化至VSS準位之情 形。此時，因MP67和MP70導通、MN67和MN70不導通，故 節點nd69和nd71係形成VDD準位。承受輸入IN的反相器 INV13的輸出係形成VDD準位，故MN68和MN72導通MP68 和MP71不導通。因此，節點nd70和nd72係形成VSS準位。 當節點nd71係形成VDD準位時，MP69即導通故nd63係VDD 準位。當nd63係VDD準位時，MN65不導通且MN73導通， 且節點nd67為VSS準位。當節點nd67為VSS準位時MN64導 通，且節點nd68形成VBGN準位。當節點nd68形成VBGN準 位則MN63不導通nd67係VSS準位。當節點nd68為VBGN準 位則MN66為導通狀態，故節點nd64形成VBGN準位。此時 ，MP72係源極和汲極電位均為VSS準位，而形成不導通狀 態，當節點nd68和節點nd64均為VBGN準位時，MN74不導 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557631 A7 B7 五、發明説明（44 ) 通。另一方面，當PD62中的節點nd70為形成VSS準位，則 MN71導通，且節點nd62形成VSS準位。當節點nd62形成 VSS準位，因MP66的閘極為VDD準位，MP66不導通且 MP74導通，故nd66為形成VDD準位。當節點nd66為形成 VDD準位MP63導通nd65為形成VBGP準位。此時，PD61中 的節點nd69係VDD準位故MN69不導通，並透過導通狀態的 MP65而節點nd61為形成VBGP準位。此結果，MP73不導通 。因此nd65確定為VBGP準位。當在節點nd66形成VDD準位 而MN66不導通、節點nd62為形成VSS準位、節點nd63為形 成VDD準位、節點nd64形成VBGN準位時，反相器INV14的 輸出節點73係形成VDD準位，且反相器INV1 5的輸出節點74 係形成VSS準位。因此，MP61和MN62導通，且MP62和 MN61不導通，故輸出值係形成VBGP準位。此時，各MOS 的閘極-源極間、閘極·沒極間、源極-;及極間的施加電壓係 VBGP為2VDD、VBGN為-VDD之故而成為VDD。因此，能 保証薄膜MOS的耐壓。 本實施例之特徵在於：在對高振幅信號的準位變換中， 係使用僅由低耐壓的薄膜MOS所構成之電路。因此，在技 術的提幵上只要以相同的電路構成即可，故無須重新設計 ，具有達成縮短設計期間之功效。 (實施例7) 圖1 8係表示具有圖14所示之電壓狀況下所使用的反相器 之功能的電路之另一實施例。本實施例之特徵係全部以薄 膜MOS而構成之。因此，本實施例係能使用於VBGP電源電 -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631 A7 B7 五、發明説明（45 ) 壓為2倍的VDD電壓以下，且VBGN電源電壓為-VDD電壓以 上的場合。本實施例之基本構成係將圖14所示之實施例予 以薄膜化之例子，但於作成薄膜之際，則必需保証耐壓為 VDD，而為了該保証，設置有推降電路（PD81、PD82)和推 昇電路（PU81、PU82)、和低振幅信號的反相器（INV16、 INV17) 〇 說明各MOS的接線情形。推降電路PD81係由P型 MOS(MP8 8)和 N型 MOS(MN90、MN91)所構成。MP88 的源 極係連接於VDD電源、MP88的閘極係連接於小振幅信號的 輸入in、]\^88的汲極係連接於MN91的源極和1^^90的汲極 。MN90的源極係連接於VSS電源、MN90的閘極係連接於小 振幅信號的輸入in、MN90的汲極係連接於MP88的汲極和 MN91的源極。MN91的源極係連接於MN90的汲極和MP88 的沒極、MN91的閘極係連接於VDD電源、MN91的汲極係 連接於P型乂03(乂？83)的汲極和P型M0S(MP81)的源極。推 降電路 PD82係由 P型 MOS(MP89)和 N型 MOS(MN92、MN93) 所構成。MP89的源極係連接於VDD電源、MP89的閘極係連 接於承受小振幅信號的反相器INV16的輸出、MP89的汲極 係連接於MN93的源極和MN92的汲極。MN92的源極係連接 於VSS電源、MN92的閘極係連接於承受小振幅信號的反相 器INV16的輸出、MN92的汲極係連接於MP89的汲極和 MN93的源極。MN93的源極係連接於MN92的汲極和MP89 的汲極，MN93的閘極係連接於VDD電源、MN93的汲極係 連接於P型MOS(MP86)的汲極和P型MOS(MP87)的源極。推 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
557631 A7 B7 五、發明説明（46 ) 昇電路（PU81)係由 N 型 MOS(MN88)和 P 型 MOS(MP90、 MP91)所構成。MN88的源極係連接於VSS電源、MN88的閘 極係連接於小振幅信號的輸入in、MN8 8的沒極係連接於 MP91的源極和MP90的汲極。MP90的源極係連接於VDD電 源、MP90的閘極係連接於小振幅信號的輸入in、MP90的汲 極係連接於MN88的汲極和MP91的源極。MP91的源極係連 接於MP90的汲極和MN88的汲極、MP91的閘極係連接於 VSS電源、MP91的汲極係連接於N型MOS(MN82)的汲極和N 型M0S(MN81)的源極。推昇電路（PU82)係由N型MOS (MN89)和P型MOS(MP92、MP93)所構成。MN89的源極係連 接於VSS電源、MN88的閘極係連接於承受小振幅信號的反 相器INV16的輸出、MN89的汲極係連接於MP93的源極和 MP92的汲極。MP92的源極係連接於VDD電源、MP92的閘 極係連接於承受小振幅信號的反相器INV16的輸出、MP92 的汲極係連接於MN89的汲極和MP93的源極。MP93的閘極 係連接於VSS電源、MP93的汲極係連接於N型MOS(MN86) 的汲極和N型MOS(MN87)的源極。 P型MOS(MP82)係閘極和源極相接線且連接於P型 MOS(MP83)的源極及P型MOS(MP84)的閘極。MP82的汲極 係和MP83的閘極均連接於VDD電源。MP83的閘極和MP82 的汲極均連接於VDD電源、MP83的源極係連接於MP82的閘 極和源極及MP84的閘極。MP83的汲極係連接於MN91的汲 極和P型M0S(MP81)的源極。MP81的閘極和MN81的閘極均 連接於INV16的輸出。MP81的閘極係和MN81的汲極均連接 -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 557631 A7 B7 五、發明説明（47 ) 於大振幅信號IN。MP84的源極係連接於VBGP電源、MP84 的閘極係連接於MP82的閘極和源極及MP83的源極。MP84 的汲極係連接於P型MOS(MP85)的源極和閘極亦連接於P型 MOS(MP86)的源極。MP85的閘極和源極係相接線且連接於 MP84的汲極及MP86的源極。MP86的源極係連接於MP84的 汲極及MP85的閘極與源極。MP86的閘極係連接於MP85的 汲極亦連接於VDD電源。MP86的汲極係連接於MN93的汲 極及MP87的源極。MP87的閘極係和MN87的閘極均連接於 INV17的輸出、MP87的汲極係和MN87的汲極均連接於輸出 OUT。MP87的源極係連接於MN93的汲極與MP86的汲極。 N型MOS(MN82)係閘極和源極相接線且連接於N型MOS (MN83)的源極及N型MOS(MN84)的閘極。MN82的汲極係和 MN83的閘極均連接於VSS電源。MN83的閘極和MN82的汲 極均連接於VSS電源、MN83的源極係連接於MN82的閘極和 源極及MN84的閘極。MN83的汲極係連接於MP91的汲極和 MN81的源極。MN81的閘極係和MP81的汲極均連接於大振 幅信號IN。MN84的源極係連接於VBGN電源、MN84的閘極 係連接於MN82的閘極和源極及MN83的源極。MN84的汲極 係連接於N型MOS(MN85)的源極和閘極亦連接於N型 MOS(MP86)的源極。MN8 5的閘極和源極係相接線且連接於 1^^84的汲極及MN86的源極。MN86的源極係連接於MN84 的汲極及MN85的閘極與源極。MN86的閘極係連接於MN85 的汲極亦連接於VSS電源。MN86的汲極係連接於MP93的汲 極及MN87的源極。MN87的閘極係和MP87的閘極均連接於 -50- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557631 A7 B7 五、發明説明（48 ) INV17的輸出、MN87的汲極係和MP87的汲極均連接於輸出 OUT。MN87的源極係連接於MP93的汲極與MN86的汲極。 敘述各MOS的基板電位。MP81的基板電位係和MP81的源 極相等，MP83和MP82的基板電位係和MP82的源極相等， MP84的基板電位係等於VBGP電位，MP85和MP86的基板電 位係和MP85的源極相等，MP87的基板電位係和MP87的源 極相等，MP91的基板電位係和MP91的源極相等，MP93的 基板電位係和MP93的源極相等，MP88、MP89、MP90、 MP92的基板電位係和VDD電位相等。 MN81的基板電位係和MN81的源極相等，MN83和MN82 的基板電位係和MN82的源極相等，MN84的基板電位係等 於VBGP電位，MN85和MN86的基板電位係和MN85的源極 相等，MN87的基板電位係和MN87的源極相等，MN91的基 板電位係和MN91的源極相等，MN93的基板電位係和MN93 的源極相等，MN88、MN89、MN90、MN92的基板電位係 和V S S電位相等。 此外，MP81、MP83、MP86、MP87、MN81、MN83、 MN86、MN87雖係可由標準臨界值MOS而構成之，但自低 電壓動作的角度而言則以低臨界值MOS而構成為佳。此外 ，僅MP81 ·、MN81、MP87、MN87低臨界值化亦具有功效。 故標準臨界值MOS的臨界值電壓例如為0.35V，低臨界值 MOS的臨界值電壓例如為0.25V。此外，使用較上述標準臨 界值MOS的閘極長度相對更短的閘極長度之標準臨界值 MOS，而取代上述低臨界值MOS亦具有功效。此係因閘極 -51 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557631 A7 B7 五、發明説明（49 ) 長度為短其實效臨界值電壓則小之故。此情形時，只要所 使用的MOS係為標準臨界值MOS即可，故具有抑低製造成 本的功效。 圖19係圖18所示之實施例的各節點的動作波形圖。該電 路中係限制大振幅輸入信號IN和小振幅輸入信號in的高準 位及低準位的組合。此係在圖1 8所記載的實施例中，必須 抑制所構成的薄膜MOS的最大施加電壓於VDD之故。首先 ，說明小振幅輸入信號in為VSS準位、大振幅輸入信號IN為 VBGP準位之情形。此時於PD81中，因MP88導通且MN90不 導通故節點nd89形成VDD準位。與此同時地於PU81中，因 MN88不導通且MP90導通故節點nd90形成VDD準位。當節 點nd90形成VDD準位，因MP91導通故節點nd82形成VDD準 位。此時，因INV16的輸出節點nd93係VDD準位，且大振幅 輸入信號IN為VBGP準位，故MN81不導通、MP81導通。此 結果，節點nd81係形成VBGP準位。此時MP83其閘極電壓 亦為VDD準位故形成導通狀態、節點nd85亦形成VBGP準位 。當節點nd85形成VBGP準位，MP84不導通。另一方面， 當節點nd82形成VDD準位，MN82係不導通而節點nd88係因 MN83而形成VSS準位。當節點nd88形成VSS準位，則MN84 導通且節點、nd87形成VBGN準位。當節點nd87形成VBGN準 位，則MN86導通且節點nd84形成VBGN準位。此夕卜，於 PD82中，因INV16的輸出節點nd93係形成VDD準位，故 MP89不導通MN92導通。因此，節點nd91係形成VSS準位。 當節點nd91形成VSS準位則MN93導通，故節點nd83係形成 -52· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557631 A7 ___ B7 五、發明説明（50 ) VSS準位。與此同時地於PU82中，因INV16的輪出節點nd93 係形成VDD準位，故MP92不導通MN89導通。此結果，節 點nd92係形成VSS準位。當節點nd92係形成VSS準位，則 MP93不導通。因節點nd83形成VSS準位，則MP86不導通且 因MP85而節點nd86形成VDD準位。此時INV17的輸出節點 nd94係形成VSS準位，故MN87為導通而輸出節點OUT係形 成VBGN準位，且MP87不導通。 繼之，說明小振幅輸入信號in為VDD準位、大振幅輸入 信號IN為VBGN準位之情形。此時於PD81中，因MP88不導 通且MN90導通故節點nd89形成VSS準位。當節點nd89形成 VSS準位，則MN91導通且節點nd81係形成VSS準位。與此 同時地於PU81中，因MN88導通且MP90不導通故節點nd90 形成VSS準位。此外，於PD82中因INV16的輸出節點nd93形 成VSS準位，故MP89導通MN92不導通。因此節點nd9l形成 VDD準位。與此同時地於PU82中，因節點nd93形成VSS準 位，故MP92導通MN89不導通。因此節點nd92形成VDD準 位。當節點nd92形成VDD準位則MN93導通，故節點nd84形 成VDD準位。此時，因INV16的輸出節點nd93係VSS準位， 且大振幅輸入信號IN為VBGN準位，故MN81導通、MP81不 導通。此結果，節點nd82係形成VBGN準位。此時MN83亦 導通故節點nd88亦形成VBGN準位。當節點以“形成vbgN 準位’則MN84不導通。因節點nd84形成VSS準位，MN86係 不導通、且因MN85而節點nd87形成vss準位。另一方面， 當節點nd8l形成VSS準位，MP83係不導通而節點以85係因 -53 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A7 B7 五、發明説明（51 ) MP82而形成VDD準位。當節點nd85形成VDD準位，則 MP84導通且節點nd86形成VBGP準位。當節點nd86形成 VBGP準位，貝JMP86導通且節點nd83形成VBGP準位。此時 因INV17的輸出節點nd94係形成VDD準位，故MP87為導通 而輸出節點OUT係形成VBGP準位，且MN87不導通。 本實施例之全部的MOS其源極-汲極、汲極-閘極、閘極-源極間的各電壓係形成最大VDD。因此，不論其所處理的 高振幅信號如何，其所構成的MOS係能以耐壓的低薄膜 MOS構成之。薄膜MOS係即使低電壓亦能高速地作動，故 本實施例係具有在低電壓下亦能作動的功效。因此本實施 例之特徵在於：在對高振幅信號的準位變換中，係使用僅 由低耐壓的薄膜MOS所構成之電路。因此，在技術的提昇 上只要以相同的電路構成即可，故無須重新設計，具有達 成縮短設計期間之功效。 (實施形態8) 圖20係圖1所示之準位變換電路之變形例。該電路之特徵 係在於：一控制方法，其係設置開關於準位變換部和遷移 檢測電路中，以作為迴避其在輸入側的電源遮斷時，因輸 入的不確定信號而產生之貫通電流之用。和圖1相異之處， 係分別設置PM〇S MP101的開關於準位變換部、及NMOS MN101於遷移檢測電路，且設置在重置時的準位確定用之 PMOS MP102，以取代構成重置電路RSC的PMOS和輸入部 的NAND而構成之。又，在該實施例，其作為對VDD電源的 更進一步之低電壓化之有效對策，係以反相器INV25和反相 -54- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 五 A7 B7 、發明説明（52 ) 器INV27各自獨立連接於il、/il。據此而能效率良好地驅動 電谷里元件。该方法不僅能適用於本貫施例，亦能適用於^ 前述之圖1的實施例。 而且，接地準位（VSS、VSSQ)的連接方法亦不同，其在 後段遷移檢測電路TD之接地準位係形成相對於vDDq的接 地準位VSSQ。此係以準位變換部的互補輸出部，整合雜訊 量較多的VSSQ和内部電路的接地準位VSS而構成之。據此 而能提高準位變換電路的雜訊耐性。該方法不僅能適用於 本實施例，亦能適用於前述之圖1的實施例、圖4的實施例 。其他之準位變換部LSC的構成和遷移檢測電路TD之構成 係和圖1的實施例相同。 此處說明重置信號之控制。重置信號/RES在HI(高）時係 和MP101、MN101均導通，且MP102不導通，故準位變換部 LSC和遷移檢測電路丁0係和圖1的實施例的重置信號/RES在 HI時產生相同的動作。另一方面，當重置信號/RES為L〇w( 低）時，係和MP101、MN101均不導通，MP102導通，故輸 出係固定於Low。此時，準位變換部LSC和遷移檢測電路 TD係因開關MOS而形成不導通，故在遮斷VDD側的情形下 即使輸入信號取得中間值，亦不必擔心流通於準位變換部 LSC和遷移檢測電路丁〇上的貫通電流。 此處說明在準位變換部備有PM〇S的開關之優點。備有 PMOS的開關之優點係能較nm〇S開關作成更小的構成面積 。準位變換部係必須將Nm〇s尺寸作成較PMOS尺寸較大， 因設置NMOS開關時係必須要有非常大的面積。而且，若設 •55· 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公爱) 裝 訂
557631 A7 ____B7 五、發明説明（53~^ ~" 置NMOS開關，在電源遮斷時其準位變換部的内部節點，係 會有因漏電電流而浮現至VDDQ側之情形。因此，一部份使 用薄膜MOS的本準位變換電路，係有在電源遮斷時超越薄 膜MOS的耐壓之疑慮。若作成PM〇s開關，則内部節點即使 在電源遮斷時形成浮動狀態，亦無須考量會超昇VDdq ,只 要旎在一般動作下保証其耐壓，則亦能保註電源遮斷時的 耐壓。 遷移檢測電路TD係設置有NMOS開關，此係因以重置信 號將輸出固定於低準位之故。因只要以重置信號固定於高 準位，並作成PMOS開關，且以NMOS推降連接有MP102的 節點即可。 (發明之功效） 本實施例係以2種氧化膜厚的MOS構成準位變換部，並在 用以緩和耐壓的低薄膜MOS的施加電壓之耐壓緩和用m〇s ’係使用低6¾界值Μ Ο S ’據此而具有即使輸入信號的電源 電壓為設定於IV以下之低值，亦能進行高速變換的功效。 而且’藉由在變換時設置將耐壓緩和用MOS的閘極予以昇 壓之電路，據此即使輸入信號係更低的低電壓化亦能進行 高速變換。進而，波形整形部TD係在準位變換電路的差動 輸出的期間，能較早地檢測遷移的信號，而傳達已變換的 邏輯於後段，故具有能高速傳達信號之功效。 (圖式之簡單說明） 圖1係表示第1實施例之圖示。 圖2係說明本說明書所使用之MQSFET之符號之圖示。 -56- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 557631 A7 B7 五、發明説明（54 ) 圖3係表示第1實施例之主要節點之動作波形之圖示。 圖4係表示第2實施例之圖示。 圖5係表示第2實施例之主要節點之動作波形之圖示。 圖6係表示圖丨之準位遷移檢測電路之動作波形之圖示。 圖7係表示準位遷移檢測電路之另一實施例之圖示。 圖8係圖7之準位遷移檢測電路之主要節點之動作波形圖。 圖9係s兒明第2實施例之重要部份之圖示。 圖1〇係說明將電源VBGP和電源vss間之遷移信號予以變 換成電源VBGP和電源VBGN間之遷移信號的準位變換電路 之一實施例之圖示。 圖11係表示圖10之準位變換電路之實施例之主要節點之 動作波形圖。 圖12係說明將電源VBGP和電源vss間之遷移信號予以變 換成電源VBGP和電源VBGN間之遷移信號的準位變換電路 之另一實施例之圖示。 圖13係表示圖12之準位變換電路之實施例之主要節點之 動作波形圖。 圖14係表示將電源VBGP和電源VBGN間之遷移信號予以 傳達之反相器之一實施例之圖示。 圖15係表示圖14之準位變換電路之實施例之主要節點之 動作波形圖。 圖16係說明將電源VDD和電源VSS間之遷移信號予以變 換成電源VBGP和電源VBGN間之遷移信號的準位變換電路 之一實施例之圖示。 -57- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 線 557631 A7 B7 五、發明説明（55 ) 圖17係表示圖16之準位變換電路之實施例之主要節點之 動作波形圖。 圖18係表示將電源VBGP和電源VBGN間之遷移信號予以 傳達之反相器之另一實施例之圖示。 圖19係表示圖18之準位變換電路之實施例之主要節點之 動作波形圖。 圖20係表示圖1之準位變換電路之變形例之實施例之圖示。 (符號說明） MP P型MOS電晶体 MN N型MOS電晶体 LSC 準位變換部· TD 準位遷移檢測電路 RSC 重置電路 GBST 閘極昇壓電路 LKP 漏電保証電路 SL 從屬栓鎖電路 INV 反相器 RSFF RS正反器電路 ORND 具有邏輯和與邏輯否定積之機能的複合閘 ND 邏輯否定積電路 PD 推降電路 PU 推昇電路 -58- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 557631 A B c D ^、申請專利範圍 1. 一種半導體裝置，其特徵在於： - 其係含有承受第1信號而輸出較前述第1信號為大的振 幅之第2信號的差動型準位變換電路者， 前述差動型準位變換電路係具有： 第1MISFET對，其係用以承受前述第1信號；及 第2MISFET對，其係用以對前述第1MISFET對之耐壓 緩和用；以及 第3MISFET對，其係用以栓鎖應輸出之前述第2信號 者，並具有交錯結合的閘極； 前述第2MISFET對的閘極絕緣膜的膜厚係較前述第 1MISFET對的閘極絕緣膜的膜厚為厚， 前述第3MISFET對的閘極絕緣膜的膜厚係較前述第 1MISFET對的閘極絕緣膜的膜厚為厚， 前述第2MISFET對的臨界值電壓的絕對值係較前述第 3MISFET對的臨界值電壓的絕對值為小， 前述第1MISFET對的臨界值電壓的絕對值係較前述第 3MISFET對的臨界值電壓的絕對值為小。 2. 如申請專利範圍第1項之半導體裝置，其中 前述第2MISFET對的絕緣膜及前述第3MISFET對的絕 緣膜係相'同地以第1步驟形成，前述第1MISFET對的絕 緣膜係以其他的第2步驟形成。 3. 如申請專利範圍第1項之半導體裝置，其中 進而，前述第1信號係作成第1電位為低準位，作成第 2電位為高準位之信號， -59- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557631 A8 B8 C8 --~________D8_ 六、申請專利範® " ---— 前述差動型準位變換電路係具有：-第1昇壓電路，其係承受前述第i信號而形成較前述第 2電位為高的電位之第3信號，且供應於前述第2MISF]et 對的一方之MISFET的閘極；以及 第2昇壓電路，其係承受具有反轉前述第丨信號之相位 的互補第1信號，而形成較前述第2電位為高的電位之第 4信號，且供應於前述第2MISFET對的他方之misfe 丁的 閘極。 4·如申請專利範圍第1項之半導體裝置，其中 刖述第2MISFET對係插人於前述第iMISFET對和前述 第3MISFET對之間。 5，如申請專利範圍第1項之半導體裝置，其中 前述第1MISFET對的閘極絕緣膜係較二氧化矽其電介 率為高的高電介率絕緣膜。 6·如申請專利範圍第1項之半導體裝置，其中 前述差動型準位變換電路係自第丨差動輸出及第2差動 輸出而輸出前述第2信號， 進而，前述半導體裝置係具有準位遷移檢測電路，其 係輸出前述第1及第2差動輸出之當中之較早變遷之一方 的信號。 7·如申請專利範圍第6項之半導體裝置，其中 前述準位遷移檢測電路係含有RS正反器電路和反相器 和OR閘和NAND閘， 前述第1差動輸出係輸入至前述RS正反器的第1輸入節 -60-
    點和前述反相器， 珂述第2差動輸出係輸入至前述RS正反器的第2輸入節 點和前述OR閘的第1輸入節點， 則述RS正反器的輸出係輸入至前述〇R閘的第2輸入節 黑占， 前述0R閘的輸出和反相器的輸出係輸入至前述NAND 如申凊專利範圍第6項之半導體裝置，其中 月’J述準位遷移檢測電路係含有RS正反器電路和 閘和D正反器， 前述第1差動輸出係輸入至前述113正反器的第〗輸入節 點， 點前述第2差動輸出係輸入至前述RS正反器的第2輸入節 反轉刚述第1差動輸出的信號係輸入至前述N 閘的 第1輸入節點， 反轉則述第2差動輸出的信號係輸入至前述 第2輸入節點， 器前述NAND閘的輸出係作為時脈而輸人至前述〇正反 器前述RS正反器的輸出係作為資料而輸入至前述〇正反 如申請專利範圍第1項之半導體裝置，其中 前述第1信號係作成第1位為低準位，作成第2電位 557631 申請專利範圍 為高準位之信號， 剷述第2化號係作成前述第1 電位為高準位之信號， 位為低準位，作成第3 前述差動型準位變換電路 鈐屮，而八心 第差動輸出及第2差動 輸出 而分別輸出前述第2栌 之;π β L唬及具有反轉前述第2信號 之相位的互補第2信號， 進而則述半導体裝置具有第2準位變換電路，盆係 承受前述第1及第2差動輸出，而將在較前述第m其 電位為低的第4電位和前述第3電位之間具有振幅的第3 仏號，予以輸出之用。 10·如申請專利範圍第}項之半導體裝置，其中 前述第mISFET對和前述第2MISFET、對係關misfet 對，刖述第3MISFET對係p型]viISFET對。 11 一種半導體裝置，其特徵在於： 其係含有承受第1信號而輸出較前述第〗信號為大的第 2信號之差動型準位變換電路者， 前述差動型準位變換電路係具有： 第1MISFET對，其係用以承受前述第丨信號；及 第2MISFET對，其係用以對前述第1MISFET對之耐壓 緩和用厂以及 第3MISFET對，其係用以栓鎖應輸出之前述第2信號 者，並具有交錯結合的閘極； 前述第2MISFET對及第3MISFET對係較前述第 1MISFET對其耐壓為大， -62- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 々、申請專利範圍 前述第2MISFET對的臨界值電壓的絕對值係較前述第 3MISFET對的臨界值電壓的絕對值為小， 前述第1MISFET對的臨界值電壓的絕對值係較前述第 3MISFET對的臨界值電壓的絕對值為小。 12. —種半導體裝置，其特徵在於： 其係含有準位變換電路者，該準位變換電路係承受具 有第1電位和第2電位之間的振幅之第1信號，而輸出較 具有前述第1電位和第3電位之間的振幅之第1振幅為大 之第2信號， 前述準位變換電路係具有： 第 1MISFET、第 2MISFET、第 3MISFET和第 4MISFET ，其係在前述第1電位和第3電位之間串列連接著源極汲 極路徑；以及 第 5MISFET、第 6MISFET、第 7MISFET和第 8MISFET ，其係在前述第1電位和第3電位之間串列連接著源極汲 極路徑； 在前述第1及第3MISFET的閘極係供應前述第1信號， 在前述第5及第7MISFET的閘極係供應具有反轉前述 第1信號的相位之互補第1信號， 在前述第4MISFET的閘極係結合於前述第7MISFET的 汲極， 在前述第8MISFET的閘極係結合於前述第3MISFET的 汲極， 前述第3MISFET的汲極係輸出前述第2信號的第1差動 -63- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    申請專利範
    輪出， W述第7MISFET的汲極係輸出具有反轉前述第2信號 的相位之互補第2信號的第2差動輸出， 前述第1及第5MISFET的各個係第1導電型且具有第1 膜厚的閘極絕緣膜， 前述第3、第4、第7及第8MISFET的各個係第2導電型 且具有較前述第1膜厚為厚的膜厚之閘極絕緣膜， 前述第2及第6MISFET的各個係具有較前述第}膜厚為 厚的膜厚之閘極絕緣膜，且具有較前述第3、第4、第？ 及第8MISFET的臨界值電壓之絕對值為小的臨界值電壓 之絕對值。 13·如申請專利範圍第12項之半導體裝置，其中 前述第2及第6MISFET的各個係第！導電型。 14·如申請專利範圍第12項之半導體裝置，其中 前述第1及第5MISFET的閘極絕緣膜係以第}作成步驟 而形成，前述第2至第4、及第6至第8MISFET的閘極絕緣 膜係以和前述第1作成步驟相異的第2作成步驟而形成。 15.如申請專利範圍第12項之半導體裝置，其中 前述準位變換電路係具有·· 第9MfSFET，其係供應前述第！信號於閘極、供應前 述第2電位於源極、其汲極為連接於第imisfET的汲極 :以及 第10MISFET，其係供應前述互補第丨信號於閘極、供 應前述第2電位於源極、其汲極為連接於第5MISFET的 -64- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 557631 A8 B8 C8 D8 六、申請專利範圍 汲極； 在前述第2MISFET的閘極係供應前述第丨信號， 在前述第6MISFET的閘極係供應前述互補第}信號。 16·如申請專利範圍第12項之半導體裝置，其中 進而，前述準位變換電路係具有從屬栓鎖電路，其係 用以確定前述第3MISFE丁的汲極及前述第7MISFET的汲 極之電位。 17.如申請專利範圍第12項之半導體裝置，其中 前述半導體裝置係具有：重置電路，其係設置於前述 準位變換電路之前段； 前述重置電路係以形成前述第丨信號基準的信號和控 制信號之邏輯否定積所作成的信號，作為前述第1信號 而供應至前述準位變換電路， ；b 具有·第 11MISFET，並传 係稭由則述控制信號而控制 其閘極’且前述控制信號為表示重置狀態時，用以固定 前述準位變換電路的前述第i差動輸出於既定的 電位。 18. 如申請專利範圍第12項之半導體裝置，其中 前述半導體裝置係具有：準位保持電路 持前述第1MISFET及第5MISFET的及極節 前述第2電位為低的電位。 ’其係用以維 點的電位於較 19·如申請專利範圍第12項之半導體裝置，其中 刖述半導體裝置係具有準位保持 路為含有： 冤路该準位保持電 -65- 557631 六、申請專利範圍 第11MISFET，其係在前述第imisfet的汲 =之間連接有源極沒極路徑，且其：： 刖述第2電位；以及 ~逆稷於 苐簡ISFET ’其係在前述第遞贿的； =電位之間連接有源極沒極路徑，且其 = 前述第2電位。 钱於 〇.如申印專利範圍第13項之半導體裝置，其中 前述第1導電型係N型，前述第2導電型⑽型。 &如申請專利範圍第12項之半導體裝置，其中 前述半導體裝置係具有重置電路，該重置電路為含有. 遮:開1及其係用以在前述準位變換電路内作為電源 第2開關，其係用以固定前述準位遷移檢測 出於既定的電位； 视 在控制信號為表示重置狀態時’控制前述約開關和 第2開關，而在遮斷前述準位變換電路和前述準位遷移 檢測電路的電源之同時’亦固定前述準位遷移檢測電路 的輸出於既定的電位。 -66- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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