CN100585733C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，抑制了由于MOSFET的阈值的分散而造成的DRAM的刷新故障。DRAM具有用于记录将被施加到单元晶体管的背栅的背偏置电势的设置值的第一单位和用于基于记录在第一单位中的背偏置电势的设置值产生背偏置电势并将所产生的背偏置电势提供到背栅的第二单位，其中，当与单元晶体管具有相同结构并且在同一过程中制造的MOSFET的阈值大于单元晶体管应当具有的目标值时，比针对目标值的背偏置电势更浅的值被记录在第二单位中。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有MOS晶体管(金属氧化物半导体场效应晶体管：MOSFET)的半导体器件，更具体而言涉及具有包括MOSFET和电容器的存储器单元的动态随机访问存储器(DRAM)。
背景技术
MOSFET被广泛用作构成半导体集成电路的基本元件。尤其是在实现大容量存储器的DRAM中，MOSFET作为被用于存储器单元的用于切换的晶体管，扮演着非常重要的角色。
DRAM的存储原理是将电荷存储在电容器中并且利用用于切换的MOSFET控制电荷的进出。用于一位的存储器单元101由单元晶体管102(用于切换的晶体管)和电容器103组成，如图17所示。为了互连，布置了字线104和位线105。字线104被连接到单元晶体管102的栅极，位线105被连接到单元晶体管102的源漏区(source-drain region)之一。单元晶体管102的另一源漏区被连接到电容器103。虽然图17只示出了一个存储器单元，但是在实际的DRAM中，许多这样的存储器单元被布置成二维矩阵。
如上所述，在单元晶体管102的两个源漏区中，分别连接了位线105和电容器103。位线105和电容器103的电势不是固定的，并且根据DRAM的操作状态，其中一个的电势频繁地变得比另一个的电势更高或更低。例如，在n沟道MOSFET中，在形成在栅极两侧的两个n+区中，在高电势一侧的n+区充当漏极，而在低电势一侧的n+区充当源极。但是，在单元晶体管中，哪个n+区变成较高电势(或较低电势)是不固定的，因此两个区域都被称为“源漏区”。同样，对于p沟道MOSFET，两个p+区也都被称为“源漏区”。
为了记录一位，电压首先被施加到字线104，以接通单元晶体管102，并且电荷被从位线105提供到电容器103(或者存储在电容器103中的电荷被释放到位线105)。
当对电容器103的充电(或放电)完成时，单元晶体管102被关断，从而使得即使位线105的电势下降，存储在电容器103中的电荷也不被释放(或者即使位线105的电势上升，空的电容器103也不被充电)。这样，一位信息被存储在了存储器单元101中。
但是，存储在电容器103中的电荷随着时间而逐渐被释放，因此在存储器被删除之前相同的存储内容必须被重写。这种重写操作被称为“刷新”。
如图18所示，上述放电是由从电容器103一侧的源漏区泄漏到背栅107的电流106产生的。这个漏电流将被更详细地描述。图19是存储器单元的截面图的示例。图19示出了两个存储器单元101。电容器103是沟槽式(trench type)电容器。在两个单元晶体管102中，各自的源漏区被组合并形成一个区域109。位线105被连接到该区域。利用此结构，用于连接位线105和存储器单元的源漏区的面积减半，并且DRAM的集成度提高。
在图19所示的示例中，单元晶体管102是n沟道MOSFET。因此，源漏区108和109是n+区。背栅区107是p型Si。在位于源漏区108和109之间的p型半导体层上，充当栅极的字线104经由一个薄的栅氧化膜在与页面垂直的方向上延伸。字线104充当单元晶体管102的栅极，该单元晶体管102是MOSFET。存储器单元通过元件隔离层130与其他存储器单元电隔离，该元件隔离层130是厚的SiO2膜。存储器单元还通过由p型背栅区107、n型内部电势层131和p型衬底132组成的pnp结构与衬底电隔离(在图19中“n+”被写作“N+”)。
在DRAM中，0V或更低的电势被施加到背栅区107。源漏区108和109的电势在0V或更高的范围中变化。因此，背偏置(back bias)始终被施加到由源漏区108和109和背栅区107组成的pn结。因此，很小的电流106从源漏区108泄漏到背栅区107。但是，由于电容器103的电容量较小，因此即使是这个很小的泄漏电流，也会使电容器103逐渐放电。泄漏到背栅区107中的电流106进入背栅电源，最终到达地。
这种放电现象被称为“结泄漏”，并且是电容器103被放电的主要原因。在DRAM中，为了补充被释放的电荷，电荷116被频繁地从位线105重新注入到电容器103，如图20所示。此操作被称为“刷新”。刷新以较短的周期(例如100ms)重复，如图21所示，并且在电容器103的电势下降到最低电势110(被称为高电平)之前重复(非专利文献“Semiconductor Engineering，Second Edition”，Tokyo Denki University2004，187页)。
如果来自电容器103的泄漏电流106过量，则即使电荷被从位线105重新注入，电容器103也无法被充分地重充电。在这种情况下，存储器单元101不能充当存储元件。
为了防止这种情况，通过优化现有技术中的制造步骤来抑制结泄漏，以维持良好的存储器保持特性。
发明内容
近来，半导体集成电路处理技术正在微型化，互连的最小线宽度达到了65nm或45nm。其驱动电压也减小到了1.0V或0.7V。因此，MOSFET的阈值Vth的分散(dispersion)成为了主要问题(非专利文献“NikkeiElectronics”，Nikkei BP，2006，第55页)。
该问题在静态随机访问存储器(SRAM)中正在变得显著。但是，本发明的发明人发现，在DRAM中如果单元晶体管102的阈值Vth分散(disperse)则未被正常刷新的存储器单元同样也会增多。
图22示出了故障单元产生比率与单元晶体管102的阈值Vth的关系。横轴示出单元晶体管102的阈值Vth，纵轴示出具有故障单元的芯片(集成电路)的产生比率(故障比率)。在图22所示的示例中，制造步骤已被优化，以使得阈值Vth变成0.7V。互连的最小线宽度是130nm，栅氧化膜厚度是17nm。
图22左侧的线111示出了由从单元晶体管102到位线105的泄漏电流115产生的故障单元的产生比率，如图23和图24所示。图22右侧的线112示出了当在刷新时从位线105重新注入到电容器103(见图20)的电荷116不足时导致的故障单元的产生比率。图22底部的线113示出在优化的制造步骤中产生的Vth的分散的范围。
现在，将详细描述由线111和112指示的故障单元的产生原因。
产生这些故障单元的原因与DRAM的刷新操作密切相关，因此首先将描述DRAM的刷新操作。
图25示出被称为“折叠位线”型DRAM的基本电路配置的示例。DRAM由以下部分组成：其中许多对存储器单元C1和C2被布置成二维矩阵的存储器单元阵列115、字线W1和W2、用于驱动字线W1和W2的行译码器116、位线D和D′、与位线D和D′相连的列选择开关120、与列选择开关120相连的列译码器118、读出放大器(sense amplifier)119、位线预充电电源121、预充电开关122和123、输入/输出缓冲器117等。位线D和D′形成一对，并且相同数目的存储器单元C1和C2分别被连接。存储器单元C1和C2通常由单元晶体管102和电容器103组成，该单元晶体管102是n沟道MOSFET。由其中许多存储器单元被布置成二维矩阵的存储器单元阵列组成的DRAM被称为“开放位”型DRAM。
刷新操作开始于断开预充电开关122和123并将位线D和D′连接到位线预充电电源121。这样，位线D和D′的电势变成位线预充电电源121的电势Vii/2(Vii是内部电势)。内部电势是作为存储器单元的存储操作的基准的电势。在存储器单元101中，在高电平情况下电容器103的电势是Vii(＞0)，并且在低电平情况下电容器103的电势是地电势Vss(＝0)。由于位线D具有寄生电容124，因此即使预充电开关122被闭合，位线D的电势也被维持在Vii/2。此操作被称为“预充电”。在刷新操作期间，列选择开关120处于关断状态。
当预充电完成时，连接到位线D的预充电开关122和123被闭合。然后字线W1被设置到高电平，并且存储器单元C1的单元晶体管102被接通。此时，存储器单元C1的电容器103和浮动电容器124被并联连接，因此位线的电势发生变化偏离Vii/2(例如1.5V)。换言之，如果电容器103处于高电平，则位线的电势变成Vii/2+ΔV，而如果电容器103处于低电平，则位线的电势变成Vii/2-ΔV(ΔV＞0)。浮动电容器124的电容大于电容器103，因此位线电势变化(即ΔV)较小，为几百mV。因此，如下所述，这个小的变化被读出放大器119放大，并且Vii或Vss(＝0V)被输出到位线D和D′。
在位线D′中，不存在连接到字线W1的存储器单元。因此，即使字线W1被设置到高电平，位线D′的电势也被维持在Vii/2(字线W1保持在低电平)。在字线W1变成高电平并且经过预定时间之后，读出放大器119被激活。被激活的读出放大器119检测位线D和D′之间的电势差。如果结果是正值((Vii/2+ΔV)-Vii/2＝ΔV)，则读出放大器119向位线D输出高电平电压(Vii)，并且向位线D′输出低电平电压(Vss(＝0V))。如果电势差是负值((Vii/2-ΔV)-Vii/2＝-ΔV)，则读出放大器119向位线D输出低电平电压(Vss(＝0V))，并且向位线D′输出高电平电压(Vii)。
由于存储器单元C1的单元晶体管102保持导通，因此存储器单元C1的电容器103变成高电平(或低电平)，并且存储器单元C1的存储器可被重写。然后，存储器单元C1的单元晶体管102被关断，并且一次刷新操作结束。
在此期间，字线W2处于断开状态，因此存储器单元C2的存储内容得以维持。
为了刷新存储器单元C2，将被施加到字线W1和W2的电压电平被颠倒。
当位线D和D′的电势变化时，在字线W1和W2中产生噪声。但是，在折叠位线型DRAM的情况下，如果位线D和D′的电势之一处于高电平，则另一个始终处于低电平。因此，被引入到字线W1和W2的噪声彼此抵消。换言之，折叠位线型DRAM的优点是位线电势变化引入到字线的噪声很小。
现在将描述由于刷新期间从字线D重新注入到电容器103(见图20)的电荷116不足而引起的故障单元的产生。重新注入的电荷的不足导致产生图22右侧的线112。
图26示出了刷新操作中构成存储器单元C1的每个元件的电势的基于时间的变化。纵轴指示电势，横轴指示从刷新操作开始经过的时间。在图26中，示出了字线W1的电势125、位线D的电势126和电容器103的电势107。图26示出了当处于高电平状态的电容器103被刷新时的示例。
纵轴示出了当存储器单元处于高电平状态时的字线非选择电势VNN、字线设置电势Vpp、预充电电势Vii/2以及电势Vii。VNN、Vpp和Vii的典型值分别是-0.3V、2.6V和1.5V。横轴中示出的时段0至t1是用于预充电的时段。当预充电结束时，字线W1被接通，并且单元晶体管102变成导通状态。然后，位线D和电容器103被导通，并且电流从处于高电平状态的电容器103流到位线D。因此，位线D的电势126上升。在时刻t2，当位线D的电势126稳定时，读出放大器119被激活。利用激活的读出放大器119，电容器103被重新充电。在时刻t3，当电容器被充分地充电并且其电势127稳定时，单元晶体管102被关断，并且电容器103与位线D断开。这样，存储器单元C1的刷新完成。
字线设置电势Vpp被设置到这样一个值，该值比位线D的高电平电势Vii要高Vth(单元晶体管C1的阈值)或更多(Vpp＞Vii+Vth)。这是因为除非字线设置电势Vpp比(单元晶体管C1)的电容器一侧的源漏区的电势高Vth或更多，否则单元晶体管102不被接通。换言之，如果字线设置电势Vpp小于Vii+Vth，则电容器103的重新充电电压(Vpp-Vth)达不到Vii(Vpp-Vth＜Vii)。
字线设置电势Vpp通常被设置到比Vii+Vth高0.3至0.4V的值，以便增大向电容器103充电的速度。
DRAM被设计为使得当阈值Vth接近目标值(图22中线113的中心)时，电容器103的电势127上升到正常值Vii。但是，如果阈值Vth变成超过容限的较大的值Vth′，单元晶体管102就会在电容器103的电势达到Vii之前关断，如图26中的曲线128所示，并且电容器103的电势上升停止。结果，将被重新注入到电容器103的电荷变得不足。于是充分的刷新不被执行，并且存储器单元C1导致操作故障。这种操作故障在下文中将被称为“恢复故障”。上述是图22中线112所示的故障单元的产生原因。图27示出发生恢复故障的DRAM的刷新操作。实曲线指示恢复故障状态下的DRAM的刷新操作。虚曲线指示正常刷新操作。在图27中，还示出了被认为是高电平的最低电势110(例如0.85)。
最后，将描述由从单元晶体管102到位线105的泄漏电流115导致的故障单元的产生。去往位线105的泄漏电流115是产生图22左侧的线111的原因。
此泄漏电流是在单元晶体管102在时刻t3被关断之后产生的。在此时段期间，位线105的电势取决于DRAM的操作状态在Vss、Vii/2和Vii之间变化。换言之，每当连接到同一位线105(或形成一对的位线)的另一单元被访问或刷新时，位线电势就在Vss和Vii之间变化。当没有单元被访问或刷新时，位线电势保持在Vii/2。
在此时段期间，电容器103被保持在高电势。另一方面，取决于DRAM的操作状态，位线105的电势被长时间地保持在低电势。
甚至在这种情况下，如果单元晶体管102的阈值Vth接近目标，泄漏电流也会足够小并且不会导致问题。
在MOSFET中，即使在栅极和源极之间的电压Vgs小于阈值Vth(即MOSFET处于关断状态)的区域中，电流(漏极电流)也会在源极和漏极区之间轻微地流动。在此区域中，当电压Vgs(栅极和源极之间的电压)与阈值Vth之间的差(Vgs-Vth)变化时，漏极电流ID急剧变化。具体而言，如果栅极和源极之间的电压Vgs与阈值Vth的差(Vgs-Vth)增加0.1V，那么漏极电流增加大约10倍。
因此，如果单元晶体管102的阈值Vth变得低于容限，则栅极和源极之间的电压Vgs与阈值Vth的差(Vgs-Vth)增大，并且源极和漏极区之间的泄漏电流急剧增大。结果，源极和漏极区之间的泄漏电流变得约等于或大于结泄漏。在这种情况下，在电容器103通过刷新操作被重新充电之前，电容器103的电势129变得低于被认为是高电平的最低电势110，如图28所示。结果，存储器单元C1导致操作故障。图28中的虚曲线指示正常刷新操作。此操作故障在下文被称为“关断泄漏电流故障(off leakcurrent failure)”。
如上所述，具有尺寸较小并且驱动电压较低的MOSFET的半导体集成电路，尤其是具有由MOSFET和电容器组成的存储器单元的DRAM，存在可能由于恢复故障或关断泄漏电流故障导致操作故障的问题。
考虑到上述内容，本发明的一个目的是提供一种能够抑制恢复故障和关断泄漏电流故障的半导体集成电路(尤其是DRAM)及其制造方法。
[解决问题的手段]
为了实现上述目的，本发明的结构如下，并且具有以下功能和效果。
(第一发明)
第一发明是一种半导体器件，其包括：存储器单元，该存储器单元包括开关和电容器，该开关是MOS晶体管，并且其中MOS晶体管的第一源漏区被连接到电容器的一个电极；控制电路，用于通过将电荷存储在电容器中或释放存储的电荷来记录一位存储器数据，并且通过读取电容器的电势来读取一位存储器数据；以及刷新电路，用于周期性地或基于接收到的命令将记录在存储器单元中的存储器数据重写到存储器单元，该半导体器件还包括：用于记录背偏置电势的存储电路5，其记录了将被施加到MOS晶体管的背栅的背偏置电势的设置值；以及背栅电势产生电源8、9，其基于记录在用于记录背偏置电势的存储电路中的背偏置电势的设置值产生背偏置电势，并且将产生的背偏置电势提供到背栅，其中，当MOS晶体管的阈值大于被设置为MOS晶体管应当具有的阈值的目标值时，比针对目标值的背偏置电势的设置值更浅的背偏置电势的值被记录作为背偏置电势的设置值。
根据第一发明，即使MOS晶体管(单元晶体管)的阈值超过目标值，也能抑制恢复故障的产生。
“超过”和“浅”指示两个被比较的量的绝对值的大小关系。
(第二发明)
第二发明是一种半导体器件，其包括：存储器单元，该存储器单元包括开关和电容器，该开关是MOS晶体管，并且其中MOS晶体管的第一源漏区被连接到电容器的一个电极；控制电路，用于通过将电荷存储在电容器中或释放存储的电荷来记录一位存储器数据，并且通过读取电容器的电势来读取一位存储器数据；以及刷新电路，用于周期性地或基于接收到的命令将记录在存储器单元中的存储器数据重写到存储器单元，该半导体器件还包括：用于记录背偏置电势的存储电路5，其记录了将被施加到MOS晶体管的背栅的背偏置电势的设置值；以及背栅电势产生电源8、9，其基于记录在用于记录背偏置电势的存储电路中的背偏置电势的设置值产生背偏置电势，并且将产生的背偏置电势提供到背栅，其中，当与MOS晶体管具有相同的结构并且在同一过程中制造的用于监视的MOS晶体管的阈值大于被设置为MOS晶体管应当具有的阈值的目标值时，比针对目标值的背偏置电势的设置值更浅的背偏置电势的值被记录在用于记录背偏置电势的存储电路中作为背偏置电势的设置值。
根据第二发明，可以很容易地知晓MOS晶体管的阈值。
(第三发明)
第三发明是一种半导体器件，其包括：存储器单元，该存储器单元包括开关和电容器，该开关是MOS晶体管，并且其中MOS晶体管的第一源漏区被连接到电容器的一个电极；控制电路，用于通过将电荷存储在电容器中或释放存储的电荷来记录一位存储器数据，并且通过读取电容器的电势来读取一位存储器数据；以及刷新电路，用于周期性地或基于接收到的命令将记录在存储器单元中的存储器数据重写到存储器单元，该半导体器件还包括：用于字线非选择电势的存储电路5，其记录了将被施加到MOS晶体管的栅极以闭合开关的字线非选择电势的设置值；以及字线非选择电势产生电路6、7，其基于记录在用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将产生的字线非选择电势提供到栅极，其中，当MOS晶体管的阈值小于被设置为MOS晶体管应当具有的阈值的目标值时，比针对目标值的字线非选择电势的设置值更深的字线非选择电势的值被记录作为字线非选择电势的设置值。
根据第三发明，即使MOS晶体管(单元晶体管)的阈值未达到目标值，也能抑制关断泄漏电流故障的产生。
(第四发明)
第四发明是一种半导体器件，其包括：存储器单元，该存储器单元包括开关和电容器，该开关是MOS晶体管，并且其中MOS晶体管的第一源漏区被连接到电容器的一个电极；控制电路，用于通过将电荷存储在电容器中或释放存储的电荷来记录一位存储器数据，并且通过读取电容器的电势来读取一位存储器数据；以及刷新电路，用于周期性地或基于接收到的命令将记录在存储器单元中的存储器数据重写到存储器单元，该半导体器件还包括：用于字线非选择电势的存储电路5，其记录了将被施加到MOS晶体管的栅极以闭合开关的字线非选择电势的设置值；以及字线非选择电势产生电路6、7，其基于记录在用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将产生的字线非选择电势提供到栅极，其中，当与MOS晶体管具有相同的结构并且在同一过程中制造的用于监视的MOS晶体管的阈值小于被设置为MOS晶体管应当具有的阈值的制造目标值时，比针对目标值的字线非选择电势的设置值更深的字线非选择电势的值被记录在用于字线非选择电势的存储电路中作为字线非选择电势的设置值。
根据第四发明，可以很容易地知晓MOS晶体管的阈值。
(第五发明)
第五发明是根据第一发明的半导体器件，其还包括：用于字线非选择电势的存储电路5，其记录了将被施加到MOS晶体管的栅极以闭合开关的字线非选择电势的设置值；以及字线非选择电势产生电路6、7，其基于记录在用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将产生的字线非选择电势提供到栅极，其中，当MOS晶体管的阈值小于被设置为MOS晶体管应当具有的阈值的目标值时，比针对目标值的字线非选择电势的设置值更深的字线非选择电势的值被记录作为字线非选择电势的设置值。
根据第五发明，即使MOS晶体管(单元晶体管)的阈值超过目标值，也能抑制恢复故障的产生，并且即使MOS晶体管(单元晶体管)的未达到超过目标值，也能抑制关断泄漏电流故障的产生，
(第六发明)
第六发明是根据第二发明的半导体器件，其还包括：用于字线非选择电势的存储电路5，其记录了将被施加到MOS晶体管的栅极以闭合开关的字线非选择电势的设置值；以及字线非选择电势产生电路6、7，其基于记录在用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将产生的字线非选择电势提供到栅极，其中，当与MOS晶体管具有相同的结构并且在同一过程中制造的用于监视的MOS晶体管的阈值小于被设置为MOS晶体管应当具有的阈值的制造目标值时，比针对目标值的字线非选择电势的设置值更深的字线非选择电势的值被记录在用于字线非选择电势的存储电路中作为字线非选择电势的设置值。
(第七发明)
第七发明是根据第五发明的半导体器件，其中，记录在用于记录背偏置电势的存储电路中的背偏置电势的设置值和记录在用于字线非选择电势的存储电路中的字线非选择电势的设置值是相同的。
根据第七发明，由于将被写在存储电路中的数据是相同的，因此操作效率提高了。此外，一个存储电路可被共享作为用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路。
(第八发明)
第八发明是根据第六发明的半导体器件，其中，记录在用于记录背偏置电势的存储电路中的背偏置电势的设置值和记录在用于字线非选择电势的存储电路中的字线非选择电势的设置值是相同的。
根据第八发明，由于将被写在存储电路中的数据是相同的，因此操作效率提高了。此外，一个存储电路可被共享作为用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路。
(第九发明)
第九发明是根据第二发明的半导体器件，其中，存储器单元和一个或多个用于监视的MOS晶体管被形成在同一芯片上。
根据第九发明，MOS晶体管(单元晶体管)的阈值可被精确地估计。
(第十发明)
第十发明是根据第四发明的半导体器件，其中，存储器单元和一个或多个用于监视的MOS晶体管被形成在同一芯片上。
根据第十发明，MOS晶体管(单元晶体管)的阈值可被精确地估计。
(第十一发明)
第十一发明是根据第九发明的半导体器件，其中，存在多个用于监视的MOS晶体管，并且多个用于监视的MOS晶体管的源极彼此并联连接，漏极彼此并联连接，且栅极彼此并联连接。
(第十二发明)
第十二发明是根据第十发明的半导体器件，其中，存在多个用于监视的MOS晶体管，并且多个用于监视的MOS晶体管的源极彼此并联连接，漏极彼此并联连接，且栅极彼此并联连接。
(第十三发明)
第十三发明是一种用于根据第二发明的半导体器件的制造方法，包括：第一步骤，将用于监视的MOS晶体管的源极连接到地电势，向用于监视的MOS晶体管的栅极施加第一预定电势，向用于监视的MOS晶体管的漏极施加第二预定电势，并且测量流进漏极的电流值；第二步骤，其中，当电流值小于预定电流值时，使将被施加到栅极的电势增大预定值并测量流进漏极的电流值的步骤被重复，直到流进漏极的电流值超过预定电流值为止，并且当流进漏极的电流值超过预定电流值时正被施加到栅极的电势被设置为用于监视的MOS晶体管的阈值；第三步骤，其中，当电流值超过预定电流值时，使将被施加到栅极的电势减小预定值并测量流进漏极的电流值的步骤被重复，直到流进漏极的电流值变得小于预定电流值为止，并且当流进漏极的电流值变得小于预定电流值时正被施加到栅极的电势被设置为用于监视的MOS晶体管的阈值；以及将基于在第二或第三步骤中设置的用于监视的MOS晶体管的阈值而确定的背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
根据第十三发明，可以基于MOS晶体管(单元晶体管)的精确估计的阈值来制造半导体器件。
(第十四发明)
第十四发明是一种用于根据第二发明的半导体器件的制造方法，包括：第一步骤，将用于监视的MOS晶体管的源极连接到地电势，向用于监视的MOS晶体管的栅极施加预定电势，向用于监视的MOS晶体管的漏极提供预定电流，并且测量漏极的电势值；第二步骤，其中，当电势值超过预定电势值时，使将被施加到栅极的电势增大预定值并测量漏极的电势值的步骤被重复，直到漏极的电势值变得小于预定电势值为止，并且当漏极的电势值变得小于预定电势值时正被施加到栅极的电势被设置为用于监视的MOS晶体管的阈值；第三步骤，其中，当电势值小于预定电势值时，使将被施加到栅极的电势减小预定值并测量漏极的电势值的步骤被重复，直到漏极的电势值超过预定电势值为止，并且当漏极的电势值超过预定电势值时正被施加到栅极的电势被设置为用于监视的MOS晶体管的阈值；以及将基于在第二或第三步骤中设置的用于监视的MOS晶体管的阈值而确定的背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
根据第十四发明，可以基于MOS晶体管(单元晶体管)的精确估计的阈值来制造半导体器件。
(第十五发明)
第十五发明是一种用于根据第二发明的半导体器件的制造方法，包括：确认步骤，确认用于监视的MOS晶体管的栅极与它的源极和漏极中的一个或两者是否被短路；阈值估计步骤，当栅极与源极和漏极中的一个或两者未被短路时执行根据第十三发明的所有步骤；伪阈值设置步骤，当栅极与源极和漏极中的一个或两者被短路时将预定阈值设置为用于监视的MOS晶体管的阈值；以及将基于在阈值估计步骤或伪阈值设置步骤中获取的用于监视的MOS晶体管的阈值而确定的背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
根据第十五发明，当难以估计MOS晶体管(单元晶体管)的阈值时，可以排除不必要的阈值测量。
(第十六发明)
第十六发明是一种用于根据第二发明的半导体器件的制造方法，包括：确认步骤，确认用于监视的MOS晶体管的栅极与它的源极和漏极中的一个或两者是否被短路；阈值估计步骤，当栅极与源极和漏极中的一个或两者未被短路时执行根据第十四发明的所有步骤；伪阈值设置步骤，当栅极与源极和漏极中的一个或两者被短路时将预定阈值设置为用于监视的MOS晶体管的阈值；以及将基于在阈值估计步骤或伪阈值设置步骤中获取的用于监视的MOS晶体管的阈值而确定的背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
根据第十六发明，当难以估计MOS晶体管(单元晶体管)的阈值时，可以排除不必要的阈值测量。
(第十七发明)
第十七发明是根据第十五发明的用于半导体器件的制造方法，其中，预定阈值是被设置为半导体器件的MOS晶体管应当具有的阈值的目标值。
根据第十七发明，即使难以估计MOS晶体管(单元晶体管)的阈值，也可将最频繁地作为阈值出现的值记录在半导体器件中。
(第十八发明)
第十八发明是根据第十六发明的用于半导体器件的制造方法，其中，预定阈值是被设置为半导体器件的MOS晶体管应当具有的阈值的目标值。
根据第十八发明，即使难以估计MOS晶体管(单元晶体管)的阈值，也可将最频繁地作为阈值出现的值记录在半导体器件中。
(第十九发明)
第十九发明是根据第一发明的半导体器件，其中，MOS晶体管的栅氧化膜的厚度为0.5nm至10nm。
[发明效果]
根据本发明，在具有MOSFET的半导体集成电路中，尤其是在具有由MOSFET和电容器组成的单元的DRAM中，即使由于元件结构微型化和驱动电压减小的进步而造成MOSFET的阈值分散，也可以抑制恢复故障和关断泄漏电流故障的产生。
[工业应用性]
本发明可用于半导体器件尤其是DRAM的制造工业中，并且可用于利用半导体器件作为组成元件的电子设备的制造工业中。
附图说明
图1是根据本发明的DRAM的电路图；
图2是示出VNN内部电源电平检测电路和VNN内部电源泵电路的图；
图3是示出内部电源电平检测电路的可变电阻器的图。
图4是示出用于抑制由于VPP的增大而引起的恢复故障的方法的图。
图5是示出构成DRAM的存储器单元的截面图。
图6是示出背栅偏置效应的图。
图7是示出通过将背偏置设置得较浅来抑制恢复故障的图。
图8是示出漏极电流和MOSFET的栅极和源极之间的电压的关系的图。
图9是示出折叠位线型DRAM的平面图。
图10是示出单元监视器Vth检测电路的概念图。
图11是示出单元监视器Vth检测电路的详细电路图。
图12是示出单元监视器Vth检测电路的截面图。
图13是示出单元监视器Vth检测电路的平面图。
图14是示出单元监视器Vth检测电路的简化电路图。
图15是示出另一个单元监视器Vth检测电路的简化电路图。
图16是示出了使用单元监视器Vth检测电路的单元晶体管阈值估计方法的图。
图17是示出存储器单元的电路图。
图18是示出结泄漏的存储器单元电路图。
图19是示出结泄漏的存储器单元截面图。
图20是示出刷新的存储器单元电路图。
图21是示出刷新操作的图。
图22是示出故障单元产生比率与单元晶体管的阈值Vth的关系的图。
图23是示出关断泄漏电流的存储器单元电路图。
图24是示出关断泄漏电流的存储器单元截面图。
图25是示出折叠位线型DRAM的电路图。
图26是示出刷新操作中电容器电势的基于时间的变化的图。
图27是示出恢复故障的图。
图28是示出关断泄漏电流故障的图。
具体实施方式
现在将参考附图描述本发明的实施例。但是，本发明的技术范围并不局限于这些实施例，而是应当包括权利要求及其等同物中陈述的主题。
(1)器件结构
图1是示出根据本发明的DRAM电路的主要部分的电路图。与普通DRAM一样，图1中的DRAM由以下部分组成：具有n沟道MOSFET和电容器的单元阵列1、读出放大器、输入/输出电路2和阵列控制电路3。
图1中的DRAM具有单元监视器Vth检测电路4，它由MOSFET组成，该MOSFET具有与单元阵列1的单元晶体管相同的结构并且是在与单元阵列1的单元晶体管相同的制造过程中制造出来的。单元监视器Vth检测电路4是用于估计构成单元阵列1的单元晶体管的阈值的电路。测试电路10基于从外部输入的命令控制单元监视器Vth检测电路4和阵列控制电路3。结果，形成在单元监视器Vth检测电路4中的MOSFET的阈值可以从外部测量。
图1中的DRAM还具有熔丝电路5。该熔丝电路5是熔丝断开型P-ROM(可编程只读存储器)。在熔丝电路5中，记录了为每个DRAM芯片定义的字线非选择电势VNN和背栅电势VBB。这些电势被确定以抑制恢复故障和关断泄漏电流故障。另一个非易失性存储器可用来取代熔丝电路5。
这些电势是基于每个DRAM芯片的阈值Vth的估计值来确定的，该估计值是基于单元监视器Vth检测电路4中的MOSFET的阈值来获取的。具体而言，如果估计到单元晶体管的阈值Vth高于目标量，则单元晶体管的背栅极电势被设置得较浅。如果估计到单元晶体管的阈值低于目标值，则字线非选择电势VNN被设置得较深。将字线非选择电势VNN设置得较深意味着在负电势方向上改变字线非选择电势VNN。将其设置得较浅的意思则相反。
如果单元晶体管的阈值可被测量，则字线非选择电势VNN和背栅电势VBB可基于单元晶体管的阈值来直接确定。为了测量单元晶体管的阈值，用于测量阈值的引线被形成在单元晶体管的一部分中。换言之，单元晶体管的源漏区被连接到引线的一端，并且LSI测试器的探针可与之接触的电极焊盘被连接到另一端。这些引线中的两条分别被连接到单元晶体管的一部分，从而使得两个源漏区可通过引线与外部测量系统电连接。
图1中的DRAM具有VNN内部电源电平检测电路6、VNN内部电源泵电路7、VBB内部电源电平检测电路8和VBB内部电源泵电路9。VNN内部电源电平检测电路6和VNN内部电源泵电路7基于记录在熔丝电路5中的数据产生字线非选择电势VNN，并且将其提供给单元阵列1。VBB内部电源电平检测电路8和VBB内部电源泵电路9基于记录在熔丝电路5中的数据产生背栅电势VBB，并且将其提供给单元阵列1。
如图2所示，VNN内部电源电平检测电路6由可变电阻器38、电阻器11和比较器18组成。可变电阻器38的电阻值基于记录在熔丝电路5中的数据而变化。VNN内部电源泵电路7的输出被可变电阻器38和电阻器11反馈，并且通过比较器18与基准电压Vrfv相比较。如果比较结果是反馈值高于基准电压Vrfv(＜0)，则VNN内部电源泵电路7被操作，而如果反馈值低于基准电压Vrfv，则VNN内部电源泵电路7的操作被停止。VNN内部电源泵电路7由振荡器12和泵电路13组成。
如图13所示，可变电阻器38由串联连接的多个电阻器15、分别布置在每个电阻器的连接点和输出端子B之间的多个开关16以及用于控制开关16的译码器14组成。记录在熔丝电路5中的数据被输入到译码器14。译码器14的输出基于记录在熔丝电路5中的数据接通开关之一。
VBB内部电源电平检测电路8和VBB内部电源泵电路9的构造方式与VNN内部电源电平检测电路6和VNN内部电源泵电路7相同。
(2)操作原理
现在将描述通过本发明抑制恢复故障和关断泄漏电流故障的原理。
(i)恢复故障的抑制
首先将描述恢复故障的抑制。
在一个刷新周期中，将考虑读出放大器被激活并且电容器103被充电的时段。换言之，将考虑位线105的电势比电容器103的电势高的时段。
当<字线设置电势Vpp>和<电容器侧源漏区的电势>之间的电势差(Vgs)大于单元晶体管102的阈值Vth时，单元晶体管102导通(见图20)。只要此状态继续，电容器103就持续地保持被充电。
因此，仅当字线设置电势Vpp被设置得足够高(Vpp＞Vii+Vth′)时，即使单元晶体管102的阈值Vth由于制造过程中的分散而变成大于目标值(Vth′)的值，单元晶体管102也决不会在电容器的电势达到设计值(＝内部电势Vii)之前关断。在这种情况下，即使阈值Vth变得大于目标值，也不会产生恢复故障。
因此，如果字线设置电压Vpp被设置得较高，则指示恢复故障的产生比率的线112可被移动到高电势一侧，如图4所示。如果这种移动量超过了指示单元晶体管的阈值Vth的分散的线113，则不会生产出导致恢复故障的DRAM芯片。
但是，此方法的问题在于高于介电击穿强度的电场更有可能被施加到栅氧化膜。如果在栅氧化膜处发生介电击穿，则电流会流进栅氧化膜中，而栅氧化膜被假定是一个绝缘膜。由于栅氧化膜因为微型化和更低的驱动电压而变得更薄，这个问题现在更容易发生。
即使在商业化的DRAM中，栅氧化膜厚度也已经薄至7nm。当处于低电平状态的电容器被刷新时，在字线(在此处字线设置电势Vpp被施加)和电容器(处于地电势Vss)之间产生的较大的电势差被施加到栅氧化膜。结果，在栅氧化膜中产生较大的电场。在其层变得很薄的栅氧化膜的情况下，这个场强度接近电流流进氧化膜中的临界值(60至80MV/m)。如果电流流进栅氧化膜中，则DRAM的操作变得不稳定，并且DRAM的可靠性急剧下降。因此，这种增大字线设置电势Vpp的电势的方法不能被用于最新的其栅氧化膜层较薄的DRAM。
因此，在本发明中，通过使单元晶体管的背栅电势较浅来降低单元晶体管的阈值Vth，从而抑制恢复故障。
图5是构成DRAM的存储器单元101的截面图。图5还示出了构成单元晶体管102的每一层的导通类型以及要施加的电势。例如，在背栅区107中，示出了“P：VBB”，这意味着导通类型是P型，并且背偏置电势VBB被施加。
图5示出了两个存储器单元101。电容器103是沟槽式电容器。在构成每个存储器单元101的单元晶体管102中，源区和漏区被集成为一个区域109。位线105被连接到此区域。
图5中的单元晶体管102是n沟道MOSFET。因此源漏区108和109是n+区。背栅区107是p型Si。在覆在源漏区108和109之间的p型半导体层上的薄的栅氧化膜上，充当栅极的字线104在与页面垂直的方向上延伸。字线104充当单元晶体管102的栅极，该单元晶体管102是MOSFET。这些存储器单元通过元件隔离层130与其他存储器单元电隔离，该元件隔离层130是厚的SiO2膜。这些存储器单元还通过由p型背栅区、n型内部电势层131和p型衬底132构成的pnp结构与衬底电隔离。通常施加-0.3V作为背栅电压。
在DRAM中，0V或更低的偏置电势VBB被施加到背栅区107。源漏区108和109的电势始终为0V或更高。因此，背偏置始终被施加到源漏区108和109和背栅区107的pn结。因此，从源漏区108和109泄漏到背栅区107的电流很小。该电流被称为“结泄漏”。
已知如果反向电压被施加到背栅，则MOSFET的阈值增大。此现象被称为“背栅偏置效应”(非专利文献3)。图6是背栅偏置效应的示例。横轴是背偏置电势VBB，纵轴是阈值Vth。随着背偏置电势VBB的变深(背栅电势VBB(为负)的绝对值变大)，阈值Vth增大。阈值Vth的变化比率在地电势Vss附近最大，并且在图6的示例中，在大约-0.3V之后，饱和趋势变得显著。
如上所述，通常约-0.3V的背偏置电势VBB被施加到单元晶体管102。如果地电势Vss被连接到背栅而不施加负电势，则即使是微小的噪声也会导致单元晶体管102的阈值Vth的很大变化。因此，在DRAM中，为了抑制这种变化，通常向背栅区施加约-0.3V的背偏置VBB，利用该背偏置VBB，阈值Vth的变化处于饱和趋势。
值-0.3V足够深，足以抑制噪声对阈值Vth的影响。因此，在本发明中，如果阈值Vth太高，则通过将背栅电势VBB设置得较浅(背栅电势VBB(为负)的绝对值被设置为较小的负电势)来减小阈值VBB。也是通过这一点，可以抑制恢复故障，而不会有由于噪声而改变阈值Vth的副作用。
通过增大Vpp来抑制恢复故障的方式的一个问题在于栅氧化膜的介电击穿更容易发生。将背栅电势VBB设置得较浅的方式没有这种问题。
将被施加在栅氧化膜上的最大场强度由字线104和源漏区108和109之间的电势差确定。字线104的电势和源漏区108和109的电势是由其各自所连接到的电源(或者电容器103的电势)来确定的，而不论背栅电势VBB如何。因此，即使背栅电势VBB被设置得较浅，将被施加到栅氧化膜的场强度也不会变化。因此栅氧化膜的介电击穿不容易发生。
如果背偏置电势VBB被设置得较浅，则指示阈值Vth的分散的线113移动到低电势一侧，如图7所示。因此，单元晶体管的阈值Vth分散的范围(线113)离开恢复故障迅速增大的区域(线112上升的区域)。但是，阈值Vth分散的区域深深地进入关断泄漏电流故障变得显著的区域(线111上升的区域)。
但是，在本发明中，为每个DRAM芯片估计单元晶体管的阈值Vth，并且仅当估计值较高时才将背偏置电势VBB设置成比设计值更浅。因此，DRAM不会由于关断泄漏电流故障而导致操作故障。
图7所示的阈值Vth的分散(线113)是在相同制造过程中制造的所有单元晶体管的阈值Vth的分散。但是，同一DRAM芯片内的阈值Vth的分散17比这个要小得多。因此，如果为每个DRAM芯片确定单元晶体管的阈值Vth，并且基于此值将背栅电势VBB设置得较浅，则阈值Vth不会进入关断泄漏电流故障激增的区域，如图7所示。因此，即使背偏置电势VBB被设置得较浅，关断泄漏电流故障也不会发生。
(ii)关断泄漏故障的抑制
现在将描述关断泄漏电流故障的抑制。如果栅极和源极之间的电压Vgs在Vgs等于或小于阈值Vth的区域中减小0.1V，则MOSFET的漏极电流ID减小一个十进位，如图8所示(漏极电流ID是变量Vgs-Vth的指数函数)。因此，如果字线非选择电势VNN被设置得较深，则关断泄漏电流很容易被减小。将字线非选择电势VNN设置得较深意味着在负电势方向上移动字线非选择电势VNN。将其设置得较浅的意思则相反。如果字线非选择电势VNN被设置得较深，则指示关断泄漏电流故障的线111可被移动到低电压一侧(在实际的DRAM中，字线非选择电势VNN是负值，因此Vgs是负值。但是，即使Vgs是负的，趋势也是相同的，如在图8中所观察到的)。
因此，在本发明中，为每个DRAM芯片确定单元晶体管的阈值Vth，并且仅当所获取的阈值Vth低于目标值时，将字线非选择电势VNN设置得较深。
(3)单元监视器Vth检测电路
图10是单元监视器Vth检测电路的基本结构。
MOSFET 19具有与同一芯片上的单元晶体管相同的结构，并且是在与单元晶体管相同的制造过程中制造出来的。MOSFET 19的阈值Vth从DRAM的外部测量，并且该值被估计作为构成单元阵列1的单元晶体管的阈值Vth。由于MOSFET 19具有与单元晶体管相同的结构并且是在与单元晶体管相同的制造过程中制造出来的，因此可以估计它们的阈值Vth是相同的。
MOSFET 19的源极、漏极和栅极分别被连接到LSI测试器(用于集成电路的测试器)的探针可与之相接触的电极焊盘。源极、漏极和栅极被连接到的电极焊盘分别被称为源极端20、漏极端21和栅极端22。
MOSFET 19在物理上必须具有与单元晶体管相同的结构，并且必须是在与单元晶体管相同的过程中制造出来的。为此，具有与单元阵列尽可能类似的结构的电路与单元阵列一起被制造，并且具有与单元晶体管相同的结构的MOSFET被包括在其中。
图11是单元监视器Vth检测电路的更详细的电路图。图12是此电路图中示出的元件的截面图。在图12所示的单元监视器Vth检测电路中，由集成在源漏区中的两个存储器单元29和30组成的单元阵列的基本单位23还与连接区24中的另一基本单位23相集成，该连接区24是n+层。
其阈值Vth被测量的元件是存在于内部的两个MOSFET 25和26之一。在阈值Vth的测量期间，字线设置电势Vpp经由开关35被施加到另一MOSFET 26和存在于外部的MOSFET 27和28的栅极。此外，为了使MOSFET 25的漏极和漏极端21电导通，在阈值Vth的测量期间，字线设置电势Vpp也被施加到MOSFET 26的栅极，以使得MOSFET 26被接通。外部的MOSFET 27和28与阈值Vth的测量无关。但是，不希望听任它们的栅极处于悬浮状态，因此在测量期间字线设置电势Vpp被施加到它们。在阈值Vth的测量期间，所需的背偏置被施加到经由开关37连接到VBB内部电源泵电路8的MOSFET 25、26、27和28的背栅。MOSFET25的源极被连接到与单元阵列的位线相对应的互连31，并且最终经由开关33被连接到DRAM芯片的第一数据输入/输出线。以相同的方式，MOSFET 25的漏极经由处于导通状态的MOSFET 26和开关36被连接到与位线相对应的第二互连32，并且最终被连接到DRAM芯片的第二数据输入/输出线。互连31和32是与一条位线相对应的互连，该位线在MOSFET 25和26上是分离的。与MOSFET 25的字线相对应的互连37最终经由开关34被连接到DRAM芯片的字线。
利用此配置，DRAM芯片的数据输入/输出线的接合焊盘可以充当源极端和漏极端。此外，DRAM芯片的字线的接合焊盘可充当栅极端。
开关33、34、35、36和37在阈值Vth测量期间是闭合的，并且在测量结束时被断开。这是为了将单元监视器Vth检测电路与DRAM芯片的其他配置断开，以便在开始将DRAM用作存储器件之后不中断DRAM的正常操作。
图13是单元监视器Vth检测电路的平面图。其截面图在图12中示出。只经过最低限度的修改，单元监视器Vth检测电路就被制造为图9所示的折叠位线型DRAM的单元阵列电路。
图13示出了许多MOSFET 25、26、27和28以及它们的互连31、32和37。互连31、32和37被相互连接，虽然在图13中没有示出这一点。换言之，许多MOSFET 25被并联连接。这是因为由于漏极电流太小，所以不能通过单个MOSFET 25精确地测量阈值Vth。并联连接的MOSFET25的数目例如为1000。如果使用这种电路，则可以同时测量许多MOSFET 25的阈值Vth，因此可获取平均测量结果。
不需要形成源极端，并且MOSFET 25的源极可被连接到地Vss。与MOSFET 25的字线相对应的互连37可经由预定的开关连接到VNN内部电源泵电路。在这种情况下，将被施加到MOSFET 25的栅极电势是从VNN内部电源泵电路提供的。此预定开关也被测试电路10控制，以使得在阈值Vth测量期间它被闭合，并且在阈值Vth测量之后它被断开。VNN内部电源泵电路也被测试电路10控制，以使得所需的电势被施加到栅极。
(4)操作
表1示出了根据本发明的DRAM的操作状态。在表1中，示出了具有不同阈值Vth的多个DRAM的操作状态。
 [表1]
用于描述根据本发明的半导体器件的操作的表。
Figure C20071010303700321
左起第一列示出了形成在单元监视器Vth检测电路中的MOSFET的阈值Vth，它是单元晶体管的估计阈值Vth。第二列示出了基于第一列的估计阈值Vth而确定的字线非选择电势VNN和背栅电势VBB。这些值是在实验中利用另一DRAM芯片证明对于抑制关断泄漏电流故障和恢复故障有效的值。像这样确定的字线非选择电势VNN和背栅电势VBB被写入熔丝电路5中。
针对字线非选择电势VNN和背栅电势VBB写入相同的值(此值在下面被称为“VNN/VBB值”)。因此，只需要一个熔丝电路5，并且由于电路配置变得简化，因此写操作的人工时间减半。但是，为了获得更精确的控制，必须形成两个熔丝电路，其中分别写入字线非选择电势VNN和背栅电势VBB。
写在表1的第一列中的阈值Vth的中心值0.7V是在制造DRAM芯片时阈值电压Vth的目标值。在其估计阈值Vth为0.7V的DRAM芯片的情况下，第二列中与0.7V(阈值电压Vth)在同一行中的VNN/VBB值-0.3V被写在熔丝电路5中。在这种情况下，紧接着被刷新到高电平(恢复电势)之后电容器103的电势为写在第三列中的1.5V(＝Vii)。恢复电势的设计值为1.5V。因此电容器被充分地重充电。因此，不会产生恢复故障。另一方面，关断泄漏电流是写在第五列中的0.1fA。此值与单元晶体管的结泄漏的标准值0.1fA大致相同。在这种状态下，也不会产生关断泄漏电流故障。
在其估计阈值Vth大于目标值的DRAM芯片的情况下，即在其估计阈值Vth处于表1的下半部分(0.75V至0.9V)的DRAM芯片的情况下，比背偏置的标准值(-0.3V)更浅的VNN/VBB值(-0.25V至-0.1V)被写入熔丝电路5中(第二列的下半部分)。在第三列的下半部分中，示出了未调整VNN/VBB值(VNN/VBB值＝-0.3V)时的恢复电势(1.45V至1.3V)。在第四列的下半部分，示出了其中第二列下半部分中的VNN/VBB值(-0.25V至-0.1V)被写入熔丝电路5中的DRAM芯片的恢复电势(1.49V至1.445V)。如表1所示，在其VNN/VBB值较浅的DRAM芯片的情况下，恢复电势接近目标值1.5V。在这种DRAM芯片中，恢复电势的降低小于0.1V，因此不会产生恢复故障。但是，在其VNN/VBB值未被调整的DRAM芯片的情况下，当估计阈值Vth等于或小于0.8V时会产生恢复故障。
VNN/VBB值被设置得较浅的DRAM芯片的关断泄漏电流小于目标值(0.1fA)，如第六列下半部分所示。因此，在其中第二列下半部分的VNN/VBB值被写在熔丝电路5中的DRAM芯片的情况下，不会产生恢复故障也不会产生关断泄漏电流故障。
在其估计阈值Vth小于目标值的DRAM芯片的情况下，即在其估计阈值Vth处于表1的上半部分(0.5V至0.6V)的DRAM芯片的情况下，较深的VNN/VBB值(-0.35V至-0.5V)被写在熔丝电路5中(第二列的上半部分)。在第五列的上半部分中，示出了在VNN/VBB值未被调整(Vth＝-0.3V)的情况下的关断泄漏电流(0.32fA至10fA)。在第六列的上半部分中，示出了其中第二列上半部分中的VNN/VBB值(-0.35V至-0.5V)被写在熔丝电路5中的DRAM芯片的关断泄漏电流(0.1fA)。如表1所示，在其VNN/VBB值较深的DRAM芯片的情况下，关断泄漏电流恢复到0.1fA，这与目标值相同。因此，不会发生关断泄漏电流故障。但是，在其VNN/VBB值未被调整的DRAM芯片的情况下，当估计阈值Vth等于或小于0.65V时产生恢复电流故障。
其VNN/VBB值被设置得较深的DRAM芯片的恢复电势为1.5V，这不会导致产生恢复故障的问题。因此，在其中第二列上半部分中的VNN/VBB值被写在熔丝电路5中的DRAM芯片的情况下，既不会产生恢复故障，也不会产生关断泄漏电流故障。
换言之，在其中单元晶体管的阈值Vth被单元监视器Vth检测电路估计、VNN/VBB值基于预先通过实验定义的对应表而确定并且该值被写在熔丝电路5中的DRAM芯片的情况下，恢复故障和关断泄漏电流故障都得到了抑制。
(5)阈值Vth估计方法
单元晶体管的阈值Vth是基于形成在单元监视器Vth检测电路中的MOSFET 25的阈值Vth来估计的(图11或图14中的简化图)。单元监视器Vth检测电路中的MOSFET 25和单元晶体管具有相同的结构，并且是在同一制造过程中一起制造的。因此，可以估计这两者的阈值Vth是相同的。因此，形成在单元监视器Vth检测电路中的MOSFET 25的阈值Vth被测量，并且此值被视为单元晶体管的阈值Vth。
现在，将描述用于测量形成在单元监视器Vth检测电路中的MOSFET25(以下将称之为“用于阈值测量的MOSFET”)的阈值Vth的方法。图16示出了用于测量MOSFET 25的阈值Vth并将其估计为单元晶体管的阈值Vth的方法。在单元监视器Vth检测电路中，假定并联连接了1000个用于阈值测量的MOSFET。将被并联连接的用于阈值测量的MOSFET的数目并不限于1000，但是大于等于10且小于等于100是优选的，大于等于100且小于等于1000是更优选的，大于等于1000且小于等于10000是最优选的。用于阈值测量的MOSFET的数目可以是1个。
首先，LSI测试器的探针与连接到用于阈值测量的MOSFET的源极端20、漏极端21和栅极端22接触。然后命令被发送到测试电路10，并且开关33、34、35、36和37被闭合。然后命令被发送到测试电路10，并且VNN内部电源泵电路7被启动，并且背偏置的标准值-0.3V被施加到用于阈值测量的MOSFET的背栅。用于产生字线设置电势VPP的电源被连接到开关35的端头，并且字线设置电势Vpp(-2.6V)被施加到MOSFET 26的栅极。标准值是在单元晶体管的阈值Vth与目标值相匹配时被设置为背栅电势VBB、字线非选择电势VNN等的值的值。
连接到用于阈值测量的MOSFET的源极或漏极的互连31和32以及连接到栅极的互连37在制造步骤期间可能被短路。通过测量这种器件不能确定正确的阈值，因此必须排除具有这种互连缺陷的DRAM芯片。
按下述方式检测互连缺陷的存在性。首先，源极端和漏极端经由LSI测试器连接到地Vss。然后高电势(例如1.5V)被施加到栅极端22，并且流进栅极端的电流被LSI测试器的电流表所测量。如果此值大于预定值，例如5μA，则判断连接到源极或漏极的互连31和32以及连接到栅极的互连37被短路。在这种情况下，不执行后续的测量。如果测得值小于预定值，则处理前进到下一步(步骤1)。
在下一步中，用于阈值测量的MOSFET的阈值Vth被测量。首先向测试电路10发送命令以启动VBB内部电源电平检测电路8和VBB内部电源泵电路9，并且产生-0.3V的背偏置。然后，连接到用于阈值测量的MOSFET的背栅的开关37被闭合，并且用于阈值测量的MOSFET的背栅和VBB内部电源泵电路9被连接。因此，背偏置的标准值-0.3V被施加到用于阈值测量的MOSFET的背栅。
然后，阈值Vth的目标值0.7V被施加到栅极端。1.5V被施加到漏极端。这种状态下，流进漏极端的电流被测量。如果测得电流等于或大于1mA(1μA×1000)，则判断高于阈值的电压正被施加到栅极。如果测得值小于1mA(1μA×1000)，则判断小于阈值的电压正被施加到栅极。利用LSI测试器来施加电压和测量电流。
如果判断高于阈值的电压正被施加到栅极，则每次将栅极电压减小0.025V，并且重复对漏极电流的测量。并且当漏极电流变得等于或小于1mA时的栅极电压被视为阈值Vth。如果判断小于阈值的电压正被施加到栅极，则每次将栅极电压增大0.025V并且重复对漏极电流的测量。当漏极电流变得等于或大于1mA时的栅极电压被视为阈值Vth(步骤2)。
这样，用于阈值测量的MOSFET的阈值Vth被测量，并且结果被视为单元晶体管的阈值Vth(步骤3)。
这里示出的对阈值Vth的测量只是一个示例，存在许多其他方法。一些示例如下。
在阈值Vth测量之前执行的用于判断互连缺陷的存在性的方法的示例如下。
第一种方法是经由LSI测试器的电流表将源极端和漏极端连接到地Vss。并且高电势1.5V被施加到栅极端，并且流进源极端和漏极端中的电流被测量。如果测得值的总和等于或大于5μA，则判断连接到源极或漏极的互连31和32以及连接到栅极的互连37被短路。
第二种方法是利用其源极端被连接到DRAM芯片中的地Vss的单元监视器Vth检测电路(图15)来判断互连缺陷的存在性。漏极端经由LSI测试器连接到地Vss，高电势1.5V被施加到栅极端。如果从栅极端流出的电流等于或大于5μA，则判断连接到源极或漏极的互连31和32以及连接到栅极的互连37被短路。
第三种方法也是利用其源极端被连接到DRAM芯片中的地Vss的单元监视器Vth检测电路来判断互连缺陷的存在性的方法。漏极端经由LSI测试器的电流表连接到地Vss，并且高电势1.5V被施加到栅极端。如果流进漏极端中的电流等于或大于5μA，则判断连接到漏极的互连31和32以及连接到栅极的互连37被短路。
现在将描述用于测量用于阈值测量的MOSFET的阈值Vth的其他方法。
第四种方法是首先向背栅端施加-0.3V。然后源极端经由LSI测试器连接到地Vss。然后0.7V被施加到栅极端，并且1mA(1μA×1000)的电流被提供到漏极端。在这种状态下，漏极端的电势被测量。
如果此电压低于1.5V，则栅极电压被减小0.025V，并且漏极端的电势再次被测量。这一操作被重复，直到漏极端的电势变得等于或大于1.5V。当漏极端的电势超过1.5V时的栅极电压被视为用于阈值测量的MOSFET的阈值Vth。
如果处于栅极电势(0.7V)的漏极电势高于1.5V，则栅极电压被增大0.025V，并且漏极端的电势再次被测量。这一操作被重复，直到漏极端的电势变得等于或小于1.5V。当漏极端的电势变得等于或小于1.5V时的栅极电压被视为用于阈值测量的MOSFET的阈值Vth。
第五种方法是首先作为示例示出的阈值Vth测量方法，或者是第四种方法，其中根据将被施加到栅极端的电势而改变背偏置VBB。具体而言，如果写在表2中的第一列的值被施加到栅极端，则第二列中同一行上的值被用作背偏置VBB(例如，如果1.0V被施加到栅极端，则背偏置VBB被设置为-0.4V)。表2被用于基于用于阈值测量的MOSFET的阈值确定VNN/VBB值。有关细节请参见(6)VNN/VBB值确定方法。
[表2]
用于定义估计阈值Vth和VNN/VBB的设置值的表。
  阈值Vth   VNN/VB
  0.50.550.60.650.7   -0.5-0.45-0.4-0.35-0.3
  0.750.80.850.9   -0.25-0.2-0.15-0.1
第六种方法是上述三种用于测量用于阈值测量的MOSFET的阈值Vth的方法，其中图15中的电路取代图14中的电路被用作单元监视器Vth检测电路。这些电路的差别在于用于阈值测量的MOSFET的源极不被连接到源极端，而是被连接到DRAM芯片内的地Vss。对于任一种方法，用于阈值测量的MOSFET的源极最终都被连接到接地端Vss。因此，测量方法本身没有本质差异。
(6)VNN/VBB值确定方法
如果判断单元监视器Vth检测电路具有互连缺陷，则VNN/VBB的标准值-0.3V被写在熔丝电路5中。由于在这种情况下不能利用单元监视器Vth检测电路来估计单元晶体管的阈值Vth，因此采取这种次优措施(步骤4)。
如果判断不存在互连缺陷，则基于利用单元监视器Vth检测电路获得的单元晶体管的估计阈值Vth来确定将被写到熔丝电路5的VNN/VBB值。
对于将被写入的VNN/VBB值，利用“(2)操作原理”作为指导，对于阈值Vth的每个估计值通过实验预先确定最优值。表2示出了其示例。在第一列中示出了晶体管的估计阈值Vth，在第二列中示出了预定的VNN/VBB值。基于这种表，确定将被写到熔丝电路5的VNN/VBB值。
如果单元晶体管的阈值Vth是利用形成在同一芯片上的单元监视器Vth检测电路来估计的，则最为精确。但是，为了提高操作效率，可以利用形成在同一晶片上的另一芯片上的单元监视器Vth检测电路来估计阈值Vth。在这种情况下，相同的VNN/VBB值被写在同一晶片上的所有DRAM芯片中。还可以利用在同一过程中一起制造的另一晶片上的单元监视器Vth检测电路来估计阈值Vth。在这种情况下，单元监视器Vth检测电路可以被制造在所有的DRAM芯片中。在这种情况下，相同的VNN/VBB值被写入在同一过程中一起制造的所有晶片上的DRAM芯片中。在DRAM芯片上，专用于单元监视器Vth检测电路的芯片可在同一过程中一起制造，而无需形成单元监视器Vth检测电路。
(7)栅氧化膜厚度
对于其栅氧化膜由于微型化和低驱动电压而较薄的半导体器件，本发明非常有效。具体而言，本发明对于具有其栅氧化膜厚度等于或大于0.5nm并且等于或小于10nm的MOSFET的半导体器件产生显著作用，并且对于具有其栅氧化膜厚度等于或大于0.7nm并且等于或小于5nm的MOSFET的半导体器件作用更显著，而对于具有其栅氧化膜厚度等于或大于0.9nm并且等于或小于2nm的MOSFET的半导体器件作用最为显著。氧化膜厚度的上限指示在该厚度下恢复故障或关断泄漏电流故障容易发生的膜厚度，氧化膜的下限指示在该厚度下介电击穿可能容易发生的膜厚度。
(8)半导体器件的类型
本发明主要被应用到DRAM。但是，本发明也可被应用到其他器件，例如具有由MOSFET的开关和连接到此开关的电容器组成的单元的半导体器件。
例如，本发明也可应用到这样的半导体器件，在这种半导体器件中集成了存储单位和信息处理电路，在该存储单位中上述单元排列成二维矩阵。
本申请基于2006年8月31日递交的在先日本专利申请No.2006-237058并要求其优先权，这里通过引用将该申请的全部内容结合进来。

Claims (19)

1.一种半导体器件，包括：
存储器单元，该存储器单元包括开关和电容器，所述开关是MOS晶体管，并且其中所述MOS晶体管的第一源漏区被连接到所述电容器的一个电极；
控制电路，用于通过将电荷存储在所述电容器中或释放被存储的电荷来记录一位存储器数据，并且通过读取所述电容器的电势来读取一位存储器数据；以及
刷新电路，用于周期性地或基于接收到的命令将记录在所述存储器单元中的存储器数据重写到所述存储器单元，
所述半导体器件还包括：
用于记录背偏置电势的存储电路，其记录了将被施加到所述MOS晶体管的背栅的背偏置电势的设置值；以及
背栅电势产生电源，其基于记录在所述用于记录背偏置电势的存储电路中的背偏置电势的设置值产生背偏置电势，并且将所产生的背偏置电势提供到所述背栅，
其中，当所述MOS晶体管的阈值大于被设置为所述MOS晶体管应当具有的阈值的目标值时，比针对所述目标值的所述背偏置电势的设置值更浅的背偏置电势的值被记录作为所述背偏置电势的设置值。
2.根据权利要求1所述的半导体器件，还包括：
用于字线非选择电势的存储电路，其记录了将被施加到所述MOS晶体管的栅极以闭合所述开关的字线非选择电势的设置值；以及
字线非选择电势产生电路，其基于记录在所述用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将所产生的字线非选择电势提供到所述栅极，
其中，当所述MOS晶体管的阈值小于被设置为所述MOS晶体管应当具有的阈值的目标值时，比针对所述目标值的所述字线非选择电势的设置值更深的字线非选择电势的值被记录作为所述字线非选择电势的设置值。
3.根据权利要求2所述的半导体器件，
其中，记录在所述用于记录背偏置电势的存储电路中的背偏置电势的设置值和记录在所述用于字线非选择电势的存储电路中的字线非选择电势的设置值是相同的。
4.根据权利要求1所述的半导体器件，
其中，所述MOS晶体管的栅氧化膜的厚度为0.5nm至10nm。
5.一种半导体器件，包括：
存储器单元，该存储器单元包括开关和电容器，所述开关是MOS晶体管，并且其中所述MOS晶体管的第一源漏区被连接到所述电容器的一个电极；
控制电路，用于通过将电荷存储在所述电容器中或释放被存储的电荷来记录一位存储器数据，并且通过读取所述电容器的电势来读取一位存储器数据；以及
刷新电路，用于周期性地或基于接收到的命令将记录在所述存储器单元中的存储器数据重写到所述存储器单元，
所述半导体器件还包括：
用于记录背偏置电势的存储电路，其记录了将被施加到所述MOS晶体管的背栅的背偏置电势的设置值；以及
背栅电势产生电源，其基于记录在所述用于记录背偏置电势的存储电路中的背偏置电势的设置值产生背偏置电势，并且将所产生的背偏置电势提供到所述背栅，
其中，当与所述MOS晶体管具有相同的结构并且在同一过程中制造的用于监视的MOS晶体管的阈值大于被设置为所述MOS晶体管应当具有的阈值的目标值时，比针对所述目标值的所述背偏置电势的设置值更浅的背偏置电势的值被记录在所述用于记录所述背偏置电势的存储电路中作为所述背偏置电势的设置值。
6.根据权利要求5所述的半导体器件，还包括：
用于字线非选择电势的存储电路，其记录了将被施加到所述MOS晶体管的栅极以闭合所述开关的字线非选择电势的设置值；以及
字线非选择电势产生电路，其基于记录在所述用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将产生的字线非选择电势提供到所述栅极，
其中，当与所述MOS晶体管具有相同的结构并且在同一过程中制造的用于监视的MOS晶体管的阈值小于被设置为所述MOS晶体管应当具有的阈值的制造目标值时，比针对所述目标值的所述字线非选择电势的设置值更深的字线非选择电势的值被记录在所述用于字线非选择电势的存储电路中作为所述字线非选择电势的设置值。
7.根据权利要求6所述的半导体器件，
其中，记录在所述用于记录背偏置电势的存储电路中的背偏置电势的设置值和记录在所述用于字线非选择电势的存储电路中的字线非选择电势的设置值是相同的。
8.根据权利要求5所述的半导体器件，
其中，所述存储器单元和一个或多个所述用于监视的MOS晶体管被形成在同一芯片上。
9.根据权利要求8所述的半导体器件，
其中，存在多个所述用于监视的MOS晶体管，并且所述用于监视的MOS晶体管的源极彼此并联连接，所述多个用于监视的MOS晶体管的漏极彼此并联连接，并且所述多个用于监视的MOS晶体管栅极彼此并联连接。
10.一种用于根据权利要求5所述的半导体器件的制造方法，包括：
第一步骤，将所述用于监视的MOS晶体管的源极连接到地电势，向所述用于监视的MOS晶体管的栅极施加第一预定电势，向所述用于监视的MOS晶体管的漏极施加第二预定电势，并且测量流进所述漏极的电流值；
第二步骤，其中，当所述电流值小于预定电流值时，将被施加到所述栅极的电势增大预定值并测量流进所述漏极的电流值的步骤被重复，直到流进所述漏极的电流值超过所述预定电流值为止，并且当流进所述漏极的电流值超过所述预定电流值时正被施加到所述栅极的电势被设置为所述用于监视的MOS晶体管的阈值；
第三步骤，其中，当所述电流值超过所述预定电流值时，将被施加到所述栅极的电势减小预定值并测量流进所述漏极的电流值的步骤被重复，直到流进所述漏极的电流值变得小于所述预定电流值为止，并且当流进所述漏极的电流值变得小于所述预定电流值时正被施加到所述栅极的电势被设置为所述用于监视的MOS晶体管的阈值；以及
将基于在所述第二或第三步骤中设置的所述用于监视的MOS晶体管的阈值而确定的所述背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到所述用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
11.一种用于根据权利要求5所述的半导体器件的制造方法，包括：
第一步骤，将所述用于监视的MOS晶体管的源极连接到地电势，向所述用于监视的MOS晶体管的栅极施加预定电势，向所述用于监视的MOS晶体管的漏极提供预定电流，并且测量所述漏极的电势值；
第二步骤，其中，当所述电势值超过预定电势值时，将被施加到所述栅极的电势增大预定值并测量所述漏极的电势值的步骤被重复，直到所述漏极的电势值变得小于所述预定电势值为止，并且当所述漏极的电势值变得小于所述预定电势值时正被施加到所述栅极的电势被设置为所述用于监视的MOS晶体管的阈值；
第三步骤，其中，当所述电势值小于所述预定电势值时，将被施加到所述栅极的电势减小预定值并测量所述漏极的电势值的步骤被重复，直到所述漏极的电势值超过所述预定电势值为止，并且当所述漏极的电势值超过所述预定电势值时正被施加到所述栅极的电势被设置为所述用于监视的MOS晶体管的阈值；以及
将基于在所述第二或第三步骤中设置的所述用于监视的MOS晶体管的阈值而确定的所述背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到所述用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
12.一种用于根据权利要求5所述的半导体器件的制造方法，包括：
确认步骤，确认所述用于监视的MOS晶体管的栅极及其源极和漏极中的一个或两者是否被短路；
阈值估计步骤，当所述栅极与所述源极和所述漏极中的一个或两者未被短路时执行根据权利要求10所述的所有步骤；
伪阈值设置步骤，当所述栅极与所述源极和所述漏极中的一个或两者被短路时将预定阈值设置为所述用于监视的MOS晶体管的阈值；以及
将基于在所述阈值估计步骤或所述伪阈值设置步骤中获取的所述用于监视的MOS晶体管的阈值而确定的所述背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到所述用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
13.一种用于根据权利要求5所述的半导体器件的制造方法，包括：
确认步骤，确认所述用于监视的MOS晶体管的栅极及其源极和漏极中的一个或两者是否被短路；
阈值估计步骤，当所述栅极与所述源极和所述漏极中的一个或两者未被短路时执行根据权利要求11所述的所有步骤；
伪阈值设置步骤，当所述栅极与所述源极和所述漏极中的一个或两者被短路时将预定阈值设置为所述用于监视的MOS晶体管的阈值；以及
将基于在所述阈值估计步骤或所述伪阈值设置步骤中获取的所述用于监视的MOS晶体管的阈值而确定的所述背偏置电势的设置值和字线非选择电势的设置值中的一个或两者记录到所述用于记录背偏置电势的存储电路和用于字线非选择电势的存储电路中的一个或两者之中的步骤。
14.根据权利要求12所述的用于半导体器件的制造方法，
其中，所述预定阈值是被设置为所述半导体器件的MOS晶体管应当具有的阈值的目标值。
15.根据权利要求13所述的用于半导体器件的制造方法，
其中，所述预定阈值是被设置为所述半导体器件的MOS晶体管应当具有的阈值的目标值。
16.一种半导体器件，包括：
存储器单元，该存储器单元包括开关和电容器，所述开关是MOS晶体管，并且其中所述MOS晶体管的第一源漏区被连接到所述电容器的一个电极；
控制电路，用于通过将电荷存储在所述电容器中或释放存储的电荷来记录一位存储器数据，并且通过读取所述电容器的电势来读取一位存储器数据；以及
刷新电路，用于周期性地或基于接收到的命令将记录在所述存储器单元中的存储器数据重写到所述存储器单元，
所述半导体器件还包括：
用于字线非选择电势的存储电路，其记录了将被施加到所述MOS晶体管的栅极以闭合所述开关的字线非选择电势的设置值；以及
字线非选择电势产生电路，其基于记录在所述用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将所产生的字线非选择电势提供到所述栅极，
其中，当所述MOS晶体管的阈值小于被设置为所述MOS晶体管应当具有的阈值的目标值时，比针对所述目标值的所述字线非选择电势的设置值更深的字线非选择电势的值被记录作为所述字线非选择电势的设置值。
17.一种半导体器件，包括：
存储器单元，该存储器单元包括开关和电容器，所述开关是MOS晶体管，并且其中所述MOS晶体管的第一源漏区被连接到所述电容器的一个电极；
控制电路，用于通过将电荷存储在所述电容器中或释放存储的电荷来记录一位存储器数据，并且通过读取所述电容器的电势来读取一位存储器数据；以及
刷新电路，用于周期性地或基于接收到的命令将记录在所述存储器单元中的存储器数据重写到所述存储器单元，
所述半导体器件还包括：
用于字线非选择电势的存储电路，其记录了将被施加到所述MOS晶体管的栅极以闭合所述开关的字线非选择电势的设置值；以及
字线非选择电势产生电路，其基于记录在所述用于字线非选择电势的存储电路中的字线非选择电势的设置值产生字线非选择电势，并且将所产生的字线非选择电势提供到所述栅极，
其中，当与所述MOS晶体管具有相同的结构并且在同一过程中制造的用于监视的MOS晶体管的阈值小于被设置为所述MOS晶体管应当具有的阈值的制造过程中的目标值时，比针对所述目标值的所述字线非选择电势的设置值更深的字线非选择电势的值被记录在所述用于字线非选择电势的存储电路中作为所述字线非选择电势的设置值。
18.根据权利要求17所述的半导体器件，
其中，所述存储器单元和一个或多个所述用于监视的MOS晶体管被形成在同一芯片上。
19.根据权利要求18所述的半导体器件，
其中，存在多个所述用于监视的MOS晶体管，并且所述多个用于监视的MOS晶体管的源极彼此并联连接，所述多个用于监视的MOS晶体管的漏极彼此并联连接，并且所述多个用于监视的MOS晶体管的栅极彼此并联连接。
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