CN1322513C - 动态型半导体储存装置和半导体集成电路装置 - Google Patents

动态型半导体储存装置和半导体集成电路装置 Download PDF

Info

Publication number
CN1322513C
CN1322513C CNB001064487A CN00106448A CN1322513C CN 1322513 C CN1322513 C CN 1322513C CN B001064487 A CNB001064487 A CN B001064487A CN 00106448 A CN00106448 A CN 00106448A CN 1322513 C CN1322513 C CN 1322513C
Authority
CN
China
Prior art keywords
control signal
signal
circuit
refresh
subarrays
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001064487A
Other languages
English (en)
Other versions
CN1270393A (zh
Inventor
高瀬覚
原毅彦
中川薰
小柳勝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1270393A publication Critical patent/CN1270393A/zh
Application granted granted Critical
Publication of CN1322513C publication Critical patent/CN1322513C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

DRAM中，在具有分别由多个子阵列构成的多个储存体，在不同的储存体的子阵列之间有共用读出放大电路，为读出或写入数据，具有将各个储存体内所选择的子阵列活性化的行存取方式，具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式，而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数，比行存取方式在1个储存体内活性化的子阵列个数要多。因此，减低动作制约的发生几率，可高速工作，实现了系统性能高的非独立储存体方式的DRAM。

Description

动态型半导体储存装置和半导体集成电路装置
技术领域
本发明涉及一种动态型半导体储存装置(DRAM)和半导体集成电路装置，特别是，涉及刷新动作的改进。
背景技术
在DRAM中，必须对储存单元数据进行刷新动作，需要在某一时间内对整个单元的数据进行刷新。如刷新失败，因储存单元电荷的泄漏，就不可能读出数据。
最近，随着DRAM大容量化，刷新需要的时间加长，就产生必须考虑其对DRAM系统的性能的影响。即，通常DRAM的刷新动作，用储存控制器等进行控制，随着大容量化，储存控制器输出刷新命令的时间增加，这是由于压缩通常动作时间的缘故。
作为解决此问题的一种方法，在由储存控制器来的1次刷新命令中，同时对多个子阵列进行刷新的方法。因此，可以减少储存控制器的刷新命令次数，于是，能够减轻储存控制器的负荷。这是以往进行的办法。
另一方面，为了提高大容量DRAM系统性能，最近就要采用“多储存体方式”。在这一方式中，对多个储存体进行存取的时候，通过使存取时间的一部分重叠进行交错动作的办法，实质上就能达到存取时间的缩短。
并且，在最近的DRAM中，为了提高有效面积，采用相邻的子阵列，共用读出放大电路的“共用读出放大器方式”。在这种方式中，跟不用共用读出放大器方式的情况比较，可以将读出放大电路区域的面积削减到接近1/2。
并且，还提出同时采用上述的“多储存体方式”和“共用读出放大器方式”的“非独立储存体方式”(参照“A.I.6Gbytes DRAM-withFlexible Mapping Redundancay Technique and Additional RefleshScheme”，1999 ISSC digest of technical papers，pp.410(ISSN0193-6530))。这种方式，相邻的储存体不是独立的，在相邻储存体的子阵列之间通过共用读出放大电路，就具有能同时激励多储存体方式和共用读出放大器方式的优点。
然而，在非独立储存体方式的情况下，存在作为采用共用读出放大器方式结果的动作制约，不能将共用读出放大电路的两个储存体同时活性化。虽说两个储存体共同共用读出放大电路，可是该读出放大电路在一个子阵列使用的期间，必须与另一个子阵列切断。这种动作制约对刷新动作也是同样的。即用于刷新动作的活性化，就共用刷新电路的子阵列来说，若一个处于预充电状态，则不可能使另一个活性化。
上述的制约动作，对DRAM系统的性能有影响。例如，当要对注视的子阵列开始刷新动作时，在该子阵列和共有读出放大电路的相邻子阵列处于活性状态的情况下，必须等到该相邻的子阵列成为预充电状态。并且，按正常动作，当要存取注视的子阵列的数据时，在刷新指令来到共用读出放大电路的相邻的子阵列的情况下，就刷新动作优先来说，对注视的子阵列一旦预充电，相邻的子阵列结束刷新动作，并且在进行了预充电后，需要使改变注视的子阵列活性化。
发明内容
本发明考虑到上述事项而作出了发明，目的在于提供一种使动作制约发生机率降低，能高速动作的同时，实现系统性能提高的非独立方式DRAM。并且，其目的还在于提供一种将这种DRAM和逻辑电路混装的半导体集成电路装置。
本发明在各自具有由多个子阵列构成的多个储存体，在不同储存体的子阵列之间具有共用的读出放大电路的动态型半导体储存装置，其特征是为了数据读出或写入具有使所述各储存体内选择的子阵列活性化的行存取方式，具有在同一定时内使所述各储存体内的多个子阵列活性化并将储存单元数据刷新的刷新方式，并且所述刷新方式，在1个储存体内以同一定时活性化的子阵列数，比所述行存取方式在1储存体内活性化的子阵列数多。在这里，就以同一定时对多个子阵列进行活性化而言，意味着以储存控制器来的1个指令使多个子阵列活性化。而且，也可以用储存控制器来的1个指令，在存储器内部时间上错开进行多个子阵列的活性化。
倘采用本发明，按刷新方式，由于在1个储存体内，以同一定时所活性化的子阵列数增大，可以减轻储存控制器的负荷。因此，达到DRAM系统性能的提高。并且，由于在1个储存体内，以同一定时活化的子阵列数增大，可以减少同一定时活化的子阵列数，其结果，在采用共用读出放大器方式的非独立储存体结构中特有的动作制约的发生频度降低。因此，就不需要富余的预充电期间，有效的数据传输速度提高，能够高速动作。
具体地说，在本发明中，例如，各储存体内多个子阵列共用读出放大电路，按刷新方式，1个储存体内的全部子阵列，就可以在同一定时进行进行活化。因此，动作制约被抑制到最小限度。
并且在本发明中，例如，也可以作成配置每个由多个子阵列构成的互相独立的多个储存块，各储存块内多个子阵列相邻的子阵列排列共用读出放大电路，而且由各个储存块选出的多个子阵列构成1个储存体。
这时，可以设计按行存取方式通过储存体地址和指定储存块的地址(例如行地址的高位数位)，对用于选择1个储存体中1个子阵列的译码电路，和设计按刷新方式以刷新信号限制该储存块选择功能，用于以同一定时内使1个储存体内的多个子阵列活性化的刷新控制电路。
并且，除上述译码电路外，在具有用于限制译码电路的储存块选择功能，在同一定时使1个储存体内的多个子阵列活性化的页面长可变信号线的情况下，可以把该页面长可变信号线用作为在刷新方式限制译码电路的储存块选择功能，以同一定时使1个储存体内的多个子阵列活性化的刷新控制线。
进而，在本发明中，在多个子阵列相邻的子阵列中共用读出放大电路而排列形成的情况下，可以这样设定地址，按排列顺序指定隔1个子阵列作为1个储存体，而且其排列的一端侧为最低位储存体地址，另一端侧为最高位储存体地址。
附图说明
图1表示本发明实施例1的动态型半导体储存装置的结构图。
图2表示该实施例1中的单元阵列结构图。
图3表示该实施例1中的读出放大电路结构图。
图4是为了说明该实施例1中的刷新动作的定时图。
图5表示本发明实施例1中的第2译码电路的结构图。
图6A表示本发明实施例3的动态型半导体储存装置的结构图。
图6B表示实施例3中的第2译码电路的结构图。
图7A表示本发明实施例4的动态型半导体储存装置的结构图。
图7B表示实施例4中的第2译码电路的结构图。
图8A表示本发明实施例5的动态型半导体储存装置的结构图。
图8B表示实施例5中的第2译码电路的结构图。
图9表示本发明实施例4中的第2译码电路的变形例图。
图10表示本发明实施例7的动态型半导体储存装置的结构图。
图11表示实施例7中的第2译码电路的结构图。
图12表示实施例8中的半导体集成电路装置内部结构图(分别构成逻辑电路和储存控制器的情况)。
图13表示实施例8中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器的情况)。
图14表示实施例8中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器和第1译码电路的情况)。
图15表示实施例8中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器，和储存控制器内部设有第1译码电路的情况)。
图16表示实施例9中的半导体集成电路装置内部结构图(分别构成逻辑电路和储存控制器的情况)。
图17表示实施例9中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器的情况)。
图18表示实施例9中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器和第1译码电路的情况)。
图19表示实施例9中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器，和储存控制器内部设有第1译码电路的情况)。
图20表示实施例10中的半导体集成电路装置内部结构图(分别构成逻辑电路和储存控制器的情况)。
图21表示实施例10中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器的情况)。
图22表示实施例10中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器和第1译码电路的情况)。
图23表示实施例10中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器，和储存控制器内部设有第1译码电路的情况)。
图24表示实施例11中的半导体集成电路装置内部结构图(分别构成逻辑电路和储存控制器的情况)。
图25表示实施例11中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器的情况)。
图26表示实施例11中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器和第1译码电路的情况)。
图27表示实施例11中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器，和储存控制器内部设有第1译码电路的情况)。
图28表示实施例12中的半导体集成电路装置内部结构图(分别构成逻辑电路和储存控制器的情况)。
图29表示实施例12中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器的情况)。
图30表示实施例12中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器和第1译码电路的情况)。
图31表示实施例12中的半导体集成电路装置内部结构图(逻辑电路内部设有储存控制器，和储存控制器内部设有第1译码电路的情况)。
具体实施方式
以下，参照附图，说明本发明的实施例。
[实施例1]
图1表示实施例1的DRAM的储存单元阵列。本实施例1是，16个子阵列每4个构成1个储存体，作为4个储存体结构的例子。具体说，每4个子阵列(A00，A10，A20，A30)，(A01，A11，A21，A31)，(A02，A12，A22，A32)，(A03，A13，A23，A33)，分别在相邻的子阵列之间，共用读出放大电路SAs，构成储存块1，2，3，4。各个储存块1～4的两端，具有与其它子阵列不共用的独立读出放大电路SAi。
还有，在以下的各个实施例中，把相邻子阵列共用的读出放大电路示作“SAs”，与其它子阵列共用的读出放大电路示作“SAi”。
各个储存块1～4内，最初的子阵列A00，A01，A02和A03构成1个储存体B0。同样，第2子阵列A10，A11，A12和A13构成另一个储存体B1，第3子阵列A20，A21，A22和A23进而构成储存体B2，第4子阵列A30，A31，A32和A33构成其余的储存体B3。因此，在本实施例的情况下，各个储存体内在4个子阵列之间不共用读出放大电路，变成为各个储存体之间共用读出放大电路。即，例如在储存体B0的子阵列A00，A01，A02和A03之间不共用读出放大器SAs和SAi。但是，不同的储存体B0，B1的子阵列A00，A10之间共用读出放大器SAs。
还有在说明书中，所谓“子阵列”，是每个多条位线与字线互相交叉连续地进行配置，其交叉部分上就是配置储存单元的储存单元阵列的范围。所谓“储存体”就是用储存地址指定的子阵列的范围。一般，分别在进行字线选择的行地址和进行位线选择的列地址的最高位上，共同附加有储存体地址，作为[bank]。若是4个储存体，储存体地址被定义为bank0，bank1的2比特。这样的4个储存体B0，B1，B2和B3，用储存控制器CTL1，通过第1译码电路DC10和第2译码电路DC11进行控制。
也就是，储存控制器CTL1对储存芯片MEMC1传送储存控制信号。该储存控制信号包括控制储存芯片MEMC而需要的所有信号。储存控制信号被输入到储存芯片MEMC的第1译码电路DC10里。
在第1译码电路DC10里，从输入的储存控制信号中选择需要的信号，进行必要时间的闩锁，作为内部控制信号输出。详细内容以后说明，而在该内部控制信号中，含有储存体地址bank0、bank1、行地址RAD0，RAD1，和刷新控制信号REFRESH等。而且，该内部控制信号被输入到第2译码电路DC11里。另外，第1译码电路也可以由仅具有只闩锁必要时间储存控制信号的功能的闩锁电路构成。
在第2译码电路DC11里，进行该内部控制信号的译码，根据该内部控制信号，进行储存单元阵列MCA1的控制。
图2示出了图1的储存块1，把子阵列A10作为例子示出其等效电路结构。如图所示，子阵列A10配置有多条字线WL、多对位线BL、Bbl，在其交叉部分上配置储存单元MC。子阵列A10的两侧配置有与相邻子阵列A00，A20共用的读出放大电路SA。
图3示出了共用读出放大电路SAs的具体结构。读出放大电路SAs本身是由P型MOS晶体管31p、31p和N型MOS晶体管31n、31n构成的位线读出放大器31。除位线31外，还具有用于通过均衡信号EQL控制位线对BL，bBL，在预充电电位PCH上初始化的均衡电路32。该均衡电路32备有N型MOS晶体管32n、32n、32n。并且，读出放大器节点，通过列选择门33，有选择地与数据线对DQ，bDQ进行连接。该列选择门33备有N型MOS晶体管33n、33n。读出放大电路SAs要这样构成，使之对于共用它的两个子阵列的位线对BL0，bBL0和BL1，bBL1，借助于传输门34和35，能进行选择性切换连接。传输门34备有N型MOS晶体管34n，34n，传输门35备有N型MOS晶体管35n，35n。
在本实施例中，如上述那样，采用了多储存体方式与共用读出放大器方式并用的非独立储存体方式。因此，在横跨多个储存体进行存取的情况下，按照共用读出放大器方式就有一定的动作制约，但是借助于储存体间的交错动作，可以实现行存取的高速化。并且，跟独立储存体方式比较，也可以削减储存单元阵列的面积。
例如，在图1按通常的行存取方式，储存体B2的子阵列A20，A21，A22，A23之中的子阵列A20，A22，A23处于预充电状态，这时对子阵列A21进行活性化。即，使子阵列A21的字线活性化，把储存单元数据送给位线，用读出放大电路把它测出来进行放大并读出。这样，在储存体里含有多个子阵列的情况下，把活性化的子阵列个数限定于需要的页面长的话，就可以有效地抑制行系统的动作电流。
接着，用图4的定时图，说明成为本实施例前提的刷新动作与通常行存取动作之间的关系。
图1中，在储存体B2的子阵列A21被活性化的状态下，对储存体B1的子阵列A13作为有刷新请求。储存体B1和B2由于是共用读出放大电路的非独立储存体，在将储存体B1内的子阵列活性化前，需要对属于储存体B2的子阵列进行预充电。图3所示的“刷新准备”期间就是此，借助于充电信号PRECH＝“H”，对已活性化的B2进行充电。这次预充电，是对B2内的所有子阵列同时进行的。
接着，行系统活性化RASB为“L”，储存体B1被选择，刷新请求到来的子阵列A13被刷新活性化。在图4中，行地址RAD表示选择图1的4个储存块1～4的2位数据，举例示出的RAD＝“10”是表示4个储存块1～4中的储存块4，而且选择了储存体B1内的子阵列A13。该行地址RAD由进行字线选择的行地址的一部分数位构成。
在这一刷新活性化后，再次预充电信号PRECH变成“H”，对储存体B1进行刷新后的预充电。该“刷新活性化”和“刷新后预充电”的合计期间就是总的刷新期。
在这里，作为一般应用的要求，如有对其它子阵列的存取请求，就需要对该子阵列的“存取准备”。在图4中，示出了在刷新后的预充电之后，行系统活性化信号RASB变为“L”，将储存体B2的子阵列进行活性的例子。
在独立储存体方式的情况下，没有图4示出的“刷新准备”和“刷新后预充电”的期间，由于可以连续刷新和正常行存取，所以采用非独立储存体方式的本实施例中，如果富裕相应时间就是这样的。这是因为采用共用读出放大器方式的缘故。然而，之所以需要该富裕的时间，是由于共用读出放大电路的相邻储存体的存取情况。因此，含有刷新动作，同时活性化的储存体数若减少，则需要富裕时间的机率下降。
在采用了非独立储存体方式的本实施例的情况下，储存体内的子阵列由于不共用读出放大电路，可以同时将多个子阵列活性化。在这里最好在刷新动作中，使储存体内活性化的子阵列数，比一般行存取方式同时活性化的子阵列数增加。反过来说，意味着刷新时同时活性化的储存体后个数减少。因此，减轻储存控制器CTL1的负荷，并且抑制由共用读出放大器方式而产生的动作制约的发生机率，并能实现高速化。
具体地说，对图1的情况进行说明。只在刷新时，同时有把多个子阵列活性化的请求，例如同时活性化属于储存体B0的二个子阵列A00，A01，或同时活性化三个A00，A01，A02，进而同时活性化全部子阵列A00～A03。如所述的那样，这些子阵列相互间由于不共用读出放大电路，所以能够同时活性化。而且，因为这些子阵列全部属于一个储存体B0，就其与不共用读出放大电路的储存体B2，B3而言，并不限于储存体B0的状态如何，而可以进行活性化。
这样，在刷新时使比正常行存取要多的子阵列同时活性化的时候，随同时活性化的储存体数而对系统的性能的影响不同。使尽可能少的储存体数活性化的一方由于系统性能高，如上述的那样，将属于同一储存体的许多子阵列同时活性化的方法是有效的。特别是，当有刷新请求时，同时刷新一个储存体的全部子阵列是有效的。
也就是，本实施例有关的DRAM由储存控制器CTL1，和第1译码电路DC10，第2译码电路DC11刚才的控制电路具有行存取方式和刷新方式。对于行存取方式，例如，为了数据读出或写入，将储存体B2内选定的子阵列A21活性化。对于刷新方式，例如，即储存体B1内的多个子阵列A10，A11，A12，A13同时活性化，刷新储存单元数据。因而，对于刷新方式，1个储存体内同时活性化的子阵列数的一方，比在行存取方式中1个储存体内的子阵列数要增多。因此，削减了储存控制器CTL1中的刷新请求次数，并减轻储存控制器CTL1的负荷。另外，因为将属于1个储存体的多个子阵列同时进行活性化，使共用读出放大器SAs的相邻子阵列与正常的行存取等交织在一起，同时发生活性化的请求机率被抑制得很低。因而，可以把图4示出的“刷新后的预充电”和“存取准备”的时间，和必须等待的机率抑制低。
另外，在本说明书中，就将多个子阵列A10，A11，A12，A13同时活性化并进行刷新而言，意味着用储存控制器CTL来的1个刷新指令，刷新多个子阵列A10，A11，A12，A13。因而，也可以假定子阵列A10，A11，A12，A13在时间上刷新不一致的情况。也就是，子阵列A10，A11，A12，A13，要以同一定时进行刷新就够了。
[实施例2]
图5表示以图1的DRAM单元阵列为基础，刷新时，可能同时活性化多个子阵列的第2译码电路DC11的电路结构。从第1译码电路DC10，向该第2译码电路DC11输入刷新控制信号REFRESH，储存体地址bank0、bank1，和行地址RAD0、RAD1。
对各个单元阵列储存块1-4，设有通过储存体地址bank0、bank1，进行子阵列选择的译码部分411～414。译码部分411的AND门G00，G10，G20，G30，分别是用于储存块1内子阵列A00，A10，A20，A30的活性化，并进行储存体地址bank0、bank1的“0”，“1”组合的一致检测，只有1个输出为活性“H”，其它储存块的译码部分412、413、414也同样。
并且，设有用指定储存块的行地址RAD0、RAD1，进行储存块选择的译码部分415。该译码部分AND门G41，G42，G43，G44进行行地址RAD0、RAD1的“0”，“1”组合的一致检测，只有1个输出为活性(“H”)。这些AND门G41，G42，G43，G44的输出，与刷新控制信号REFRESH同时通过OR门G51，G52，G53和G54，输入到译码部分414，412，413，414的各个AND门。
即，译码部分411～414及415，对于行存取方式，按照储存体地址bank0、bank1和行地址RAD0、RAD1，构成用于选择1个储存体之中的1个子阵列的译码电路。
并且，进行储存块选择的译码部分415之中的OR门G51，G52，G53和G54部分，对于刷新方式，按照刷新信号REFRESH，限制译码电路的储存块选择功能，构成同时活性化1个储存体内的多个子阵列的刷新控制电路。
在正常行存取方式，刷新信号REFRESH为“L”。这时，按照行地址RAD0、RAD1，译码部分415中的AND门G41，G42，G43和G44的任一个的输出变成“H”。具体地说，如果是RAD0＝“0”，RAD1＝“0”，则AND门G41的输出为“H”，选择储存块1。因此，储存块1的译码部分411的AND门G00～G30为活性。而且，按照储存体地址bank0、bank1，使子阵列A00～A30中的1个活性化。具体地说，如果是RAD0＝“0”，RAD1＝“0”，则AND门G00被活性化，属于B0的子阵列A00被活性化。
这样，在行存取方式中，按照行地址和储存体地址，4个储存体的16个子阵列之中的1个子阵列被活性化。
对于此，在刷新方式中，刷新信号REFRESH为“H”。这时，无论行地址RAD0、RAD1任何，REFRESH＝“H”，通过译码部分415的OR门G51，G52，G53和G54，把全部储存块1～4的译码部分411、412、413和414活性化。而且，储存体地址，例如若是RAD0＝“0”，RAD1＝“0”，则译码部分411、412、413和414的AND门G00，G01，G02，G03的输出为“H”。即，属于储存体B0的全部子阵列A00，A01，A02，和A03同时被活性化。
象以上的那样，倘采用本实施例的第2译码电路DC11，则在行存取方式中，只把某个储存体的1个子阵列活性化，在刷新方式中，把某个储存体的全部子阵列同时活性化。而且，由于在刷新动作中同时活性化的储存体数少，如上所述，储存控制器CTL1的负荷就减轻，系统性能提高，并且共用读出放大器方式的动作制约发生机率减少，作为系统整体就可能高速动作。
[实施例3]
图6A示出了实施例3的储存芯片MEMC2中的储存单元阵列MCA2的结构。在本实施例中，每两个子阵列(A00，A01)，(A10，A11)，(A20，A21)和(A30，A31)，构成储存体B0，B1，B2和B3。各个储存体的两个子阵列要做成，其间以夹着其它储存体的子阵列的状态进行排列，在储存体内，两个子阵列不共用读出放大电路。在子阵列排列的两个端部，配置与它不共用的独立读出放大电路SAi。
在本实施例的情况下，例如与储存体B2邻接，共用读出放大电路的是储存体B1和B3。因此，实质上成为与图1同样的非独立储存体方式的DRAM结构。
在本实施例的情况下，在行存取方式，例如当选择储存体B2时，活性化的储存体是子阵列A20、A21两者之一。对于此，在刷新方式中，当选择了储存体B2时，将两个子阵列A20、A21同时进行活性化。如上所述，两个子阵列A20、A21因为不共用读出放大电路，所以这是可能的。
对这样的储存单元阵列MCA2的控制，通过储存控制器CTL2和第1译码电路DC20与第2译码电路DC21来进行。
因此，按照本实施例，也跟前面的实施例同样，取得系统性能的提高。
并且在本实施例中，1个储存体内子阵列相互间由于不共用读出放大电路，所以即使在行存取方式也可以把它同时活性化。即，页面长可变的控制是可能的。换句话说，可以跟刷新时的多个子阵列同时活性化，一起满足页面长可变的要求。
另外，在图6A的实施例中，邻接的子阵列共用读出放大电路，排列着8个子阵列，而如图所示从此排列的上端一侧，顺序每隔1个子阵列为1个储存体，指定了4个储存体B0～B3。这时，可以如下那样把2位的储存体地址bank0和bank1分配给储存体。
[表1]
bank0    bank1    储存体
0        0        B0
1        0        B1
0        1        B2
1        1        B3
即，图6A顶端的子阵列A00属于与储存体地址的最低位对应的储存体B0，末端的子阵列A31属于与储存体地址最高位对应的储存体B3。这样，对应子阵列的排列，顺次设定储存体地址，储存控制器CTL2的控制就容易。在对非独立储存体结构的DRAM进行存取控制时，需要把握哪个储存体相互间共用读出放大电路，所以如上的那样，根据子阵列排列组合设定储存体地址，是因为容易把握储存体间的共用读出放大电路。
图6B表示本实施例中的第2译码电路DC21的一个电路结构例子。如该图6B所示，第2译码电路DC21构成具备译码部分420、430。从第1译码电路DC20，把储存体地址bank0和bank1输入到译码部分420中。从第1译码电路DC20，把行地址RAD0和刷新控制信号REFRESH，输入到译码部分430中。
译码部分420构成具备AND门G100、G110、G101、G111、G120、G130、G121、G131。而且译码部分430构成具备OR门G140和G141。
将行地址RAD0原封不动，和倒置，送给译码部430的OR门G140和G141。为此，译码部分430中，根据行地址RAD0，就从各个储存体B0、B1、B2、B3之中，分别选出1个子阵列。并且，将刷新控制信号REFRESH输入该译码部分430中。译码部分430的OR门430的输出被输入到AND门G100、G110、G120、G130中。并且，OR门431的输出被输入到AND门G101、G111、G121、G131中。
进而，储存体地址bank0、bank1原封不动，和倒置，输入AND门G100、G110、G101、G111、G120、G130、G121、G131。为此，在译码部分420中，根据储存体地址bank0和bank1，就选定1个储存体，即2个子阵列。
具体地说，对于行存取方式，按照储存体地址bank0和bank1及行地址RAD0，选择性地使1个储存体内的1个子阵列活性化。例如，假定是储存体地址bank0＝“0”，储存体地址bank1＝“0”，行地址RAD0＝“0”的情况。这时，行地址RAD0＝“0”，因而OR门140的输出为“H”。该OR门140的输出，送给AND门G100、G110、G120、G130。进而，储存体地址bank0＝“0”，储存体地址bank1＝“0”，因而，译码部分420的AND门G100的输出为“H”。因此，选择子阵列A00并进行活性化。
另一方面，对于刷新方式，按照储存体地址bank0和bank1，选择性地使1个储存体活性化。例如，假定是储存体地址bank0＝“0”，储存体地址bank1＝“0”的情况。刷新方式时，刷新控制信号REFRESH＝“1”，因而OR门G140，G141的输出为“H”。由该OR门来的输出，被输入到各个AND门G100、G110、G101、G111、G120、G130、G121、G131中。进而，储存体地址bank0＝“0”，储存体地址bank1＝“0”，因而译码部分420的AND门G100、G101的输出为“H”。因此，选择2个子阵列A00、A01并进行活性化。即，将2个子阵列同时进行刷新。
[实施例4]
图7A表示实施例4的储存芯片MEMC3中的储存单元阵列MAC3的结构。在本实施例中，在每2个子阵列(A00、A01)，(A10、A11)，(A20、A21)，(A30、A31)，分别构成储存体B0、B1、B2、B3这一点上，跟图6A的实施例相同。但是，子阵列排列跟图6A的实施例不同。即，各个储存体的一方的子阵列A00、A10、A20、A30被配置在一个储存块11上。另一方的子阵列A01、A11、A21、A31被配置在另一个储存块12上。各个储存块11、12内就相邻的子阵列共用读出放大电路SAs而言，跟原先的实施例同样。并且各个储存块11、12的两端部分上，配置有不与其它共用的独立读出放大电路SAi。
在本实施例的情况下，避免在子阵列A30与A01之间的读出放大电路共用，但就各个储存体在B0-B1之间、B1-B2之间和B2-B3之间为共用读出放大电路的非独立方式而言，跟图6A实施例同样。
在本实施例的情况下，以行存取方式，例如选择B2时，被活性化的是子阵列A20、A21的二者之一。对于此，以行刷新方式，例如选择B2时，可以同时将子阵列A20、A21活性化。
对于这样的储存单元阵列MCA3的控制，由储存控制器CTL1和第1译码电路DC31及第2译码电路DC31进行。因此，实现系统性能提高。
并且，在本实施例的DRAM单元阵列中，由于二个储存块11、12独立，在一次设计中同时制作把DRAM总容量分成两半版面的情况下，有切断容易的优点。
图7B表示本实施例中的第2译码电路DC31的一个电路结构例图。如该图7B所示，第2译码电路DC31构成具备译码部分440、441、450。从第1译码电路DC30，把储存体地址bank0、bank1输入到译码部分440、441中。从第1译码电路DC31，把行地址RAD0和刷新控制信号REFRESH输入译码部分435。
译码部分440构成具备AND门G200、G210、G220、G230。译码部分441构成具备AND门G201、G211、G221、G231。并且，译码部分450构成具备OR门G240和G241。
将行地址RAD0原封不动，和倒置，送给译码部450的OR门G240和G241。为此，译码部分450中，根据行地址RAD0，就从各个储存体B0、B1、B2、B3之中，分别选出1个子阵列。并且，将刷新控制信号REFRESH输入该译码部分450中。
OR门G240的输出被输入到AND门G200、G210、G220、G230中。并且，OR门G241的输出被输入到AND门G201、G211、G221、G231中。
进而，储存体地址bank0、bank1原封不动，和倒置，输入译码部分440、441的AND门G200、G210、G220、G230、G201、G211、G221、G231。为此，在译码部分440和441中，根据储存体地址bank0和bank1，就选定1个储存体，即2个子阵列。
具体地说，对于行存取方式，按照储存体地址bank0和bank1及行地址RAD0，选择性地使1个储存体内的1个子阵列活性化。例如，假定是储存体地址bank0＝“0”，储存体地址bank1＝“0”，行地址RAD0＝“0”的情况。这时，行地址RAD0＝“0”，因而OR门240的输出为“H”。该OR门240的输出，送给AND门G200、G210、G220、G230。进而，储存体地址bank0＝“0”，储存体地址bank1＝“0”，因而译码部分440的AND门G200的输出为“H”。因此，选择子阵列A00并进行活性化。
另一方面，对于刷新方式，按照储存体地址bank0和bank1，选择性地使1个储存体活性化。例如，假定是储存体地址bank0＝“0”，储存体地址bank1＝“0”的情况。刷新方式时，刷新控制信号REFRESH＝“1”，因而OR门G240，G241的输出为“H”。由该OR门来的输出，被输入到各个AND门G200、G210、G221、G231中。进而，储存体地址bank0＝“0”，储存体地址bank1＝“0”，因而译码部分440的AND门G200、和译码部分441的AND门G201的输出为“H”。因此，选择2个子阵列A00、A01，并进行活性化。即，将2个子阵列同时进行刷新。
[实施例5]
图8A表示实施例5的储存芯片MEMC4中的储存单元阵列MAC4的结构。在到此为止的实施例中，储存体内的多个子阵列不共用读出放大电路，然而在本实施例中，共用读出放大电路SAs并排列4个子阵列A00、A11、A12、A13构成1个储存体B0，同样共用读出放大电路SAs并排列4个子阵列A10、A11、A12、A13构成1个储存体B1。它也在储存体B0与B1之间有共用读出放大电路SAs，并成为非独立方式。
在本实施例的情况下，以行存取方式，例如选择B0时，被活性化的是子阵列A00～A03的二者之一。对于此，以行刷新方式，当选择B0时，例如，可以同时将不共用读出放大电路的二个子阵列A00、A02活性化。跟先前的实施例不同，因为储存体内有共用读出放大电路，不可能同时刷新全部子阵列，但通过至少同时刷新比行存取方式要多的子阵列的办法，谋求系统性能提高。
对于这样的储存单元阵列MCA4的控制，由储存控制器CTL4和第1译码电路DC40及第2译码电路DC41进行。
图8B表示本实施例中的第2译码电路DC41的电路结构一例图。如该图8B所示，第2译码电路DC41构成具备译码部分460、470。从第1译码电路DC40，把储存体地址bank0输入到译码部分460中。从第1译码电路DC40，把行地址RAD0、RAD1和刷新控制信号REFRESH输入译码部分430。
译码部分460构成具备AND门G300、G301、G302、G303、G310、G311、G312、G313。译码部分470构成具备AND门G320、G321、G322、G323，和OR门G330、G331。
将行地址RAD0、RAD1和刷新控制信号REFRESH，输入到译码部分470。更详细地说，将行地址RAD1倒置，送给译码部470的OR门G330，将行地址RAD1原封不动，输入OR门G331。并且，将刷新控制信号REFRESH输入该OR门G330和G331。OR门330的输出，送给AND门G320、G322，OR门331的输出送给AND门G321、G323。
进而，把RAD0倒置，并输入AND门G320、G321，行地址RAD0原封不动，输入AND门G322、G321。 AND门G320的输出，送入译码部分460的AND门G300、G310。AND门G321的输出，送入译码部分460的AND门G301、G311。AND门G322的输出，送入译码部分460的AND门G301、G311。AND门G323的输出，送入译码部分460的AND门G303、G313。
因此，就在译码部分470中，根据RAD0、RAD1，从各个储存体B0、B1之中，分别选出1个子阵列。
储存体地址bank0倒置，输入AND门G300、G301、G303中。储存体地址bank0原封不动，输入AND门G310、G311、G312、G313中。因此，在译码部分460中，根据储存体地址bank0，选出1个储存体，即4个子阵列。
具体地说，对于行存取方式，按照储存体地址bank0及行地址RAD0、RAD1，选择性地使1个储存体内的1个子阵列进行活性化。例如，假定是储存体地址bank0＝“0”，储存体地址bank1＝“0 ”，行地址RAD0＝“0”，行地址RAD1＝“0”的情况。这时，行地址RAD1＝“0”，因而OR门330的输出为“H”。该OR门330的输出，送给AND门G320、G322。进而，储存体地址bank0＝“0”，因而AND门G320的输出为“H”。该AND门G320的输出，送给AND门G300、G310。这里，为储存体地址bank0＝“0”，因而译码部分460的AND门G320的输出为“H”。因此，选择子阵列A00并进行活性化。
另一方面，对于刷新方式，按照储存体地址bank0和行地址RAD0、RAD1，选择性地将1个储存体之中的非共用读出放大器SAs进行活性化。例如，假定是储存体地址bank0＝“0”，行地址RAD0＝“0”，行地址RAD1＝“0”的情况。刷新方式时，刷新控制信号REFRESH＝“1”，因而OR门G330，G331的输出为“H”。由该OR门G330、G331来的输出，被输入到各个AND门G320、G321、G322、G323中。并且，行地址RAD0＝“0”，因而AND门G320、G321的输出为“H”。该AND门G320、G321的输出，送给译码部分460的AND门G300、G302、G310和G312。
进而储存体地址bank0＝“0”，因而译码部分460AND门G300、G302的输出为“H”。因此，选出2个子阵列A00、A02，并进行活性化。即，将2个子阵列A00、A02同时进行刷新。
[实施例6]
图9是利用页面长可变电路作为刷新控制电路，也要用于实施例的DRAM。作为DRAM单元阵列结构，示出了采用跟图7A的实施例相同的例子。另外，通过1次行选择，闩锁于读出放大器的数据长度为页面长，在行选择后它只是列存取能读出的数据大小。
图9中，译码部分81、82，分别有关储存块11、12，把储存体地址bank0、bank1译码，进行子阵列选择。即，当bank0＝“0”，bank1＝“0”的时候，AND门G00、G01的输出为“H”，选出储存体B0的子阵列A00、A01。当bank0＝“1”，bank1＝“0”的时候，AND门G10、G11的输出为“H”，选出储存体B1的子阵列A10、A11。当bank0＝“0”，bank1＝“1”的时候，AND门G20、G21的输出为“H”，选出储存体B2的子阵列A20、A21。当bank0＝“1”，bank1＝“1”的时候，AND门G30、G31的输出为“H”，选出储存体B3的子阵列A30、A31。
但是，译码部分81、82，通过对指定储存块的地址RAD0、RAD1进行译码的译码部分83，选择性地进行活性化。即，RAD0＝“0”，RAD1＝“0”的情况下，AND门G81的输出为“H”，该输出通过OR门G83，传输到储存块11一侧的译码部分81，译码部分81被活性化。RAD0＝“1”，RAD1＝“0”的情况下，AND门G82的输出为“H”，储存块11一侧的译码部分82被活性化。
而且，向进行储存块选择的译码部分83的OR门G83、G84，输入页面长可变信号LONGPAGE。即，当LONGPAGE＝“L”的时候，通过译码部分83，仅只把储存列11、12二者之一进行活性化。这就是短页面方式。如果变成LONGPAGE＝“H”，则忽略地址RAD0、RAD1，两个储存块11、12的译码部分81、82同时被活性化。即，属于储存体地址bank0、bank1所选择的储存体同时被活性化。这就是长页面。
上述的页面长可变功能，一般在DRAM出厂前进行固定，而后用为不改变选择功能的产品。在这里，在本实施例中，把这种页面长可变功能用于刷新动作。具体说，在作为短页面长设定DRAM芯片的情况下，因不需要页面7可变信号LONGPAGE的信号线，故将其用作刷新信号线。即，在刷新时，由于假定LONGPAGE＝“H”，就可以把某个储存体内的二个子阵列同时活性化。
因此，能够抑制非独立储存体方式中的刷新动作前后的动作制约的发生机率，得到高的系统性能。并且，由于将页面长可变功能电路用于刷新控制的缘故，芯片面积也没有增加。
[实施例7]
图10表示实施例7的储存芯片MEMC5中的储存单元阵列MCA5的结构。在本实施例中，储存块21、22、23、24的每个有4个子阵列，在各个储存块内相邻的阵列共用读出放大电路SAs。上部的左右储存块21、22的子阵列组(A00、A01)，(A10、A11)，(A20、A21)，(A30、A31)，分别构成储存体B0、B1、B2、B3。同样，下部的左右储存块23、24的子阵列组(A40、A41)，(A50、A51)，(A60、A61)，(A70、A71)，分别构成储存体B4、B5、B6、B7。
即，储存体B0～B3变成，在各个储存体内二个子阵列不共用读出放大电路，相邻的储存体之间共用读出放大电路的非独立储存体结构。那个独立储存体B4～B7，同样变成非独立储存体结构。
在本实施例的情况下，在通常的行存取方式，例如，当选择储存体B2的时候，活性化的是子阵列A20、A21二者之一。在刷新方式，可以将B2的二个子阵列A20、A21同时进行活性化。因此，减少同时活性化的储存体数，达到系统性能的提高。
对这种储存单元阵列MCA5的控制，借助于储存控制器CTL5和第1译码电路DC50及第2译码电路DC51来进行。
图11表示本实施例的第2译码电路DC51电路结构的一个例图。如该图11所示，第2译码电路DC51构成具备译码部分500、510、520、530、540和550。从第1译码电路DC50，把储存体地址bank0、bank1和bank2输入译码部分500、510、520和530。从第1译码电路DC50，把行地址RAD0和刷新控制信号REFRESH输入译码部分550。
译码部分500的构成具备AND门G400、G410、G420、和G430。译码部分510的构成具备AND门G440、G450、G460、和G470。译码部分520的构成具备AND门G401、G411、G421、和G431。译码部分530的构成具备AND门G441、G451、G461、和G471。译码部分540的构成具备AND门G480、G481、G482、和G483。译码部分550的构成具备OR门G490和G491。
译码部分550，根据行地址RAD0，选择储存块21、23和储存块22、24的二者之一。译码部分540，根据储存体地址bank0、bank1，从各个储存块21、22、23、24之中，分别选择1个子阵列。译码部分500、510，根据储存体地址bank2，选择储存块21和储存块23的哪个。译码部分520、530，根据储存体地址bank2，选择储存块22和储存块24的哪个。
具体说，对于行存取方式，按照储存体地址bank0、bank1、bank2和RAD0，将1个储存体内的1个子阵列有选择性地进行活性化。例如，假定是储存体地址bank0＝“0”，  储存体地址bank1＝“0”，储存体地址bank2＝“0”，行地址RAD0＝“0”的情况。这时，行地址RAD0＝“0”，因而OR门G490的输出为“H”。该OR门490的输出，被输入到AND门G400、G420、G430，和输入到AND门G440、G450、G460及G470。
进而，是储存体地址bank1＝“0”，储存体地址bank2＝“0”，因而该AND门G480的输出，被输入到AND门G400、G401、G440、G441。而且，是储存体地址bank2＝“0”，因而该AND门G400的输出为“H”。由此，选择子阵列A00，并进行活性化。
另一方面，对于刷新方式，按照储存体地址bank0、bank1和bank2，将1个储存体内的2个子阵列有选择性地进行活性化。例如，假定是储存体地址bank0＝“0”，储存体地址bank1＝“0”，储存体地址bank2＝“0”的情况。刷新方式的情况下，就是刷新控制信号REFRESH＝“1”，因此OR门G490、G491的输出为“H”。该OR门G490、G491来的输出，被输入到所有的AND门。
进而，是储存体地址bank1＝“0”，储存体地址bank1＝“0”，因而该AND门G480的输出为“H”。国AND门G480的输出，被输入到AND门G400、G401、G440、G441。而且，是储存体地址bank2＝“0”，因而该门部分500的AND门G400和门部分520的AND门G401的输出为“H”。由此，选择子阵列A00、A01，并进行活性化。即，2个子阵列A00、A01同时被活性化。
[实施例8]
本发明的实施例8是把上述的实施例1的动态型半导体储存装置应用于混装逻辑电路的半导体集成电路装置。
图12是以方框表示实施例8的半导体集成电路装置100的结构图。如该图12所示，实施例8的半导体集成电路装置100是在上述实施例1的动态型半导体储存装置上添加逻辑电路LG10来构成。该逻辑电路LG10为进行种种逻辑运算的电路。在该逻辑运算的过程中，或发生把数据写入宏储存器MM1的需要或发生从宏存储器MM1读出数据的需要时，逻辑电路LG10把需要的请求，作为控制器控制信号送给储存控制器CTL1。并且，从逻辑电路LG10的外部，把对宏存储器MM1的数据写入请求，输入该逻辑电路LG10中，或者在输入数据读出请求时，逻辑电路LG10把需要的请求作为控制器控制信号送给储存控制器CTL1。
在该控制器控制信号中，照样只包含宏存储器MM1中的地址也行，作为地址，可以包含指定下个地址的这样的信息，根据该信息，使得储存控制器CTL1生成宏存储器MM1中的地址也行。
并且，对于宏存储器MM1的刷新请求周期等的管理，逻辑电路LG10运行也可以，储存控制器CTL1运行也可以。在储存控制器CTL1进行刷新请求管理的情况下，在刷新期间，就从储存控制器CTL1给逻辑电路LG10传送占线信号。
该控制器控制信号所供给的储存控制器CTL1，根据该控制器控制信号，生成储存控制信号，并供给宏存储器MM1的第1译码电路DC10。并且，在储存控制器CTL1进行刷新请求管理的情况下，以自控制方式，生成储存控制信号，并供给第1译码电路DC10。以后的动作跟上述的实施例1同样。
图13表示本发明实施例8的另一个例子。如该图13所示，半导体集成电路装置102，在逻辑电路LG11内部，具备储存控制器CTL1。该储存控制器CTL1，作为逻辑电路LG11的一部分进行运作，按照从逻辑电路LG11的储存控制器CTL1以外的部分接收到的控制器控制信号，或以自控制方式，生成存储器控制信号。该存储器控制信号由储存控制器CTL1供给宏存储器MM1的第1译码电路DC10。
图14是以方框表示作为另一个变形例的半导体集成电路装置104的结构图。如该图14所示，也可以在逻辑电路LG12上，设置第1译码电路DC10。这时，把相当于存储器控制信号的控制信号，从储存控制器CTL1，供给第1译码电路DC10。而且，从第1译码电路DC10，把相当于内部控制信号的控制信号，供给第2译码电路DC11。
图15是以方框表示作为又一个变形例的半导体集成电路装置106的结构图。如该图14所示，也可以在储存控制器CTL10的内部，设置第1译码电路DC10。这时，根据由储存控制器CTL10来的指令，第1译码电路DC10生成相当于内部控制信号的控制信号，供给第2译码电路DC11。
另外，上述图12到图15中的第2译码电路DC11的内部结构，跟上述实施例1示出的图5相同。
象以上的那样，本发明即使对混装有DRAM和逻辑电路的半导体集成电路装置，也可以应用。
[实施例9]
本发明的实施例9是将上述实施例3的动态型半导体储存装置应用于混装了逻辑电路的半导体集成电路装置的例子。
图16是以方框表示实施例9的半导体集成电路装置110的结构图。如图16所示，实施例9中的半导体集成电路装置110是在上述实施例3的动态型半导体储存装置上添加了逻辑电路LG20而构成的。该逻辑电路LG20为进行各种逻辑运算的电路。在该逻辑运算的过程中，或发生把数据写入宏储存器MM2的需要，或发生从宏存储器MM2读出数据的需要时，逻辑电路LG20把需要的请求，作为控制器控制信号送给储存控制器CTL2。并且，从逻辑电路LG20的外部，把对宏存储器MM2的数据写入请求，输入该逻辑电路LG20中，或者在输入数据读出请求时，逻辑电路LG20把需要的请求，作为控制器控制信号送给储存控制器CTL2。
在该控制器控制信号中，也可以照样包含宏存储器MM2中的地址，作为地址，可以包含指定下一个地址的这样的信息，根据该信息，也可以使储存控制器CTL2生成宏存储器MM2中的地址。
并且，对于宏存储器MM2的刷新请求的周期等的管理，也可以管理逻辑电路LG20运行，也可以管理储存控制器CTL2运行。在储存控制器CTL2进行刷新请求的管理时，刷新期间中从储存控制器CTL2给逻辑电路LG20发送占线信号。
该控制器控制信号所供给的储存控制器CTL2，根据该控制器控制信号，生成储存控制信号，并供给宏存储器MM2的第1译码电路DC20。并且，在储存控制器CTL2进行刷新请求的管理时，以自控制方式，生成储存控制信号，并供给第1译码电路DC20。以后的动作跟上述的实施例3同样。
图17表示本发明实施例9的另一个例子。如该图17所示，半导体集成电路装置112，是在逻辑电路LG21内部，具备储存控制器CTL2。该储存控制器CTL2，作为逻辑电路LG21的一部分进行运作，按照从逻辑电路LG21的储存控制器CTL2以外的部分接到的控制器控制信号，或以自控制方式，生成存储器控制信号。该存储器控制信号由储存控制器CTL2供给宏存储器MM2的第1译码电路DC20。
图18又是以方框表示作为另一个变形例的半导体集成电路装置114的结构图。如该图18所示，也可以作成在逻辑电路LG22上设置第1译码电路DC20。这时，把相当于存储器控制信号的控制信号，从储存控制器CTL2供给第1译码电路DC20。而且，从第1译码电路DC20，把相当于内部控制信号的控制信号，供给第2译码电路DC21。
图19是以方框表示又一个变形例的半导体集成电路装置116的结构图。如该图14所示，也可以作成，在储存控制器CTL20的内部设置第1译码电路DC20。这时，根据由储存控制器CTL20来的指令，第1译码电路DC20生成相当于内部控制信号的控制信号，供给第2译码电路DC21。
另外，上述图16到图19中的第2译码电路DC21的内部结构，跟上述实施例3中的图6B相同。
象以上的那样，本发明即使对混装有DRAM和逻辑电路的半导体集成电路装置，也可以应用。
[实施例10]
本发明的实施例10是将上述实施例4的动态型半导体储存装置应用于混装逻辑电路的半导体集成电路装置的例子。
图20是以方框表示实施例10的半导体集成电路装置120的结构图。如该图20所示，实施例10中的半导体集成电路装置120是在上述实施例4的动态型半导体储存装置上添加逻辑电路LG30而构成的。该逻辑电路LG30为执行各种逻辑运算的电路。在该逻辑运算的过程中，或发生把数据写入宏储存器MM3的需要，或发生从宏存储器MM3读出数据的需要时，逻辑电路LG30把需要的请求，作为控制器控制信号送给储存控制器CTL3。并且，从逻辑电路LG30的外部，把对宏存储器MM3的数据写入请求，输入该逻辑电路LG30中，或者在输入数据读出请求时，逻辑电路LG30把需要的请求，作为控制器控制信号送给储存控制器CTL3。
在该控制器控制信号中，也可以照样包含宏存储器MM3中的地址，作为地址，可以包含指定下一个地址的这样的信息，根据该信息，也可以使得储存控制器CTL3生成宏存储器MM3中的地址。
并且，对于宏存储器MM3的刷新请求的周期等的管理，也可以管理逻辑电路LG30运行，也可以管理储存控制器CTL3运行。在储存控制器CTL3进行刷新请求的管理时，刷新期间从储存控制器CTL3给逻辑电路LG30发送占线信号。
该控制器控制信号所供给的储存控制器CTL3，根据该控制器控制信号，生成储存控制信号，并供给宏存储器MM3的第1译码电路DC30。并且，在储存控制器CTL3进行刷新请求的管理时，以自控制方式，生成储存控制信号，并供给第1译码电路DC30。以后的动作跟上述的实施例4同样。
图21表示本发明实施例10的另一个例子。如该图21所示，半导体集成电路装置122是在逻辑电路LG31内部，具备储存控制器CTL3。该储存控制器CTL3，作为逻辑电路LG31的一部分进行运作，按照从逻辑电路LG31的储存控制器CTL3以外的部分接到的控制器控制信号，或以自控制方式，生成存储器控制信号。该存储器控制信号由储存控制器CTL3供给宏存储器MM3的第1译码电路DC30。
图22又是以方框表示作为另一个变形例的半导体集成电路装置124的结构图。如该图22所示，也可以作成在逻辑电路LG32上设置第1译码电路DC30。这时，把相当于存储器控制信号的控制信号，从储存控制器CTL3供给第1译码电路DC30。而且，从第1译码电路DC30，把相当于内部控制信号的控制信号，供给第2译码电路DC31。
图23是以方框表示又一个变形例的半导体集成电路装置126的结构图。如该图23所示，也可以作成，在储存控制器CTL30的内部设置第1译码电路DC30。这时，根据由储存控制器CTL30来的指令，第1译码电路DC30生成相当于内部控制信号的控制信号，供给第2译码电路DC31。
另外，上述图20到图23中的第2译码电路DC31的内部结构，跟上述实施例4中的图7B相同。而且，可以采用将图20到图23中的第1译码电路DC30和第2译码电路DC31的内部结构，作成跟上述实施例9同样的办法，利用页面长可变电路作为刷新控制电路。
象以上的那样，本发明即使对混装有DRAM和逻辑电路的半导体集成电路装置，也可以应用。
[实施例11]
本发明的实施例11是将上述实施例5的动态型半导体储存装置应用于混装逻辑电路的半导体集成电路装置的例子。
图24是以方框表示实施例11的半导体集成电路装置130的结构图。如该图24所示，实施例11中的半导体集成电路装置130是在上述实施例5的动态型半导体储存装置上添加逻辑电路LG40而构成的。该逻辑电路LG40为执行各种逻辑运算的电路。在该逻辑运算的过程中，或发生把数据写入宏储存器MM4的需要，或产生从宏存储器MM4读出数据的需要时，逻辑电路LG40把需要的请求，作为控制器控制信号送给储存控制器CTL4。并且，从逻辑电路LG40的外部，把对宏存储器MM4的数据的写入请求，输入该逻辑电路LG40中，或者在输入数据读出请求时，逻辑电路LG40也把需要的请求，作为控制器控制信号送给储存控制器CTL4。
在该控制器控制信号中，也可以照样包含宏存储器MM4中的地址，作为地址，可以包含指定下一个地址的这样的信息，根据该信息，也可以使得储存控制器CTL4生成宏存储器MM4中的地址。
并且，对于宏存储器MM4的刷新请求的周期等的管理，也可以管理逻辑电路LG40运行，也可以管理储存控制器CTL4运行。在储存控制器CTL4进行刷新请求的管理时，在刷新期间内，从储存控制器CTL4给逻辑电路LG40发送占线信号。
该控制器控制信号所供给的储存控制器CTL4，根据该控制器控制信号，生成储存控制信号，并供给宏存储器MM4的第1译码电路DC40。并且，在储存控制器CTL4进行刷新请求的管理时，以自控制方式，生成储存控制信号，并供给第1译码电路DC40。以后的动作跟上述的实施例5同样。
图25表示本发明实施例11的另一个例子。如该图25所示，半导体集成电路装置132是在逻辑电路LG41内部，具备储存控制器CTL4。该储存控制器CTL4，作为逻辑电路LG41的一部分进行运作，按照从逻辑电路LG41的储存控制器CTL4以外的部分接收到的控制器控制信号，或以自控制方式，生成存储器控制信号。该存储器控制信号由储存控制器CTL4供给宏存储器MM4的第1译码电路DC40。
图26又是以方框表示作为另一个变形例的半导体集成电路装置134的结构图。如该图26所示，也可以作成在逻辑电路LG42上设置第1译码电路DC40。这时，把相当于存储器控制信号的控制信号，从储存控制器CTL4供给第1译码电路DC40。而且，从第1译码电路DC40，把相当于内部控制信号的控制信号，供给第2译码电路DC41。
图27是以方框表示又一个变形例的半导体集成电路装置136的结构图。如该图27所示，也可以作成，在储存控制器CTL40的内部设置第1译码电路DC40。这时，根据由储存控制器CTL40来的指令，第1译码电路DC40生成相当于内部控制信号的控制信号，供给第2译码电路DC41。
另外，上述图24到图27中的第2译码电路DC41的内部结构，跟上述实施例5中的图8B相同。
象以上的那样，本发明即使对混装有DRAM和逻辑电路的半导体集成电路装置，也可以应用。
[实施例12]
本发明的实施例12是将上述实施例7的动态型半导体储存装置应用于混装逻辑电路的半导体集成电路装置的例子。
图28是以方框表示实施例12的半导体集成电路装置140的结构图。如该图28所示，实施例12中的半导体集成电路装置140是在上述实施例7的动态型半导体储存装置上添加逻辑电路LG50而构成的。该逻辑电路LG50为执行各种逻辑运算的电路。在该逻辑运算的过程中，或发生把数据写入宏储存器MM5的需要，或产生从宏存储器MM5读出数据的需要时，逻辑电路LG50把需要的请求，作为控制器控制信号送给储存控制器CTL5。并且，从逻辑电路LG50的外部，把对宏存储器MM5的数据的写入请求，输入该逻辑电路LG50中，或者在输入数据读出请求时，逻辑电路LG50也把需要的请求，作为控制器控制信号送给储存控制器CTL5。
在该控制器控制信号中，也可以照样包含宏存储器MM5中的地址，作为地址，可以包含指定下一个地址的这样的信息，根据该信息，也可以使得储存控制器CTL5生成宏存储器MM5中的地址。
并且，对于宏存储器MM5的刷新请求的周期等的管理，也可以管理逻辑电路LG50运行，也可以管理储存控制器CTL5运行。在储存控制器CTL5进行刷新请求的管理时，在刷新期间内，从储存控制器CTL5给逻辑电路LG50发送占线信号。
该控制器控制信号所供给的储存控制器CTL5，根据该控制器控制信号，生成储存控制信号，并供给宏存储器MM5的第1译码电路DC50。并且，在储存控制器CTL5进行刷新请求的管理时，以自控制方式，生成储存控制信号，并供给第1译码电路DC50。以后的动作跟上述的实施例7同样。
图29表示本发明实施例12的另一个例子。如该图29所示，半导体集成电路装置142是在逻辑电路LG51内部，具备储存控制器CTL5。该储存控制器CTL5，作为逻辑电路LG51的一部分进行运作，按照从逻辑电路LG51的储存控制器CTL5以外的部分接收到的控制器控制信号，或以自控制方式，生成存储器控制信号。该存储器控制信号由储存控制器CTL5供给宏存储器MM5的第1译码电路DC50。
图30又是以方框表示作为另一个变形例的半导体集成电路装置144的结构图。如该图30所示，也可以作成在逻辑电路LG52上设置第1译码电路DC50。这时，把相当于存储器控制信号的控制信号，从储存控制器CTL5供给第1译码电路DC50。而且，从第1译码电路DC50，把相当于内部控制信号的控制信号，供给第2译码电路DC51。
图31是以方框表示又一个变形例的半导体集成电路装置146的结构图。如该图31所示，也可以作成，在储存控制器CTL50的内部设置第1译码电路DC50。这时，根据由储存控制器CTL50来的指令，第1译码电路DC50生成相当于内部控制信号的控制信号，供给第2译码电路DC51。
另外，上述图28到图31中的第2译码电路DC51的内部结构，跟上述实施例7中的图11相同。
象以上的那样，本发明即使对混装有DRAM和逻辑电路的半导体集成电路装置，也可以应用。
倘按照以上所述那样的本发明，对于刷新方式，通过减少在1个储存体内同时活性化的子阵列数，可以减轻储存控制器的负荷，实现DRAM系统的性能提高。并且，可以使同时活性化的储存体数减少，降低在采用读出放大器方式的非独立储存体结构中特有的动作制约的发生频度。因此，不需要富裕预充电期间，成为可能高速动作。

Claims (47)

1、一种动态型随机存取存储装置，其特征在于包括：
一个由多个各以多个子阵列构成的存储体和在不同存储体内的子阵列之间共用的多个读出放大电路组成的存储单元阵列；
一个控制电路：具有将从所述各存储体中选择用于读出或写入数据的一个或多个子阵列激活的行存取方式，和将所述各存储体内的多个子阵列一并同时激活以刷新存储单元内数据的刷新方式，并且，以所述刷新方式一并同时激活的某一个存储体内的子阵列数多于以所述行存取方式所激活的某一个存储体内的子阵列数。
2、根据权利要求1所述的动态型随机存取存储装置，其特征是：
所述多个子阵列构成多个存储块，各存储块包括各不同存储体内的某一个子阵列，而且，各存储块内的多个子阵列按每相邻的数个子阵列可共用一个读出放大电路进行排列。
3、根据权利要求2所述的动态型随机存取存储装置，其特征是：所述各存储块包括所述存储单元阵列的所有储存体。
4、根据权利要求2所述的动态型随机存取存储装置，其特征是：所述各存储块包括所述存储单元阵列的一部分储存体。
5、根据权利要求2所述的动态型随机存取存储装置，其特征是：所述各存储体内的多个子阵列之间不共用任何读出放大电路，某一个存储体内的全部子阵列以刷新方式一并同时激活。
6、根据权利要求5所述的动态型随机存取存储装置，其特征是所述控制电路包括：
第一译码器，用于导入第一地址信号和刷新控制信号，并在所述行存取方式中，根据所述第一地址信号输出第一内部信号，以实现从所述多个存储体中选择子阵列；在所述刷新方式中，根据所述刷新控制信号输出第一内部信号，以选择所述多个存储体中的所有子阵列；
第二译码器，用于导入第二地址信号和所述第一内部信号，并在所述行存取方式中，根据所述第二地址信号和所述第一内部信号输出第二内部信号，以输出选择一个子阵列；在所述刷新方式中，根据所述第二地址信号和所述第一内部信号输出第二内部信号，以选择某一个存储体内的全部子阵列。
7、根据权利要求6所述的动态型随机存取存储装置，其特征是：
所述第一地址信号、第二地址信号和刷新控制信号，都是根据存储控制器输出的信号产生的。
8、根据权利要求6所述的动态型随机存取存储装置，其特征是：
所述控制电路包括一条页面长度可变信号线，用于在所述行存取方式中一并同时激活某一个存储体内的多个子阵列，该页面长度可变信号线还用作在所述刷新方式中传送所述刷新控制信号的刷新控制线。
9、根据权利要求1所述的动态型随机存取存储装置，其特征是：
所述多个子阵列构成至少一个存储块，其中的多个子阵列按每相邻的数个子阵列可共用一个读出放大电路进行排列，但是，属于同一个存储体的子阵列不共用任何读出放大电路。
10、根据权利要求9所述的动态型随机存取存储装置，其特征是：在所述多个子阵列的排列顺序中，每隔1个指定所述子阵列作为一个储存体。
11、根据权利要求9所述的动态型随机存取存储装置，其特征是：各存储体内的所述多个子阵列不共用任何读出放大电路；某一个存储体内的全部子阵列以刷新方式一并同时激活。
12、根据权利要求11所述的动态型随机存取存储装置，其特征是所述控制电路包括：
第一译码器，用于导入第一地址信号和刷新控制信号，并在所述行存取方式中，根据所述第一地址信号输出第一内部信号，以实现从所述多个存储体中选择子阵列；在所述刷新方式中，根据所述刷新控制信号输出第一内部信号，以选择所述多个存储体中的所有子阵列；
第二译码器，用于导入第二地址信号和所述第一内部信号，并在所述行存取方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以输出选择一个子阵列；在所述刷新方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以选择某一个存储体内的全部子阵列。
13、根据权利要求12所述的动态型随机存取存储装置，其特征是：在所述多个子阵列的排列顺序中，地址是按其排列一端相当于所述第二地址信号中的最低位地址，另一端相当于所述第二地址信号中的最高位地址而确立的。
14、根据权利要求12所述的动态型随机存取存储装置，其特征是：所述第一地址信号、第二地址信号和刷新控制信号，都是根据存储控制器输出的信号产生的。
15、一种动态型随机存取存储装置，其特征在于包括：
一个由多个各以多个子阵列构成的存储体和在所述多个存储体之间共用的多个读出放大电路组成的存储单元阵列，其中，同一个存储体中的所述多个子阵列经有序排列共用多个读出放大电路；
一个控制电路：具有将从所述各存储体中选择用于读出或写入数据的一个或多个子阵列激活的行存取方式，和将各存储体内的所述多个子阵列一并同时激活以刷新存储单元内数据的刷新方式，其中，以刷新方式一并同时激活的某一个存储体内的子阵列数多于以行存取方式所激活的某一个存储体内的子阵列数。
16、根据权利要求15所述的动态型随机存取存储装置，其特征是：所述控制电路以刷新方式一并同时激活的属于某一个存储体的多个子阵列，不共用任何读出放大电路。
17、根据权利要求15所述的动态型随机存取存储装置，其特征是：
所述存储单元阵列将存储体分为两组：第一组由在某一个存储体内不共用读出放大电路的多个子阵列构成，第二组由在某一个存储体内与不共用读出放大电路的所述第一组不同的多个子阵列构成；
所述控制电路以刷新方式一并同时激活在某一个存储体内的所述第一组或第二组子阵列。
18、根据权利要求17所述的动态型随机存取存储装置，其特征是所述控制电路包括：
第一译码器，用于导入第一地址信号和刷新控制信号，并在所述行存取方式中，根据所述第一地址信号输出第一内部信号，以实现从所述多个存储体中选择子阵列；在所述刷新方式中，根据所述第一地址信号和刷新控制信号输出第一内部信号，以选择所述多个存储体内的所述第一组或第二组子阵列；
第二译码器，用于导入第二地址信号和所述第一内部信号，并在所述行存取方式中，根据所述第二地址信号输出第二内部信号，以输出选择一个子阵列；在所述刷新方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以选择某一个存储体内的所述第一组或第二组子阵列。
19、根据权利要求18所述的动态型随机存取存储装置，其特征是：所述第一地址信号、第二地址信号和刷新控制信号，都是根据存储控制器输出的信号产生的。
20、一种半导体集成电路装置，其特征在于包括：
一个由多个各以多个子阵列构成的存储体和在不同存储体内的子阵列之间共用的多个读出放大电路组成的存储单元阵列；
一个控制电路：具有将从所述各存储体中选择用于读出或写入数据的一个或多个子阵列激活的行存取方式，和将所述各存储体内的多个子阵列一并同时激活以刷新存储单元内数据的刷新方式，以所述刷新方式一并同时激活的某一个存储体内的子阵列数多于以所述行存取方式所激活的某一个存储体内的子阵列数；
一个逻辑运算电路：执行各种逻辑运算，并根据从所述存储单元阵列读出数据或向所述存储单元阵列写入数据的需要而被激活，以便实现通过所述控制电路从所述存储单元阵列读出数据或向所述存储单元阵列写入数据。
21、根据权利要求20所述的半导体集成电路装置，其特征是：所述多个子阵列构成多个存储块，各存储块包括各不同存储体中的某一个子阵列；并且这些子阵列在所述各存储块内按每相邻的数个子阵列可共用一个读出放大电路进行排列。
22、根据权利要求21所述的半导体集成电路装置，其特征是：所述各存储块包括所述存储单元阵列中的所有存储体。
23、根据权利要求21所述的半导体集成电路装置，其特征是：所述各存储块包括所述存储单元阵列中的一部分存储体。
24、根据权利要求21所述的半导体集成电路装置，其特征是：在所述各存储体内的所述多个子阵列不共用任何读出放大电路；某一个存储体内的所有子阵列以刷新方式一并同时激活。
25、根据权利要求24所述的半导体集成电路装置，其特征是所述控制电路包括：
第一译码器，用于导入第一地址信号和刷新控制信号，并在所述行存取方式中，根据第一地址信号输出第一内部信号，以实现从所述多个存储体中选择子阵列；在所述刷新方式中，根据所述刷新控制信号输出第一内部信号，以选择所述多个存储体中的所有子阵列；
第二译码器，用于导入第二地址信号和所述第一内部信号，并在所述行存取方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以输出选择一个子阵列；在所述刷新方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以选择某一个存储体内的全部子阵列。
26、根据权利要求25所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述存储单元阵列和所述控制电路构成一个宏存储器。
27、根据权利要求25所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路和所述存储控制器构成一个逻辑电路；所述存储单元阵列和所述控制电路构成一个宏存储器。
28、根据权利要求25所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路、存储控制器和控制信号发生电路构成一个逻辑电路；所述存储单元阵列、所述第一译码器及第二译码器构成一个宏存储器。
29、根据权利要求25所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路、存储控制器和控制信号发生电路构成一个逻辑电路；设置于所述存储控制器内的所述控制信号发生电路、所述存储单元阵列和所述第一译码器及第二译码器构成一个宏存储器。
30、根据权利要求25所述的半导体集成电路装置，其特征是：所述控制电路包括一个可将某一个存储体内的多个子阵列以行存取方式一并同时激活的页面长度可变信号线，该页面长度可变信号线还用作在所述刷新方式中传送所述刷新控制信号的刷新控制线。
31、根据权利要求20所述的半导体集成电路装置，其特征是：所述多个子阵列构成至少一个存储块，在该存储块内的多个子阵列按每相邻数个子阵列可共用一个读出放大电路进行排列，但是，属于同一个存储体的多个子阵列不共用任何读出放大电路。
32、根据权利要求31所述的半导体集成电路装置，其特征是：在所述多个子阵列的排列顺序中，每隔数个子阵列定为一个储存体。
33、根据权利要求31所述的半导体集成电路装置，其特征是：在所述各存储体内的多个子阵列不共用任何读出放大电路；某一个存储体内的全部子阵列以刷新方式一并激活。
34、根据权利要求33所述的半导体集成电路装置，其特征是所述控制电路包括：
第一译码器，用于导入第一地址信号和刷新控制信号，并在所述行存取方式中，根据所述第一地址信号输出第一内部信号，以实现从所述多个存储体中选择子阵列；在所述刷新方式中，根据所述刷新控制信号输出第一内部信号，以选择所述多个存储体中的所有子阵列；
第二译码器，用于导入第二地址信号和所述第一内部信号，并在所述行存取方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以输出选择一个子阵列；在所述刷新方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以选择某一个存储体内的全部子阵列。
35、根据权利要求34所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述存储单元阵列和所述控制电路构成一个宏存储器。
36、根据权利要求34所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号生成电路；
所述逻辑运算电路和所述存储控制器构成一个逻辑电路；所述存储单元阵列和所述控制电路构成一个宏存储器。
37、根据权利要求34所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路、所述存储控制器和所述控制信号发生电路构成一个逻辑电路；所述存储单元阵列和所述第一译码器及第二译码器构成一个宏存储器。
38、根据权利要求34所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路、所述存储控制器和所述控制信号发生电路构成一个逻辑电路；设置于所述存储控制器内的控制信号发生电路、所述存储单元阵列、所述第一译码器及第二译码器构成一个宏存储器。
39、根据权利要求34所述的半导体集成电路装置，其特征是：在所述多个子阵列的排列顺序中，地址是按其排列的一端相当于所述第二地址信号中的最低位地址，另一端相当于所述第二地址信号中的最高位地址而确立的。
40、一种半导体集成电路装置，其特征在于包括：
一个由多个各以多个子阵列构成的存储体和在所述多个存储体之间共用的多个读出放大电路组成的存储单元阵列，属于同一个存储体的多个子阵列经有序排列共用多个读出放大电路；
一个控制电路：具有将从所述各个存储体中选择用于读出或写入数据的一个或多个子阵列激活的行存取方式，和将所述各存储体内的多个子阵列一并同时激活以刷新存储单元内数据的刷新方式，以所述刷新方式一并同时激活的某一个存储体内的子阵列数多于以所述行存取方式所激活的某一个存储体内的子阵列数；
一个逻辑运算电路：执行各种逻辑运算，并根据从所述存储单元阵列读出数据或向所述存储单元阵列写入数据的需要而被激活，以实现通过所述控制电路从所述存储单元阵列读出数据或向所述储存单元阵列写入数据。
41、根据权利要求40所述的半导体集成电路装置，其特征是：所述控制电路以刷新方式一并同时激活的属于同一个存储体的多个子阵列，不共用任何读出放大电路。
42、根据权利要求40所述的半导体集成电路装置，其特征是：所述存储单元阵列将所述存储体分为两组：第一组由在某一存储体内不共用读出放大电路的多个子阵列构成，第二组由在某一存储体内与不共用读出放大电路的所述第一组不同的多个子阵列构成；
所述控制电路以所述刷新方式一并同时激活某一个存储体内的所述第一组或第二组子阵列。
43、根据权利要求42所述的半导体集成电路装置，其特征是所述控制电路包括：
第一译码器，用于导入第一地址信号和刷新控制信号，并在所述行存取方式中，根据所述第一地址信号输出第一内部信号，以实现从所述多个存储体选择子阵列；在所述刷新方式中，根据所述第一地址信号和刷新控制信号输出第一内部信号，以选择所述多个存储体内的所述第一组或第二组子阵列；
第二译码器，用于导入第二地址信号和所述第一内部信号，并在所述行存取方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以输出选择一个子阵列；在所述刷新方式中，根据所述第二地址信号和第一内部信号输出第二内部信号，以选择某一个存储体内的所述第一组或第二组子阵列。
44、根据权利要求43所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述存储单元阵列和所述控制电路构成一个宏存储器。
45、根据权利要求43所述的半导体集成电路装置，其特征是：它还具备根据一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个可导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路和所述存储控制器构成一个逻辑电路；所述存储单元阵列和所述控制电路构成一个宏存储器。
46、根据权利要求43所述的半导体集成电路装置，其特征是：它还具备一个存储存控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个可导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生电路；
所述逻辑运算电路、所述存储控制器和所述控制信号发生电路构成一个逻辑电路；所述存储单元阵列、所述第一译码器及第二译码器构成一个宏存储器。
47、根据权利要求43所述的半导体集成电路装置，其特征是：它还具备一个存储控制器，用于根据来自所述逻辑运算电路的控制器控制信号或自身控制输出存储控制信号；
所述控制电路还具备一个可导入所述存储控制信号并根据该存储控制信号输出所述第一地址信号、第二地址信号和刷新控制信号的控制信号发生成电路；
所述逻辑运算电路、所述存储控制器和所述控制信号发生电路构成一个逻辑电路；设置于所述存储控制器内的所述控制信号发生电路、所述存储单元阵列、所述第一译码器及第二译码器构成一个宏存储器。
CNB001064487A 1999-04-09 2000-04-10 动态型半导体储存装置和半导体集成电路装置 Expired - Fee Related CN1322513C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP103272/1999 1999-04-09
JP10327299 1999-04-09
JP2000066263A JP4270707B2 (ja) 1999-04-09 2000-03-10 ダイナミック型半導体記憶装置
JP066263/2000 2000-03-10

Publications (2)

Publication Number Publication Date
CN1270393A CN1270393A (zh) 2000-10-18
CN1322513C true CN1322513C (zh) 2007-06-20

Family

ID=26443917

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001064487A Expired - Fee Related CN1322513C (zh) 1999-04-09 2000-04-10 动态型半导体储存装置和半导体集成电路装置

Country Status (5)

Country Link
US (2) US6370077B1 (zh)
JP (1) JP4270707B2 (zh)
KR (1) KR100349275B1 (zh)
CN (1) CN1322513C (zh)
TW (1) TW465075B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6715013B1 (en) * 1999-08-16 2004-03-30 Hewlett-Packard Development Company, L.P. Bus system having improved control process
US6571325B1 (en) * 1999-09-23 2003-05-27 Rambus Inc. Pipelined memory controller and method of controlling access to memory devices in a memory system
US6479851B1 (en) * 2000-05-16 2002-11-12 Hynix Semiconductor, Inc. Memory device with divided bit-line architecture
JP4001724B2 (ja) * 2001-03-29 2007-10-31 富士通株式会社 半導体記憶装置
US6549483B2 (en) * 2001-03-30 2003-04-15 Atmos Corporation RAM having dynamically switchable access modes
JP3967559B2 (ja) * 2001-04-06 2007-08-29 富士通株式会社 制御回路及び半導体記憶装置
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
KR100510496B1 (ko) * 2002-11-19 2005-08-26 삼성전자주식회사 페이지 길이를 변환할 수 있는 구조를 가지는 반도체메모리 장치 및 상기 반도체 메모리 장치의 페이지 길이변환방법
KR100562335B1 (ko) * 2003-04-30 2006-03-17 주식회사 하이닉스반도체 동작시 노이즈를 줄일 수 있는 반도체 메모리 장치
DE10339665B3 (de) * 2003-08-28 2005-01-13 Infineon Technologies Ag Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
JP4191018B2 (ja) 2003-11-26 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置のリフレッシュ制御方式
KR100650730B1 (ko) * 2004-12-28 2006-11-27 주식회사 하이닉스반도체 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치
JP2009198882A (ja) * 2008-02-22 2009-09-03 Seiko Epson Corp デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器
US8134852B2 (en) 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
KR102193444B1 (ko) 2014-04-28 2020-12-21 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102282971B1 (ko) 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
KR102446713B1 (ko) * 2016-02-15 2022-09-27 에스케이하이닉스 주식회사 전자 장치
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US10402110B2 (en) 2016-08-04 2019-09-03 Rambus Inc. Adjustable access energy and access latency memory system and devices
US11204826B2 (en) * 2018-09-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory error detection and correction
CN109902041A (zh) * 2019-03-11 2019-06-18 中国核动力研究设计院 一种基于fpga的sdram驱动器设计方法
US11081149B1 (en) * 2020-03-31 2021-08-03 Winbond Electronics Corp. Memory device for artificial intelligence operation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85101754A (zh) * 1985-04-01 1987-01-24 株式会社日立制作所 计算机存储器之刷新电路
CN1094840A (zh) * 1993-01-20 1994-11-09 株式会社日立制作所 动态随机存取存储器
US5410512A (en) * 1992-05-22 1995-04-25 Kabushiki Kaisha Toshiba Semiconductor memory device
CN1169205A (zh) * 1995-09-14 1997-12-31 三星电子株式会社 动态随机存取存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
TW378330B (en) * 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85101754A (zh) * 1985-04-01 1987-01-24 株式会社日立制作所 计算机存储器之刷新电路
US5410512A (en) * 1992-05-22 1995-04-25 Kabushiki Kaisha Toshiba Semiconductor memory device
CN1094840A (zh) * 1993-01-20 1994-11-09 株式会社日立制作所 动态随机存取存储器
CN1169205A (zh) * 1995-09-14 1997-12-31 三星电子株式会社 动态随机存取存储器

Also Published As

Publication number Publication date
TW465075B (en) 2001-11-21
US6370077B1 (en) 2002-04-09
JP4270707B2 (ja) 2009-06-03
CN1270393A (zh) 2000-10-18
JP2000353383A (ja) 2000-12-19
US20020114209A1 (en) 2002-08-22
KR100349275B1 (ko) 2002-08-21
KR20010029624A (ko) 2001-04-06
US6496442B2 (en) 2002-12-17

Similar Documents

Publication Publication Date Title
CN1322513C (zh) 动态型半导体储存装置和半导体集成电路装置
US7349277B2 (en) Method and system for reducing the peak current in refreshing dynamic random access memory devices
US11615831B2 (en) Apparatuses and methods for memory mat refresh sequencing
US9892779B2 (en) Memory device performing hammer refresh operation and memory system including the same
US7551502B2 (en) Semiconductor device
US8867294B2 (en) Semiconductor device, refresh control method thereof and computer system
US8743643B2 (en) Dynamic random access memory with fully independent partial array refresh function
US6879536B2 (en) Semiconductor memory device and system outputting refresh flag
US20080212386A1 (en) Semiconductor memory device, semiconductor device, memory system and refresh control method
US20030002315A1 (en) Low-power semiconductor memory device
US7420867B2 (en) Semiconductor memory device and method for operating a semiconductor memory device
US7961541B2 (en) Memory device with self-refresh operations
US7564730B2 (en) Memory
US8315118B2 (en) Precharge method of semiconductor memory device and semiconductor memory device using the same
US6175535B1 (en) Cycle control circuit for extending a cycle period of a dynamic memory device subarray
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
US6999369B2 (en) Circuit and method for refreshing memory cells of a dynamic memory
KR100414716B1 (ko) 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법
US20230221871A1 (en) Memory device and operating method thereof
JPH1153882A (ja) 半導体記憶装置
KR20120098055A (ko) 메모리 장치 및 이의 리프레쉬 제어방법
US20230238053A1 (en) Amplification circuit, control method, and memory
KR100351446B1 (ko) 동기식 디램
KR20230108676A (ko) 메모리 장치 및 그것의 동작 방법
JPH0478092A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CI01 Publication of corrected invention patent application

Correction item: Priority second

Correct: 2000.03.10 JP 066263/2000

False: 2000.05.10 JP 066263/2000

Number: 42

Volume: 16

CI03 Correction of invention patent

Correction item: Priority second

Correct: 2000.03.10 JP 066263/2000

False: 2000.05.10 JP 066263/2000

Number: 42

Page: The title page

Volume: 16

COR Change of bibliographic data

Free format text: CORRECT: PRIORITY ^ NO. 2; FROM: 2000.5.10 JP 066263/2000 TO: 2000.3.10 JP 066263/2000

ERR Gazette correction

Free format text: CORRECT: PRIORITY ^ NO. 2; FROM: 2000.5.10 JP 066263/2000 TO: 2000.3.10 JP 066263/2000

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070620