JP2000353383A

JP2000353383A - ダイナミック型半導体記憶装置、及び、半導体集積回路装置

Info

Publication number: JP2000353383A
Application number: JP2000066263A
Authority: JP
Inventors: Satoru Takase; 瀬覚高; Takehiko Hara; 毅彦原; Kaoru Nakagawa; 川薫中; Masaru Koyanagi; 柳勝小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-04-09
Filing date: 2000-03-10
Publication date: 2000-12-19
Anticipated expiration: 2020-03-10
Also published as: US6496442B2; KR100349275B1; KR20010029624A; TW465075B; US20020114209A1; US6370077B1; JP4270707B2; CN1322513C; CN1270393A

Abstract

(57)【要約】【課題】動作制約の発生確率を低減して、高速動作を
可能にすると共に、システムパフォマンス向上を図った
非独立バンク方式のＤＲＡＭを提供する。【解決手段】それぞれ複数のサブアレイにより構成さ
れる複数のパンクを有し、異なるバンクのサブアレイの
間で共有されるセンスアンプ回路を有するＤＲＡＭにお
いて、データ読み出し又は書込みのために前記名バンク
内の選択されたサブアレイを活性化するロウアクセスモ
ードを有し、前記名バンク内の複数のサブアレイを同一
タイミングで活性化してメモリセルデータをリフレッシ
ュするリフレッシュモードを有し、且つ前記リフレッシ
ュモードにおいて１バンク内で同一タイミングで活性化
されるサブアレイの数が前記ロウアクセスモードにおい
て１バンク内で活性化されるサブアレイの数より多い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
半導体記装置（ＤＲＡＭ）及び半導体集積回路装置に係
り、特にリフレッシュ動作の改良に関する。

【０００２】

【従来の技術】ＤＲＡＭでは、メモリセルデータのリフ
レッシュ動作が必須であり、ある時間内に全メモリセル
のデータに対してリフレッシュが行われる必要がある。
リフレッシュに失敗すると、メモリセル電荷のリークに
よりデータ読み出しが不可能となる。

【０００３】最近は、ＤＲＡＭが大容量化するにつれて
リフレッシュに要する時間が長くなり、これがＤＲＡＭ
システムのパフォマンスに与える影響を考慮する必要が
生じている。即ち、通常ＤＲＡＭのリフレッシュ動作
は、メモリコントローラ等により制御されているが、大
容量化につれてメモリコントローラがリフレッシュ要求
を出す時間が増え、これが通常動作の時間を圧迫するか
らである。

【０００４】この問題を解決する一つの方法として、メ
モリコントローラからの１回のリフレッシュ命令で複数
のサブアレイを同時にリフレッシュする方法がある。こ
れにより、メモリコントローラのリフレッシュ要求回数
を減らすことができ、従ってメモリコントローラの負荷
を軽減することができる。これは、従来より行われてい
る手法である。

【０００５】一方、大容量ＤＲＡＭシステムのパフォマ
ンスを向上させるために、最近は“マルチバンク方式”
が採用されるようになっている。この方式では、複数の
バンクをアクセスする際にアクセス時間の一部をオーバ
ラップさせるインターリーブ動作を行わせることによ
り、実質的にアクセス時間の短縮を図ることが可能とな
る。

【０００６】また最近のＤＲＡＭでは、面積効率を向上
させるために、隣り合うサブアレイでセンスアンプ回路
を共有する“共有センスアンプ方式”が採用されてい
る。この方式では、センスアンプ回路領域の面積を、共
有センスアンプ方式でない場合に比べて１／２近くまで
削減することができる。

【０００７】更に、上述した“マルチバンク方式”と
“共有センスアンプ方式”を同時に採用する“非独立バ
ンク方式”も提案されている（“A 1.6Gbytes DRAM一wi
th Flexib1e Mapping Redundancy Technique and Addit
iona1 Reflesh Scheme”,1999ISSC digest of technica
l papers, pp.410(ISSN 0193-6530）参照）。この方式
では、隣り合うバンクが独立ではなく、隣り合うバンク
のサブアレイの間でセンスアンプ回路を共有することに
より、マルチバンク方式と共有センスアンプ方式の利点
を共に活かすことを可能としている。

【０００８】

【発明が解決しようとする課題】しかし、非独立バンク
方式の場合、共有センスアンプ方式を採用した結果とし
ての動作制約があり、センスアンプ回路を共有する二つ
のバンクは同時に活性化することができない。これは、
共有センスアンプ回路が二つのサブアレイで共有してい
るとはいえ、そのセンスアンプ回路が一方のサブアレイ
について使用されている間は、他方のサブアレイからは
切り離されていなければならないからである。この動作
制約は、リフレッシュ動作についても同様である。即ち
リフレッシュ動作のための活性化も、センスアンプ回路
を共有するサブアレイについては、一方をプリチャージ
状態にしなければ、他方を活性にすることができない。

【０００９】上述の動作制約は、ＤＲＡＭシステムのパ
フォマンスに影響を与える。例えば、注目するサブアレ
イに対してリフレッシュ動作を開始したいときに、この
サブアレイとセンスアンプ回路を共有する隣のサブアレ
イが活性状態にある場合には、その隣のサブアレイをプ
リチャージ状態にするまで待たなければならない。ま
た、通常動作において、注目するサブアレイのデータに
アクセスしたいときに、センスアンプ回路を共有する隣
のサブアレイにリフレッシュ要求が来た場合に、リフレ
ッシュ動作が優先される場合には、注目するサブアレイ
を一旦プリチャージして、隣のサブアレイがリフレッシ
ュ動作を終了し、更にプリチャージした後、改めて注目
するサブアレイを活性化する必要がある。

【００１０】この発明は、上記事情を考慮してなされた
もので、動作制約の発生確率を低減して高速動作を可能
にすると共に、システムパフォマンス向上を図った非独
立バンク方式のＤＲＡＭを提供することを目的としてい
る。また、このようなＤＲＡＭとロジック回路とを混載
した半導体集積回路装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明は、それぞれ複
数のサブアレイにより構成される複数のバンクを有し、
異なるバンクのサブアレイの間で共有されるセンスアン
プ回路を有するダイナミック型半導体記憶装置におい
て、データ読み出し又は書込みのために前記各バンク内
の選択されたサブアレイを活性化するロウアクセスモー
ドを有し、前記各バンク内の複数のサブアレイを同一タ
イミングで活性化してメモリセルデータをリフレッシュ
するリフレッシュモードを有し、且つ前記リフレッシュ
モードにおいて１バンク内で同一タイミングで活性化さ
れるサブアレイの数が前記ロウアクセスモードにおいて
１バンク内で活性化されるサブアレイの数より多いこと
を特徴とする。ここで、複数のサブアレイを同一タイミ
ングで活性化するとは、メモリコントローラからの１つ
の命令で複数のサブアレイを活性化することを意味す
る。したがって、メモリコントローラからの１つの命令
で、メモリ内部では時間的にずれて複数のサブアレイの
活性化が行われても良い。

【００１２】この発明によると、リフレッシュモードに
おいて１バンク内で同一タイミングで活性化されるサブ
アレイ数を大きくすることにより、メモリコントローラ
の負担を軽減するとができる。これにより、ＤＲＡＭシ
ステムのパフォマンス向上が図られる。また、バンク内
で同一タイミングで活性化されるサブアレイ数を大きく
することにより、同一タイミングで活性化されるバンク
数を少なくすることができ、この結果、共有センスアン
プ方式を採用した非独立バンク構成に特有の動作制約の
発生頻度が低くなる。これにより、余分なプリチャージ
期間が必要なくなり、実効的なデータ転送レートが高く
なって高速動作が可能になる。

【００１３】具体的にこの発明において、各バンク内で
は複数のサブアレイがセンスアンプ回路を共有せず、リ
フレッシュモードでは１バンク内の全サブアレイが同一
タイミングで活性化されるようにすることができる。こ
れにより、動作制約は最小限に抑えられる。

【００１４】またこの発明において、例えば、複数ずつ
のサブアレイからなる互いに独立の複数のブロックが配
置され、各ブロック内で複数のサブアレイが隣接するも
の同士でセンスアンプ回路を共有して配列され、且つ各
ブロックから選ばれた複数のサブアレイが１バンクを構
成するようにしてもよい。

【００１５】この場合、ロウアクセスモードにおいてバ
ンクアドレスと、ブロックを指定するアドレス（例え
ば、ロウアドレスの上位ビット）とにより一つのバンク
の中の一つのサブアレイを選択するためのデコード回路
に対して、リフレッシュモードにおいてリフレッシュ信
号によりそのブロック選択機能を制限して一つのバンク
内の複数のサブアレイを同一タイミングで活性化するた
めのリフレッシュ制御回路を設けることができる。

【００１６】また、上述のデコード回路の他に、そのデ
コード回路のブロック選択機能を制限して一つのバンク
内の複数のサブアレイを同一タイミングで活性化するた
めのページ長可変信号線を有する場合に、そのページ長
可変信号線を、リフレッシュモードにおいてデコード回
路のブロック選択機能を制限して一つのバンク内の複数
のサブアレイを同一タイミングで活性化するためのリフ
レッシュ制御線として用いることができる。

【００１７】更にこの発明において、複数のサブアレイ
が隣接するもの同士でセンスアンプ回路を共有して配列
形成される場合に、その配列順に一つおきのサブアレイ
が１バンクとして指定され、且つその配列の一端側が最
下位バンクアドレス、他端側が最上位バンクアドレスと
なるようにアドレスが設定されることができる。

【００１８】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００１９】［実施の形態１］図１は、実施の形態１に
よるＤＲＡＭのメモリセルアレイ構成を示す。この実施
の形態１は、１６個のサブアレイが４個ずつで１バンク
を構成して、４バンク構成とした例である。具体的に、
４個ずつのサブアレイ（Ａ００，Ａ１０，Ａ２０，Ａ３
０），（Ａ０１，Ａ１１，Ａ２１，Ａ３１），（Ａ０
２，Ａ１２，Ａ２２，Ａ３２），（Ａ０３，Ａ１３，Ａ
２３，Ａ３３）がそれぞれ、隣接するサブアレイ間でセ
ンスアンプ回路ＳＡｓを共有してブロック１，２，３，
４を構成している。各ブロック１〜４の両端には、他の
サブアレイと共有されない独立センスアンプ回路ＳＡｉ
を持つ。

【００２０】なお以下の各実施の形態においても、隣接
サブアレイで共有されるセンスアンプ回路を“ＳＡｓ”
として示し、他のサブアレイと共有されないセンスアン
プ回路を“ＳＡｉ”として示す。

【００２１】各ブロック１〜４内の、最初のサブアレイ
Ａ００，Ａ０１，Ａ０２及びＡ０３が１つのバンクＢ０
を構成する。同様に、２番目のサブアレイＡ１０，Ａ１
１，Ａ１２及びＡ１３が他のバンクＢ１を構成し、３番
目のサブアレイＡ２０，Ａ２１，Ａ２２及びＡ２３が更
にバンクＢ２を構成し、４番目のサブアレイＡ３０，Ａ
３１，Ａ３２及びＡ３３が残りのバンクＢ３を構成す
る。従ってこの実施の形態の場合、各バンク内では４個
のサブアレイの間でセンスアンプ回路を共有しておら
ず、バンク間でセンスアンプ回路を共有していることに
なる。すなわち、例えばバンクＢ０のサブアレイＡ０
０、Ａ０１、Ａ０２、Ａ０３の間では、センスアンプＳ
Ａｓ、Ｓａｉは共有していない。しかし、異なるバンク
Ｂ０、Ｂ１のサブアレイＡ００、Ａ１０の間では、セン
スアンプＳＡｓを共有している。

【００２２】なおこの明細書において、“サブアレイ”
とは、複数本ずつのビット線とワード線が互いに交差し
て連続的に配設され、その交差部にメモリセルが配置さ
れたメモリセルアレイの範囲である。また、“バンク”
とは、バンクアドレスにより指定されるサブアレイの範
囲である。通常バンクアドレスは、ワード線選択を行う
ロウアドレスとビット線選択を行うカラムアドレスのそ
れぞれ最上位に共通に、「ｂａｎｋ」として付加され
る。４バンクの場合であれば、バンクアドレスは、ｂａ
ｎｋ０，ｂａｎｋ１の２ビットで定義される。これら４
つのバンクＢ０、Ｂ１、Ｂ２、Ｂ３は、メモリコントロ
ーラＣＴＬ１により、第１デコード回路ＤＣ１０及び第
２デコード回路ＤＣ１１を介して、制御される。

【００２３】すなわち、メモリコントローラＣＴＬ１
は、メモリチップＭＥＭＣ１に対して、メモリ制御信号
を送信する。このメモリ制御信号は、メモリチップＭＥ
ＭＣ１を制御するのに必要なすべて信号が含まれてい
る。メモリ制御信号は、メモリチップＭＥＭＣ１の第１
デコード回路ＤＣ１０に入力される。

【００２４】第１デコード回路ＤＣ１０では、入力され
たメモリ制御信号から、必要な信号を選択して、また、
必要な時間ラッチして、内部制御信号として出力する。
詳しくは後述するが、この内部制御信号には、バンクア
ドレスｂａｎｋ０、ｂａｎｋ１、ロウアドレスＲＡＤ
０、ＲＡＤ１、リフレッシュ制御信号ＲＥＦＲＥＳＨ等
が、含まれている。そして、この内部制御信号は、第２
デコード回路ＤＣ１１に入力される。なお、第１デコー
ド回路は、必要な時間だけメモリ制御信号をラッチする
機能だけを有するラッチ回路から構成してもよい。

【００２５】第２デコード回路ＤＣ１１では、この内部
制御信号のデコードを行い、この内部制御信号に基づい
て、メモリセルアレイＭＣＡ１の制御を行う。

【００２６】図２は、図１のブロック１をサブアレイＡ
１０を例にとりその等価回路構成を示している。図示の
ようにサブアレイＡ１０は、複数本のワード線ＷＬと、
複数対のビット線ＢＬ，ｂＢＬが配設され、それらの交
差部にメモリセルＭＣが配置される。サブアレイＡ１０
の両側に、隣接するサブアレイＡ００，Ａ２０と共有さ
れるセンスアンプ回路ＳＡが配置される。

【００２７】図３は、共有センスアンプ回路ＳＡｓの具
体構成を示している。センスアンプ回路ＳＡｓの本体
は、Ｐ型ＭＯＳトランジスタ３１ｐ、３１ｐとＮ型ＭＯ
Ｓセンスアンプ３１ｎ、３１ｎとからなるビット線セン
スアンプ３１である。ビット線センスアンプ３１の他、
ビット線対ＢＬ，ｂＢＬをイコライズ信号ＥＱＬにより
制御されてプリチャージ電位ＰＣＨに初期化するための
イコライズ回路３２を有する。このイコライズ回路３２
は、Ｎ型ＭＯＳトランジスタ３２ｎ、３２ｎ、３２ｎを
備えている。またセンスアンプノードは、カラム選択ゲ
ート３３を介して、選択的にデータ線対ＤＱ，ｂＤＱに
接続される。このカラム選択ゲート３３は、Ｎ型ＭＯＳ
トランジスタ３３ｎ、３３ｎを備えている。センスアン
プ回路ＳＡｓは、これを共有する二つのサブアレイのビ
ット線対ＢＬ０，ｂＢＬ０とＢＬ１，ｂＢＬ１に対し
て、トランスフアゲート３４，３５により選択的に切替
接続されるようになっている。トランスファゲート３４
はＮ型ＭＯＳトランジスタ３４ｎ、３４ｎを備えてお
り、トランスファーゲート３５はＮ型ＭＯＳトランジス
タ３５ｎ、３５ｎを備えている。

【００２８】この実施の形態においては、上述のように
マルチバンク方式と共有センスアンプ方式を併用した非
独立バンク方式を採用している。従って、複数のバンク
にまたがってアクセスする場合に、共有センスアンプ方
式による一定の動作制約はあるが、バンク間のインター
リーブ動作によってロウアクセスの高速化を図ることが
可能である。また、独立バンク方式に比べてメモリセル
アレイの面積削減が可能である。

【００２９】例えば、図１において通常のロウアクセス
モードでは、バンクＢ２のサブアレイＡ２０，Ａ２１，
Ａ２２，Ａ２３のうち、サブアレイＡ２０，Ａ２２，Ａ
２３がプリチャージ状態にあり、このときサブアレイＡ
２１を活性化する。即ち、サブアレイＡ２１のワード線
を活性化し、メモリセルデータをビット線に転送し、こ
れをセンスアンプ回路により検知増幅して取り出す。こ
の様に、バンクに複数のサブアレイが含まれる場合に、
活性化されるサブアレイの数を必要なページ長に制限す
ることは、ロウ系の動作電流を抑えることができ有効で
ある。

【００３０】次にこの実施の形態の前提となるリフレッ
シュ動作と通常のロウアクセス動作の関係を、図４のタ
イミング図を用いて説明する。

【００３１】図１において、バンクＢ２のサブアレイＡ
２１が活性化されている状態で、バンクＢ１のサブアレ
イＡ１３に対してリフレッシュ要求があったとする。バ
ンクＢ１とＢ２は、センスアンプ回路を共有している非
独立バンクであるから、バンクＢ１内のサブアレイを活
性化する前に、バンクＢ２に属するサブアレイをプリチ
ャージすることが必要である。図３に示すリ“フレッシ
ュ準備”期間がこれであり、プリチャージ信号ＰＲＥＣ
Ｈ＝“Ｈ”により、活性化されていたバンクＢ２がプリ
チャージされる。このプリチャージは、バンクＢ２内の
全サブアレイに対して同時に実行される。

【００３２】続いて、ロウ系活性化信号ＲＡＳＢが
“Ｌ”になり、バンクＢ１が選択されて、リフレッシュ
要求が来ているサブアレイＡ１３がリフレッシュ活性化
される。図４において、ロウアドレスＲＡＤは、図１の
４つのブロック１〜４を選択する２ビットデータを示
し、例示しているＲＡＤ＝“１０”は４つのブロック１
〜４の中のブロック４、従ってバンクＢ１内のサブアレ
イＡ１３を選択したことを示している。このロウアドレ
スＲＡＤは、ワード線選択を行うロウアドレスの一部の
ビットから構成される。

【００３３】このリフレッシュ活性化の後、再度プリチ
ャージ信号ＰＲＥＣＨが“Ｈ”になり、バンクＢ１につ
いてリフレッシュ後プリチャージが行われる。この“リ
フレッシュ活性化”と“リフレッシュ後プリチャージ”
の合計期間がトータルのリフレッシュ期間となる。

【００３４】ここで、通常のアプリケーションからの要
求として別のサブアレイに対するアクセス要求がある
と、そのサブアレイに対する“アクセス準備”が必要と
なる。図４では、リフレッシュ後プリチャージの後、ロ
ウ系活性化信号ＲＡＳＢが“Ｌ”になり、バンクＢ２の
サブアレイが活性化される例を示している。

【００３５】独立バンク方式の場合は、図４に示す“リ
フレッシュ準備”と“リフレッシュ後プリチャージ”の
期間を持つことなく、リフレッシュと通常ロウアクセス
を連続させることができるから、非独立バンク方式を採
用したこの実施の形態ではそれだけ余分に時間がかか
る。これは、共有センスアンプ方式を用いているためで
ある。しかし、この余分な時間が必要であるのは、セン
スアンプ回路を共有する隣接バンクのアクセスの場合で
ある。従って、リフレッシュ動作を含めて、同時に活性
化されるバンクの数が小さくなれば、余分な時間を必要
とする確率は低くなる。

【００３６】非独立バンク方式を採用したこの実施の形
態の場合、バンク内のサブアレイはセンスアンプ回路を
共有していないから、同時に複数個を活性化することが
できる。そこで好ましくは、リフレッシュ動作におい
て、バンク内で活性化されるサブアレイの数を、通常の
ロウアクセスモードで同時活性化されるサブアレイの数
より多くする。このことは逆にいえば、リフレッシュ時
に同時に活性化するバンクの数を少なくすることを意味
する。これにより、メモリコントローラＣＴＬ１の負荷
を軽減し、また共有センスアンプ方式による動作制約の
発生確率を抑えて、高速化を図ることが可能になる。

【００３７】具体的に、図１の場合について説明する。
リフレッシュ時だけ複数のサブアレイを同時に活性化す
る要求がある場合、例えばバンクＢ０に属する二つのサ
ブアレイＡ００，Ａ０１を同時に、或いは三つのサブア
レイＡ００，Ａ０１，Ａ０２を同時に、更には全てのサ
ブアレイＡ００〜Ａ０３を同時に活性化する。前述のよ
うにこれらのサブアレイ同士はセンスアンプ回路を共有
しないから、同時活性化が可能である。そして、これら
のサブアレイは全て一つのバンクＢ０に属するため、こ
れとセンスアンプ回路を共有していないバンクＢ２，Ｂ
３については、バンクＢ０の状態如何に拘わらず、活性
化できる。

【００３８】この様に、リフレッシュ時に通常のロウア
クセスより多くのサブアレイを同時活性化する場合、同
時活性化するバンク数によってシステムのパフォマンス
に与える影響が異なる。できるだけ少ないバンク数を活
性化した方がシステムパフオマンスが高いため、上述の
ように同じバンクに属する多くのサブアレイを同時活性
化する方法が有効になる。特に、リフレッシュ要求があ
ったときに一つのバンクの全てのサブアレイを同時にリ
フレッシュすることは、有効である。

【００３９】すなわち、本実施形態に係るＤＲＡＭのメ
モリコントローラＣＴＬ１と第１デコード回路ＤＣ１０
第２デコード回路ＤＣ１１とから構成される制御回路
は、ロウアクセスモードと、リフレッシュモードとを有
している。ロウアクセスモードでは、例えば、データ読
み出し又は書込みのためにバンクＢ２内の選択されたサ
ブアレイＡ２１を活性化する。リフレッシュモードで
は、例えば、バンクＢ１内の複数のサブアレイＡ１０、
Ａ１１、Ａ１２、Ａ１３を同時に活性化してメモリセル
データをリフレッシュする。このため、リフレッシュモ
ードにおいて１バンク内で同時に活性化されるサブアレ
イの数の方が、ロウアクセスモードにおいて１バンク内
で活性化されるサブアレイの数より多くなる。これによ
り、メモリコントローラＣＴＬ１におけるリフレッシュ
要求の回数が削減され、メモリコントローラＣＴＬ１の
負荷が軽減される。また、１つのバンクに属する複数の
サブアレイを同時にリフレッシュするため、センスアン
プＳＡｓを共有する隣接するサブアレイを、通常のロウ
アクセス等と競合して、同時に活性化させる要求の生じ
る確率が、低く抑えられる。このため、図４に示す”リ
フレッシュ後プリチャージ”と”アクセス準備”の時間
を、待たなければならなくなる確率を、低く抑えること
ができる。

【００４０】なお、本明細書において、複数のサブアレ
イＡ１０、Ａ１１、Ａ１２、Ａ１３を同時に活性化して
リフレッシュするとは、メモリコントローラＣＴＬから
の１つのリフレッシュ命令で複数のサブアレイＡ１０、
Ａ１１、Ａ１２、Ａ１３をリフレッシュすることを意味
する。このため、サブアレイＡ１０、Ａ１１、Ａ１２、
Ａ１３が時間的にはずれてリフレッシュされる場合も想
定される。つまり、サブアレイＡ１０、Ａ１１、Ａ１
２、Ａ１３が、同一タイミングでリフレッシュされれば
足りる。

【００４１】［実施の形態２］図５は、図１のＤＲＡＭ
セルアレイ構成を基本として、リフレッシュ時に複数サ
ブアレイを同時活性化することを可能とする第２デコー
ド回路ＤＣ１１の回路構成を示している。この第２デコ
ード回路ＤＣ１１には、第１デコード回路ＤＣ１０か
ら、リフレッシュ制御信号ＲＥＦＲＥＳＨと、バンクア
ドレスｂａｎｋ０、ｂａｎｋ１と、ロウアドレスＲＡＤ
０、ＲＡＤ１とが、入力される。

【００４２】各セルアレイブロック１〜４に対して、バ
ンクアドレスｂａｎｋ０，ｂａｎｋ１によりサブアレイ
選択を行うデコード部４１１〜４１４が設けられてい
る。デコード部４１１のＡＮＤゲートＧ００，Ｇ１０，
Ｇ２０，Ｇ３０は、それぞれブロック１内のサブアレイ
Ａ００，Ａ１０，Ａ２０，Ａ３０の活性化用であり、バ
ンクアドレスｂａｎｋ０，ｂａｎｋ１の“０”，“１”
の組み合わせの一致検出を行い、１つだけ出力が活性
“Ｈ”となる。他のブロックのデコード部４１２，４１
３，４１４も同様である。

【００４３】また、ブロックを指定するロウアドレスＲ
ＡＤ０，ＲＡＤ１によりブロック選択を行うデコード部
４１５が設けられている。このデコード部４１５のＡＮ
ＤゲートＧ４１，Ｇ４２，Ｇ４３，Ｇ４４は、ロウアド
レスＲＡＤ０，ＲＡＤ１の“０”，“１”の組み合わせ
の一致検出を行い、一つだけ出力が活性（“Ｈ”）とな
る。これらのＡＮＤゲートＧ４１，Ｇ４２，Ｇ４３，Ｇ
４４の出力は、リフレッシュ制御信号ＲＥＦＲＥＳＨと
ともにＯＲゲートＧ５１，Ｇ５２，Ｇ５３，Ｇ５４を通
り、デコード部４１１，４１２，４１３，４１４の各Ａ
ＮＤゲートに入る。

【００４４】即ち、デコード部４１１〜４１４及び４１
５は、ロウアクセスモードにおいてバンクアドレスｂａ
ｎｋ０，ｂａｎｋ１とロウアドレスＲＡＤ０，ＲＡＤ１
により１つのバンクの中の一つのサブアレイを選択する
ためのデコード回路を構成している。

【００４５】また、ブロック選択を行うデコード部４１
５の中のＯＲゲートＧ５１，Ｇ５２，Ｇ５３，Ｇ５４の
部分は、リフレッシュモードにおいてリフレッシュ信号
ＲＥＦＲＥＳＨにより、デコード回路のブロック選択機
能を制限して１つのバンク内の複数のサブアレイを同時
に活性化するリフレッシュ制御回路を構成している。

【００４６】通常のロウアクセスモードでは、リフレッ
シュ信号ＲＥＦＲＥＳＨが“Ｌ”である。このとき、ロ
ウアドレスＲＡＤ０，ＲＡＤ１により、デコード部４１
５の中のＡＮＤゲートＧ４１，Ｇ４２，Ｇ４３，Ｇ４４
のいずれか一つの出力が“Ｈ”になる。具体的に、ＲＡ
Ｄ０＝“０”，ＲＡＤ１＝“０”であれば、ＡＮＤゲー
トＧ４１の出力が“Ｈ”になり、ブロック１が選択され
る。これにより、ブロック１のデコード部４１１のＡＮ
ＤゲートＧ００〜Ｇ３０が活性になる。そして、バンク
アドレスｂａｎｋ０、ｂａｎｋ１により、サブアレイＡ
００〜Ａ３０の中の１つが活性化される。具体的に、ｂ
ａｎｋ０＝“０”，ｂａｎｋ１＝“０”であれば、ＡＮ
ＤゲートＧ００が活性化され、バンクＢ０に属するサブ
アレイＡ００が活性化される。

【００４７】この様に、ロウアクセスモードでは、ロウ
アドレスとバンクアドレスにより、４バンク、１６サブ
アレイの中の一つのサブアレイが活性化される。

【００４８】これに対して、リフレッシュモードでは、
リフレッシュ信号ＲＥＦＲＥＳＨが“Ｈ”になる。この
とき、ロウアドレスＲＡＤ０，ＲＡＤ１の如何に拘わら
ず、ＲＥＦＲＥＳＨ＝“Ｈ”がデコード部４１５の各Ｏ
ＲゲートＧ５１，Ｇ５２，Ｇ５３，Ｇ５４を通り、全ブ
ロック１〜４のデコード部４１１，４１２，４１３，４
１４が活性化される。そして、バンクアドレスが例え
ば、ｂａｎｋ０＝“０”，ｂａｎｋ１＝“０”であれ
ば、デコード部、４１１，４１２，４１３，４１４のＡ
ＮＤゲートＧ００，Ｇ０１，Ｇ０２，Ｇ０３の出力が”
Ｈ”となる。即ち、バンクＢ０に属する全サブアレイＡ
００，Ａ０１，Ａ０２，Ａ０３が同時に活性化されるこ
とになる。

【００４９】以上のように、本実施の形態に係る第２デ
コード回路ＤＣ１１によれば、ロウアクセスモードで
は、あるバンクの１つのサブアレイのみが活性化され、
リフレッシュモードでは、あるバンクの全サブアレイが
同時に活性化される。そして、リフレッシュ動作で同時
活性化されるバンク数が少ないため、前述のようにメモ
リコントローラＣＴＬ１の負荷が軽減されてシステムパ
フォマンスが高いものとなり、また共有センスアンプ方
式の動作制約の発生確率が少なくなり、システム全体と
して高速動作が可能になる。

【００５０】［実施の形態３］図６Ａは、実施の形態３
によるメモリチップＭＥＭＣ２におけるメモリセルアレ
イＭＣＡ２の構成を示している。この実施の形態では、
二つずつのサブアレイ（Ａ００，Ａ０１），（Ａ１０，
Ａ１１），（Ａ２０，Ａ２１），（Ａ３０，Ａ３１）が
バンクＢ０，Ｂ１，Ｂ２，Ｂ３を構成している。各バン
クの二つのサブアレイは、その間に別のバンクのサブア
レイを挟んだ状態に配列され、バンク内では二つのサブ
アレイがセンスアンプ回路を共有しないようにしてい
る。サブアレイ配列の両端部には、他と共有されない独
立センスアンプ回路ＳＡｉが配置される。

【００５１】この実施の形態の場合、例えばバンクＢ２
に隣接してセンスアンプ回路を共有するのはバンクＢ１
及びＢ３である。従って、実質的に図１と同様の非独立
バンク方式のＤＲＡＭ構成となっている。

【００５２】この実施の形態の場合、ロウアクセスモー
ドで例えば、バンクＢ２が選択されたとき、活性化され
るのはサブアレイＡ２０、Ａ２１のいずれか一方であ
る。これに対し、リフレッシュモードでは、バンクＢ２
が選択されたとき、二つのサブアレイＡ２０，Ａ２１を
同時に活性化する。これは前述のように、二つのサブア
レイＡ２０，Ａ２１がセンスアンプ回路を共有しないた
め、可能である。

【００５３】このようなメモリセルアレイＭＣＡ２に対
する制御は、メモリコントローラＣＴＬ２と第１デコー
ド回路ＤＣ２０と第２デコード回路ＤＣ２１とによっ
て、行われる。

【００５４】従ってこの実施の形態によっても、先の実
施の形態と同様に、システムパフォマンス向上が図られ
る。

【００５５】更にこの実施の形態では、一つのバンク内
のサブアレイ同士がセンスアンプ回路を共有しないこと
から、これらをロウアクセスモードでも同時活性化する
ことができる。即ち、ページ長可変の制御が可能であ
る。言い換えれば、リフレッシュ時の複数サブアレイの
同時活性化と、ページ長可変の要求を共に満たすことが
できる。

【００５６】また、図６Ａの実施の形態では、隣接する
サブアレイがセンスアンプ回路を共有して８個のサブア
レイが配列されているが、図示のようにその配列の上端
側から順に１つおきのサブアレイを１バンクとして、４
バンクＢ０〜Ｂ３を指定している。この場合、２ビット
のバンクアドレスｂａｎｋ０，ｂａｎｋ１を次のように
バンクに割り当てることが好ましい。

【００５７】即ち、図６Ａの最上端のサブアレイＡ００は、バンクア
ドレスの最下位に対応するバンクＢ０に属し、最下端の
サブアレイＡ３１は、バンクアドレスの最上位に対応す
るバンクＢ３に属する。この様にサブアレイの配列に対
応して順にバンクアドレスを設定すると、メモリコント
ローラＣＴＬ２の制御が容易になる。非独立バンク構成
のＤＲＡＭをアクセス制御する場合、どのバンク同士が
センスアンプ回路を共有するかを把握する必要がある
が、上述のようにサブアレイ配列に合わせてバンクアド
レスを設定することにより、バンク間のセンスアンプ回
路共有の把握が容易になるからである。

【００５８】図６Ｂは、本実施の形態における第２デコ
ード回路ＤＣ２１の回路構成の一例を示す図である。こ
の図６Ｂに示すように、第２デコード回路ＤＣ２１は、
デコード部４２０、４３０を備えて構成されている。デ
コード部４２０には、第１デコード回路ＤＣ２０から、
バンクアドレスｂａｎｋ０、ｂａｎｋ１が入力される。
デコード部４３０には、第１デコード回路ＤＣ２０か
ら、ロウアドレスＲＡＤ０とリフレッシュ制御信号ＲＥ
ＦＲＥＳＨとが、入力される。

【００５９】デコード部４２０は、ＡＮＤゲートＧ１０
０、Ｇ１１０、Ｇ１０１、Ｇ１１１、Ｇ１２０、Ｇ１３
０、Ｇ１２１、Ｇ１３１を備えて構成されている。ま
た、デコード部４３０は、ＯＲゲートＧ１４０、Ｇ１４
１を備えて構成されている。

【００６０】デコード部４３０のＯＲゲートＧ１４０、
Ｇ１４１には、ロウアドレスＲＡＤ０がそのまま、又
は、反転されて、入力される。このためデコード部４３
０においては、ロウアドレスＲＡＤ０に基づいて、各バ
ンクＢ０、Ｂ１、Ｂ２、Ｂ３の中からそれぞれ１つのサ
ブアレイが選択されることになる。また、このデコード
部４３０には、リフレッシュ制御信号ＲＥＦＲＥＳＨが
入力される。デコード部４３０のＯＲゲート４３０の出
力は、ＡＮＤゲートＧ１００、Ｇ１１０、Ｇ１２０、Ｇ
１３０に入力される。また、ＯＲゲート４３１の出力
は、ＡＮＤゲートＧ１０１、Ｇ１１１、Ｇ１２１、Ｇ１
３１に入力される。

【００６１】さらに、ＡＮＤゲートＧ１００、Ｇ１１
０、Ｇ１０１、Ｇ１１１、Ｇ１２０、Ｇ１３０、Ｇ１２
１、Ｇ１３１には、バンクアドレスｂａｎｋ０、ｂａｎ
ｋ１がそのまま、又は、反転されて、入力される。この
ためデコード部４２０においては、バンクアドレスｂａ
ｎｋ０、ｂａｎｋ１に基づいて、１つのバンク、つまり
２つのサブアレイが選択されることになる。

【００６２】具体的には、ロウアクセスモードにおいて
は、バンクアドレスｂａｎｋ０、ｂａｎｋ１とロウアド
レスＲＡＤ０とにより、１つのバンク内の１つのサブア
レイが選択的に活性化される。例えば、バンクアドレス
ｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ”
０”であり、ロウアドレスＲＡＤ０＝”０”である場合
を想定する。この場合、ロウアドレスＲＡＤ０＝”０”
であるので、ＯＲゲートＧ１４０の出力が”Ｈ”にな
る。このＯＲゲート１４０の出力は、ＡＮＤゲートＧ１
００、Ｇ１１０、Ｇ１２０、Ｇ１３０に入力される。さ
らに、バンクアドレスｂａｎｋ０＝”０”、バンクアド
レスｂａｎｋ１＝”０”であるので、デコード部４２０
のＡＮＤゲートＧ１００の出力が”Ｈ”になる。これに
より、サブアレイＡ００が選択され、活性化される。

【００６３】一方、リフレッシュモードにおいては、バ
ンクアドレスｂａｎｋ０、ｂａｎｋ１により、１つのバ
ンクが選択的に活性化される。例えば、バンクアドレス
ｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”
０”である場合を想定する。リフレッシュモードの場
合、リフレッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であ
るので、ＯＲゲートＧ１４０、Ｇ１４１の出力は”Ｈ”
になる。このＯＲゲートからの出力は、各ＡＮＤゲート
Ｇ１００、Ｇ１１０、Ｇ１０１、Ｇ１１１、Ｇ１２０、
Ｇ１３０、Ｇ１２１、Ｇ１３１に入力される。さらに、
バンクアドレスｂａｎｋ０＝”０”、バンクアドレスｂ
ａｎｋ１＝”０”であるので、デコード部４２０のＡＮ
ＤゲートＧ１００、Ｇ１０１の出力が”Ｈ”になる。こ
れにより、サブアレイＡ００、Ａ０１が選択され、活性
化される。つまり、２つのサブアレイＡ００、Ａ０１が
同時にリフレッシュされる。

【００６４】［実施の形態４］図７Ａは、実施の形態４
によるメモリチップＭＥＭＣ３におけるメモリセルアレ
イＭＡＣ３の構成を示している。この実施の形態では、
二つずつのサブアレイ（Ａ００，Ａ０１），（Ａ１０，
Ａ１１），（Ａ２０，Ａ２１），（Ａ３０，Ａ３ｉ）が
それぞれバンクＢ０，Ｂ１，Ｂ２，Ｂ３を構成している
点は、図６Ａの実施の形態と同様である。但し、サブア
レイ配列は、図６Ａの実施の形態と異なる。即ち、各バ
ンクの一方のサブアレイＡ００，Ａ１０，Ａ２０，Ａ３
０がひとつのブロック１１に配置され、他方のサブアレ
イＡ０１，Ａ１１，Ａ２１，Ａ３１が他のブロック１２
に配置されている。各ブロック１１，１２内で隣接する
サブアレイがセンスアンプ回路ＳＡｓを共有すること
は、先の実施の形態と同様である。また各ブロック１
１，１２の両端部には、他と共有されない独立センスア
ンプ回路ＳＡｉが配置される。

【００６５】この実施の形態の場合、サブアレイＡ３
０，Ａ０１の間のセンスアンプ回路共有を避けている
が、各バンクがＢ０−Ｂ１の間、Ｂ１−Ｂ２の間、Ｂ２
−Ｂ３の間でセンスアンプ回路を共有する非独立バンク
方式となっていることは、図６Ａの実施の形態と同様で
ある。

【００６６】この実施の形態の場合も、ロウアクセスモ
ードで例えば、バンクＢ２が選択されたとき、活性化さ
れるのはサブアレイＡ２０，Ａ２１のいずれか一方であ
る。これに対し、リフレッシュモードでは、バンクＢ２
が選択されたとき、二つのサブアレイＡ２０，Ａ２１を
同時に活性化することができる。

【００６７】このようなメモリセルアレイＭＣＡ３に対
する制御は、メモリコントローラＣＴＬ３と第１デコー
ド回路ＤＣ３０と第２デコード回路ＤＣ３１とによっ
て、行われる。これにより、システムパフォマンス向上
が図られる。

【００６８】またこの実施の形態のＤＲＡＭセルアレイ
は、二つのブロック１１，１２が独立しているから、一
度の設計でＤＲＡＭ総容量を半分にした版を同時に作る
場合に、カットダウンが容易になるという利点がある。

【００６９】図７Ｂは、本実施の形態における第２デコ
ード回路ＤＣ３１の回路構成の一例を示す図である。こ
の図７Ｂに示すように、第２デコード回路ＤＣ３１は、
デコード部４４０、４４１、４５０を備えて構成されて
いる。デコード部４４０、４４１には、第１デコード回
路ＤＣ３０から、バンクアドレスｂａｎｋ０、ｂａｎｋ
１が入力される。デコード部４３５には、第１デコード
回路ＤＣ３０から、ロウアドレスＲＡＤ０とリフレッシ
ュ制御信号ＲＥＦＲＥＳＨとが、入力される。

【００７０】デコード部４４０は、ＡＮＤゲートＧ２０
０、Ｇ２１０、Ｇ２２０、Ｇ２３０を備えて構成されて
いる。デコード部４４１は、ＡＮＤゲートＧ２０１、Ｇ
２１１、Ｇ２２１、Ｇ２３１を備えて構成されている。
また、デコード部４５０は、ＯＲゲートＧ２４０、Ｇ２
４１を備えて構成されている。

【００７１】デコード部４５０のＯＲゲートＧ２４０、
Ｇ２４１には、ロウアドレスＲＡＤ０がそのまま、又
は、反転されて、入力される。このためデコード部４５
０においては、ロウアドレスＲＡＤ０に基づいて、各バ
ンクＢ０、Ｂ１、Ｂ２、Ｂ３の中からそれぞれ１つのサ
ブアレイが選択されることになる。また、このデコード
部４５０には、リフレッシュ制御信号ＲＥＦＲＥＳＨが
入力される。

【００７２】ＯＲゲートＧ２４０の出力は、ＡＮＤゲー
トＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０に入力され
る。ＯＲゲートＧ２４１の出力は、ＡＮＤゲートＧ２０
１、Ｇ２１１、Ｇ２２１、Ｇ２３１に入力される。

【００７３】さらに、デコード部４４０、４４１のＡＮ
ＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０、Ｇ
２０１、Ｇ２１１、Ｇ２２１、Ｇ２３１には、バンクア
ドレスｂａｎｋ０、ｂａｎｋ１がそのまま、又は、反転
されて、入力される。このためデコード部４４０、４４
１においては、バンクアドレスｂａｎｋ０、ｂａｎｋ１
に基づいて、１つのバンク、つまり２つのサブアレイが
選択されることになる。

【００７４】具体的には、ロウアクセスモードにおいて
は、バンクアドレスｂａｎｋ０、ｂａｎｋ１とロウアド
レスＲＡＤ０とにより、１つのバンク内の１つのサブア
レイが選択的に活性化される。例えば、バンクアドレス
ｂａｎｋ０＝”０”であり、バンクアドレスｂａｎｋ”
０”であり、ロウアドレスＲＡＤ０＝”０”である場合
を想定する。この場合、ロウアドレスＲＡＤ０＝”０”
であるので、ＯＲゲートＧ２４０の出力が”Ｈ”にな
る。このＯＲゲート２４０の出力は、ＡＮＤゲートＧ２
００、Ｇ２１０、Ｇ２２０、Ｇ２３０に入力される。さ
らに、バンクアドレスｂａｎｋ０＝”０”、バンクアド
レスｂａｎｋ１＝”０”であるので、デコード部４４０
のＡＮＤゲートＧ２００の出力が”Ｈ”になる。これに
より、サブアレイＡ００が選択され、活性化される。

【００７５】一方、リフレッシュモードにおいては、バ
ンクアドレスｂａｎｋ０、ｂａｎｋ１により、１つのバ
ンクが選択的に活性化される。例えば、バンクアドレス
ｂａｎｋ０＝”０”、バンクアドレスｂａｎｋ１＝”
０”である場合を想定する。リフレッシュモードの場
合、リフレッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であ
るので、ＯＲゲートＧ２４０、Ｇ２４１の出力はとも
に”Ｈ”になる。このＯＲゲートからの出力は、各ＡＮ
ＤゲートＧ２００、Ｇ２１０、Ｇ２２０、Ｇ２３０、Ｇ
２０１、Ｇ２１１、Ｇ２２１、Ｇ２３１に入力される。
さらに、バンクアドレスｂａｎｋ０＝”０”、バンクア
ドレスｂａｎｋ１＝”０”であるので、デコード部４４
０のＡＮＤゲートＧ２００と、デコード部４４１のＡＮ
ＤゲートＧ２０１の出力が”Ｈ”になる。これにより、
サブアレイＡ００、Ａ０１が選択され、活性化される。
つまり、２つのサブアレイＡ００、Ａ０１が同時にリフ
レッシュされる。

【００７６】［実施の形態５］図８Ａは、実施の形態５
によるメモリチップＭＥＭＣ４におけるメモリセルアレ
イＭＣＡ４の構成を示している。ここまでの実施の形態
では、バンク内の複数のサブアレイはセンスアンプ回路
を共有しないものとしたが、この実施の形態では、セン
スアンプ回路ＳＡｓを共有して配列された４つのサブア
レイＡ００，Ａ０１，Ａ０２，Ａ０３が一つのバンクＢ
０を構成し、同様にセンスアンプ回路ＳＡｓを共有して
配列された４つのサブアレイＡ１０，Ａ１１，Ａ１２，
Ａ１３が別のバンクＢ１を構成している。これも、バン
クＢ０，Ｂ１の間には共有センスアンプ回路ＳＡｓがあ
り、非独立バンク方式となっている。

【００７７】この実施の形態の場合、ロウアクセスモー
ドで例えば、バンクＢ０が選択されたとき、活性化され
るのはサブアレイＡ００〜Ａ０３のいずれか一つであ
る。これに対し、リフレッシュモードでは、バンクＢ０
が選択されたとき、例えばセンスアンプ回路を共有しな
い二つのサブアレイＡ００，Ａ０２を同時に活性化する
ことができる。先の実施の形態と異なり、バンク内に共
有センスアンプ回路があるため、全サブアレイを同時に
リフレッシュすることはできないが、少なくともロウア
クセスモードよりは多くのサブアレイを同時にリフレッ
シュすることにより、システムパフォマンス向上が図ら
れる。

【００７８】このようなメモリセルアレイＭＣＡ４に対
する制御は、メモリコントローラＣＴＬ４と第１デコー
ド回路ＤＣ４０と第２デコード回路ＤＣ４１とによっ
て、行われる。

【００７９】図８Ｂは、本実施の形態における第２デコ
ード回路ＤＣ４１の回路構成の一例を示す図である。こ
の図８Ｂに示すように、第２デコード回路ＤＣ４１は、
デコード部４６０、４７０を備えて構成されている。デ
コード部４６０には、第１デコード回路ＤＣ４０から、
バンクアドレスｂａｎｋ０が入力される。デコード部４
３０には、第１デコード回路ＤＣ４０から、ロウアドレ
スＲＡＤ０、ＲＡＤ１とリフレッシュ制御信号ＲＥＦＲ
ＥＳＨとが、入力される。

【００８０】デコード部４６０は、ＡＮＤゲートＧ３０
０、Ｇ３０１、Ｇ３０２、Ｇ３０３、Ｇ３１０、Ｇ３１
１、Ｇ３１２、Ｇ３１３を備えて構成されている。デコ
ード部４７０は、ＡＮＤゲートＧ３２０、Ｇ３２１、Ｇ
３２２、Ｇ３２３と、ＯＲゲートＧ３３０、Ｇ３３１を
備えて構成されている。

【００８１】デコード部４７０には、ロウアドレスＲＡ
Ｄ０、ＲＡＤ１と、リフレッシュ制御信号ＲＥＦＲＥＳ
Ｈとが、入力される。より詳しくは、デコード部４７０
のＯＲゲートＧ３３０には、ロウアドレスＲＡＤ１が反
転して入力され、ＯＲゲートＧ３３１には、ロウアドレ
スＲＡＤ１がそのまま入力される。また、このＯＲゲー
トＧ３３０、Ｇ３３１には、リフレッシュ制御信号ＲＥ
ＦＲＥＳＨが入力される。ＯＲゲート３３０の出力は、
ＡＮＤゲートＧ３２０、Ｇ３２２に入力され、ＯＲゲー
トＧ３３１の出力は、ＡＮＤゲートＧ３２１、Ｇ３２３
に入力される。

【００８２】さらに、ＡＮＤゲートＧ３２０、Ｇ３２１
には、ロウアドレスＲＡＤ０が反転して入力され、ＡＮ
ＤゲートＧ３２２、Ｇ３２３には、ロウアドレスＲＡＤ
０がそのまま入力される。ＡＮＤゲートＧ３２０の出力
は、デコード部４６０のＡＮＤゲートＧ３００、Ｇ３１
０に入力される。ＡＮＤゲートＧ３２１の出力は、デコ
ード部４６０のＡＮＤゲートＧ３０２、Ｇ３１２に入力
される。ＡＮＤゲートＧ３２２の出力は、デコード部４
６０のＡＮＤゲートＧ３０１、Ｇ３１１に入力される。
ＡＮＤゲートＧ３２３の出力は、デコード部４６０のＡ
ＮＤゲートＧ３０３、Ｇ３１３に入力される。

【００８３】このため、デコード部４７０においては、
ロウアドレスＲＡＤ０、ＲＡＤ１に基づいて、各バンク
Ｂ０、Ｂ１の中からそれぞれ１つのサブアレイが選択さ
れることになる。

【００８４】ＡＮＤゲートＧ３００、Ｇ３０１、Ｇ３０
２、Ｇ３０３には、バンクアドレスｂａｎｋ０が反転し
て入力される。ＡＮＤゲートＧ３１０、Ｇ３１１、Ｇ３
１２、Ｇ３１３には、バンクアドレスｂａｎｋ０がその
まま入力される。このため、デコード部４６０において
は、バンクアドレスｂａｎｋ０に基づいて、１つのバン
ク、つまり４つのサブアレイが選択されることになる。

【００８５】具体的には、ロウアクセスモードにおいて
は、バンクアドレスｂａｎｋ０とロウアドレスＲＡＤ
０、ＲＡＤ１とにより、１つのバンク内の１つのサブア
レイが選択的に活性化される。例えば、バンクアドレス
ｂａｎｋ０＝”０”であり、ロウアドレスＲＡＤ０＝”
０”であり、ＲＡＤ１＝”０”である場合を想定する。
この場合、ロウアドレスＲＡＤ１＝”０”であるので、
ＯＲゲートＧ３３０の出力が”Ｈ”になる。このＯＲゲ
ート３３０の出力は、ＡＮＤゲートＧ３２０、Ｇ３２２
に入力される。さらに、ロウアドレスＲＡＤ０＝”０”
であるので、ＡＮＤゲートＧ３２０の出力が”Ｈ”にな
る。このＡＮＤゲートＧ３２０の出力は、ＡＮＤゲート
Ｇ３００、Ｇ３１０に入力される。ここで、バンクアド
レスｂａｎｋ０＝”０”であるので、デコード部４６０
のＡＮＤゲートＧ３００の出力が”Ｈ”になる。これに
より、サブアレイＡ００が選択され、活性化される。

【００８６】一方、リフレッシュモードにおいては、バ
ンクアドレスｂａｎｋ０とロウアドレスＲＡＤ０、ＲＡ
Ｄ１により、１つのバンクのうちセンスアンプＳＡｓを
共有しないサブアレイが選択的に活性化される。例え
ば、バンクアドレスｂａｎｋ０＝”０”、ロウアドレス
ＲＡＤ０＝”０”、ロウアドレスＲＡＤ１＝”０”であ
る場合を想定する。リフレッシュモードの場合、リフレ
ッシュ制御信号ＲＥＦＲＥＳＨ＝”１”であるので、Ｏ
ＲゲートＧ３３０、Ｇ３３１の出力は”Ｈ”になる。こ
のＯＲゲートＧ３３０、Ｇ３３１からの出力は、各ＡＮ
ＤゲートＧ３２０、Ｇ３２１、Ｇ３２２、Ｇ３２３に入
力される。また、ロウアドレスＲＡＤ０＝”０”である
ので、ＡＮＤゲートＧ３２０、Ｇ３２１の出力が”Ｈ”
になる。このＡＮＤゲートＧ３２０、Ｇ３２１の出力
は、デコード部４６０のＡＮＤゲートＧ３００、Ｇ３０
２、Ｇ３１０、Ｇ３１２に入力される。

【００８７】さらに、バンクアドレスｂａｎｋ０＝”
０”であるので、デコード部４６０のＡＮＤゲートＧ３
００、Ｇ３０２の出力が”Ｈ”になる。これにより、サ
ブアレイＡ００、Ａ０２が選択され、活性化される。つ
まり、２つのサブアレイＡ００、Ａ０２が同時にリフレ
ッシュされる。

【００８８】［実施の形態６］図９は、ページ長可変回
路をリフレッシュ制御回路として利用するようにした実
施の形態のＤＲＡＭである。ＤＲＡＭセルアレイ構成と
しては、図７Ａの実施の形態と同じものを用いた例を示
している。なお、一つのロウ選択によりセンスアンプに
ラッチされるデータの長さがページ長であり、これはロ
ウ選択後にカラムアクセスのみで取り出しうるデータの
大きさである。

【００８９】図９において、デコード部８１，８２はそ
れぞれブロック１１，１２について、バンクアドレスｂ
ａｎｋ０，ｂａｎｋ１をデコードしてサブアレイ選択を
行う。即ち、ｂａｎｋ０＝“０”、ｂａｎｋ１＝
“０”，のとき、ＡＮＤゲートＧ００，Ｇ０１の出力が
“Ｈ”になり、バンクＢ０のサブアレイＡ００，Ａ０１
が選択される。ｂａｎｋ０＝“１”、ｂａｎｋ１＝
“０”のとき、ＡＮＤゲートＧ１０，Ｇ１１の出力が
“Ｈ”になり、バンクＢ１のサブアレイＡ１０，Ａ１１
が選択される。ｂａｎｋ０＝“０”、ｂａｎｋ１＝
“１”のとき、ＡＮＤゲートＧ２０，Ｇ２１の出力が
“Ｈ”になり、バンクＢ２のサブアレイＡ２０，Ａ２１
が選択される。ｂａｎｋ０＝“１”、ｂａｎｋ１＝
“１”のとき、ＡＮＤゲートＧ３０，Ｇ３１の出力が
“Ｈ”になり、バンクＢ３のサブアレイＡ３０，Ａ３１
が選択される。

【００９０】但し、デコード部８１，８２は、ブロック
を指定するアドレスＲＡＤ０，ＲＡＤ１をデコードする
デコード部８３により選択的に活性化される。即ち、Ｒ
ＡＤ０＝“０”、ＲＡＤ１＝“０”の場合、ＡＮＤゲー
トＧ８１の出力が“Ｈ”になり、これがＯＲゲートＧ８
３を介してブロック１１側のデコード部８１に転送さ
れ、デコード部８１が活性化される。ＲＡＤ０＝
“１”、ＲＡＤ１＝“０”の場合、ＡＮＤゲートＧ８２
の出力が“Ｈ”になり、ブロック１２側のデコード部８
２が活性化される。

【００９１】更に、ブロック選択を行うデコード部８３
のＯＲゲートＧ８３，Ｇ８４にはページ長可変信号ＬＯ
ＮＧＰＡＧＥが入る。即ち、ＬＯＮＧＰＡＧＥ＝“Ｌ”
のときは、デコード部８３によりブロック１１，１２の
いずれか一方のみが活性化される。これが短ページモー
ドである。ＬＯＮＧＰＡＧＥ＝“Ｈ”になると、アドレ
スＲＡＤ０，ＲＡＤ１は無視され、両ブロック１１，１
２のデコード部８１，８２が同時に活性化される。つま
り、バンクアドレスｂａｎｋ０，ｂａｎｋ１で選択され
たバンクに属する二つのサブアレイが同時に活性化され
る。これが長ページモードとなる。

【００９２】上述のページ長可変機能は通常、ＤＲＡＭ
出荷前に固定され、その後変更されることはないオプシ
ョン機能として用いられる。そこでこの実施の形態で
は、このページ長可変機能をリフレッシュ動作に利用す
る。具体的に、短ページ長としてＤＲＡＭチップが設定
された場合、ページ長可変信号ＬＯＮＧＰＡＧＥの信号
線は不要のものとなるから、これをリフレッシュ信号線
として用いる。即ち、リフレッシュ時に、ＬＯＮＧＰＡ
ＧＥ＝“Ｈ”とすることにより、あるバンク内の二つの
サブアレイを同時に活性化することができる。

【００９３】これにより、非独立バンク方式でのリフレ
ッシュ動作前後の動作制約の発生確率を抑制し、高いシ
ステムパフォマンスを得ることができる。またページ長
可変機能回路をリフレッシュ制御に流用することによ
り、チップ面積の増加がない。

【００９４】［実施の形態７］図１０は、実施の形態７
のメモリチップＭＥＭＣ５におけるメモリセルアレイＭ
ＣＡ５の構成を示す。この実施の形態では、４個ずつの
サブアレイのブロック２１，２２，２３，２４があり、
各ブロック内で隣接サブアレイはセンスアンプ回路ＳＡ
ｓを共有する。上部の左右ブロック２１，２２のサブア
レイの組（Ａ００，Ａ０１），（Ａ１０，Ａ１１），
（Ａ２０，Ａ２１），（Ａ３０，Ａ３１）がそれぞれ、
バンクＢ０，Ｂ１，Ｂ２，Ｂ３を構成する。同様に、下
部の左右ブロック２３，２４のサブアレイの組（Ａ４
０，Ａ４１），（Ａ５０，Ａ５１），（Ａ６０，Ａ６
１），（Ａ７０，Ａ７１）がそれぞれ、バンクＢ４，Ｂ
５，Ｂ６，Ｂ７を構成する。

【００９５】即ち、バンクＢ０〜Ｂ３は、各バンク内で
二つのサブアレイがセンスアンプ回路を共有せず、隣接
するバンクの間でセンスアンプ回路を共有する非独立バ
ンク構成となっている。これとは独立に、バンクＢ４〜
Ｂ７が同様に非独立バンク構成となっている。

【００９６】この実施の形態の場合、通常のロウアクセ
スモードで例えばバンクＢ２が選択されたとき、活性化
されるのはサブアレイＡ２０，Ａ２１のいずれか一方で
ある。リフレッシュモードでは、バンクＢ２の二つのサ
ブアレイＡ２０，Ａ２１を同時に活性化することができ
る。従って、同時活性化されるバンク数を減らして、シ
ステムパフォマンスの向上が図られる。

【００９７】このようなメモリセルアレイＭＣＡ５に対
する制御は、メモリコントローラＣＴＬ５と第１デコー
ド回路ＤＣ５０と第２デコード回路ＤＣ５１とによっ
て、行われる。

【００９８】図１１は、本実施の形態における第２デコ
ード回路ＤＣ５１の回路構成の一例を示す図である。こ
の図１１に示すように、第２デコード回路ＤＣ５１は、
デコード部５００、５１０、５２０、５３０、５４０、
５５０を備えて構成されている。デコード部５００、５
１０、５２０、５３０には、第１デコード回路ＤＣ５０
から、バンクアドレスｂａｎｋ０、ｂａｎｋ１、ｂａｎ
ｋ２が入力される。デコード部５５０には、第１デコー
ド回路ＤＣ５０から、ロウアドレスＲＡＤ０とリフレッ
シュ制御信号ＲＥＦＲＥＳＨとが、入力される。

【００９９】デコード部５００は、ＡＮＤゲートＧ４０
０、Ｇ４１０、Ｇ４２０、Ｇ４３０を備えて構成されて
いる。デコード部５１０は、ＡＮＤゲートＧ４４０、Ｇ
４５０、Ｇ４６０、Ｇ４７０を備えて構成されている。
デコード部５２０は、ＡＮＤゲートＧ４０１、Ｇ４１
１、Ｇ４２１、Ｇ４３１を備えて構成されている。デコ
ード部５３０は、ＡＮＤゲートＧ４４１、Ｇ４５１、Ｇ
４６１、Ｇ４７１を備えて構成されている。デコード部
５４０は、ＡＮＤゲートＧ４８０、Ｇ４８１、Ｇ４８
２、Ｇ４８３を備えて構成されている。デコード部５５
０は、ＯＲゲートＧ４９０、Ｇ４９１を備えて構成され
ている。

【０１００】デコード部５５０は、ロウアドレスＲＡＤ
０に基づいて、ブロック２１、２３と、ブロック２２、
２４のいずれか一方を選択する。デコード部５４０は、
バンクアドレスｂａｎｋ０、ｂａｎｋ１に基づいて、各
ブロック２１、２２、２３、２４の中からそれぞれ１つ
のアブアレイを選択する。デコード部５００、５１０
は、バンクアドレスｂａｎｋ２に基づいて、ブロック２
１とブロック２３のどちらかを選択する。デコード部５
２０、５３０は、バンクアドレスｂａｎｋ２に基づい
て、ブロック２２とブロック２４のどちらかを選択す
る。

【０１０１】具体的には、ロウアクセスモードにおいて
は、バンクアドレスｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ
２とロウアドレスＲＡＤ０とにより、１つのバンク内の
１つのサブアレイが選択的に活性化される。例えば、バ
ンクアドレスｂａｎｋ０＝”０”であり、バンクアドレ
スｂａｎｋ１＝”０”であり、バンクアドレスｂａｎｋ
２＝”０”であり、ロウアドレスＲＡＤ０＝”０”であ
る場合を想定する。この場合、ロウアドレスＲＡＤ０
＝”０”であるので、ＯＲゲートＧ４９０の出力が”
Ｈ”になる。このＯＲゲート４９０の出力は、ＡＮＤゲ
ートＧ４００、Ｇ４１０、Ｇ４２０、Ｇ４３０に入力さ
れ、ＡＮＤゲートＧ４４０、Ｇ４５０、Ｇ４６０、Ｇ４
７０に入力される。

【０１０２】さらに、バンクアドレスｂａｎｋ０＝”
０”であり、バンクアドレスｂａｎｋ１＝”０”である
ので、ＡＮＤゲートＧ４８０の出力が”Ｈ”になる。こ
のＡＮＤゲートＧ４８０の出力は、ＡＮＤゲートＧ４０
０、Ｇ４０１、Ｇ４４０、Ｇ４４１に入力される。さら
に、バンクアドレスｂａｎｋ２＝”０”であるので、Ａ
ＮＤゲートＧ４００の出力が”Ｈ”になる。これによ
り、サブアレイＡ００が選択され、活性化される。

【０１０３】一方、リフレッシュモードにおいては、バ
ンクアドレスｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ２によ
り、１つのブロックの２つのサブアレイが選択的に活性
化される。例えば、バンクアドレスｂａｎｋ０＝”
０”、バンクアドレスｂａｎｋ１＝”０”、バンクアド
レスｂａｎｋ２＝”０”である場合を想定する。リフレ
ッシュモードの場合、リフレッシュ制御信号ＲＥＦＲＥ
ＳＨ＝”１”であるので、ＯＲゲートＧ４９０、Ｇ４９
１の出力は”Ｈ”になる。このＯＲゲートＧ４９０、Ｇ
４９１からの出力は、すべてのＡＮＤゲートに入力され
る。

【０１０４】さらに、バンクアドレスｂａｎｋ０＝”
０”であり、バンクアドレスｂａｎｋ１＝”０”である
ので、ＡＮＤゲートＧ４８０の出力が”Ｈ”になる。こ
のＡＮＤゲートＧ４８０の出力は、ＡＮＤゲートＧ４０
０、Ｇ４０１、Ｇ４４０、Ｇ４４１に入力される。さら
に、バンクアドレスｂａｎｋ２＝”０”であるので、ゲ
ート部５００のＡＮＤゲートＧ４００とゲート部５２０
のＡＮＤゲートＧ４０１の出力が”Ｈ”になる。これに
より、サブアレイＡ００、Ａ０１が選択され、活性化さ
れる。つまり、２つのサブアレイＡ００、Ａ０１が同時
にリフレッシュされる。

【０１０５】〔実施の形態８〕本発明の実施の形態８
は、上述した実施の形態１に係るダイナミック型半導体
記憶装置を、ロジック回路混載の半導体集積回路装置に
適用したものである。

【０１０６】図１２は、実施の形態８に係る半導体集積
回路装置１００の構成をブロックで示す図である。この
図１２に示すように、実施の形態８における半導体集積
回路１００は、上述した実施の形態１に係るダイナミッ
ク型半導体記憶装置に、ロッジク回路ＬＧ１０を加え
て、構成されている。このロジック回路ＬＧ１０は、種
々の論理演算を行う回路である。この論理演算の過程
で、メモリマクロＭＭ１にデータを書き込む必要が生じ
たり、メモリマクロＭＭ１からデータを読み出す必要が
生じたりした場合は、ロジック回路ＬＧ１０は、メモリ
コントローラＣＴＬ１に必要な要求を、コントローラ制
御信号として送出する。また、ロジック回路ＬＧ１０の
外部から、このロジック回路ＬＧ１０にメモリマクロＭ
Ｍ１に対するデータの書き込み要求が入力されたり、デ
ータの読み出し要求が入力された場合にも、ロジック回
路ＬＧ１０は、メモリコントローラＣＴＬ１に必要な要
求を、コントローラ制御信号として送出する。

【０１０７】このコントローラ制御信号には、メモリマ
クロＭＭ１におけるアドレスをそのまま含んでいてもよ
いし、アドレスとして次のアドレスを指定するというよ
うな情報を含ませておき、この情報に基づいてメモリコ
ントローラＣＴＬ１がメモリマクロＭＭ１におけるアド
レスを生成するようにしてもよい。

【０１０８】また、メモリマクロＭＭ１に対するリフレ
ッシュ要求の周期等の管理は、ロジック回路ＬＧ１０が
行ってもよいし、メモリコントローラＣＴＬ１が行って
もよい。メモリコントローラＣＴＬ１がリフレッシュ要
求の管理を行う場合には、リフレッシュ期間中は、メモ
リコントローラＣＴＬ１からロジック回路ＬＧ１０にビ
ジー信号が送信されることになる。

【０１０９】このコントローラ制御信号が供給されたメ
モリコントローラＣＴＬ１は、このコントローラ制御信
号に基づいて、メモリ制御信号を生成し、メモリマクロ
ＭＭ１の第１デコード回路ＤＣ１０に供給する。また、
メモリコントローラＣｌＴＬ１がリフレッシュ要求の管
理を行う場合には、自らの制御によりメモリ制御信号を
生成して、第１デコード回路ＤＣ１０に供給する。これ
以降の動作は、上述した実施の形態１と同様である。

【０１１０】図１３は、本発明の実施の形態８の別の例
を示す図である。この図１３に示すように、半導体集積
回路装置１０２は、ロジック回路ＬＧ１１内部にメモリ
コントローラＣＴＬ１を備えている。このメモリコント
ローラＣＴＬ１は、ロジック回路ＬＧ１１の一部として
動作し、ロジック回路ＬＧ１１のメモリコントローラＣ
ＴＬ１以外の部分から受けたコントローラ制御信号によ
り、又は、自らの制御により、メモリ制御信号を生成す
る。このメモリ制御信号は、メモリコントローラＣＴＬ
１からメモリマクロＭＭ１の第１デコード回路ＤＣ１０
に供給される。

【０１１１】図１４は、さらに別の変形例である半導体
集積回路装置１０４の構成をブロックで示す図である。
この図１４に示すように、ロジック回路ＬＧ１２に第１
デコード回路ＤＣ１０を設けるようにしてもよい。この
場合、メモリ制御信号に相当する制御信号をメモリコン
トローラＣＴＬ１から第１デコード回路ＤＣ１０に供給
する。そして、第１デコード回路ＤＣ１０から内部制御
信号に相当する制御信号を、第２デコード回路ＤＣ１１
に供給する。

【０１１２】図１５は、もう１つ別の変形例である半導
体集積回路装置１０６の構成をブロックで示す図であ
る。この図１５に示すように、メモリコントローラＣＴ
Ｌ１０の内部に、第１デコード回路ＤＣ１０を設けるよ
うにしてもよい。この場合、メモリコントローラＣＴＬ
１０からの命令に基づいて第１デコード回路ＤＣ１０
は、内部制御信号に相当する制御信号を生成し、第２デ
コード回路ＤＣ１１に供給する。

【０１１３】なお、上述した図１２乃至図１５における
第２デコード回路ＤＣ１１の内部構成は、上述した実施
の形態１で示した図５と同様である。

【０１１４】以上のように、本発明は、ＤＲＡＭとロジ
ック回路とを混載した半導体集積回路装置に対しても、
適用することが可能である。

【０１１５】〔実施の形態９〕本発明の実施の形態９
は、上述した実施の形態３に係るダイナミック型半導体
記憶装置を、ロジック回路混載の半導体集積回路装置に
適用したものである。

【０１１６】図１６は、実施の形態９に係る半導体集積
回路装置１１０の構成をブロックで示す図である。この
図１６に示すように、実施の形態９における半導体集積
回路１１０は、上述した実施の形態３に係るダイナミッ
ク型半導体記憶装置に、ロッジク回路ＬＧ２０を加え
て、構成されている。このロジック回路ＬＧ２０は、種
々の論理演算を行う回路である。この論理演算の過程
で、メモリマクロＭＭ２にデータを書き込む必要が生じ
たり、メモリマクロＭＭ２からデータを読み出す必要が
生じたりした場合は、ロジック回路ＬＧ２０は、メモリ
コントローラＣＴＬ２に必要な要求を、コントローラ制
御信号として送出する。また、ロジック回路ＬＧ２０の
外部から、このロジック回路ＬＧ２０にメモリマクロＭ
Ｍ２に対するデータの書き込み要求が入力されたり、デ
ータの読み出し要求が入力された場合にも、ロジック回
路ＬＧ２０は、メモリコントローラＣＴＬ２に必要な要
求を、コントローラ制御信号として送出する。

【０１１７】このコントローラ制御信号には、メモリマ
クロＭＭ２におけるアドレスをそのまま含んでいてもよ
いし、アドレスとして次のアドレスを指定するというよ
うな情報を含ませておき、この情報に基づいてメモリコ
ントローラＣＴＬ２がメモリマクロＭＭ２におけるアド
レスを生成するようにしてもよい。

【０１１８】また、メモリマクロＭＭ２１に対するリフ
レッシュ要求の周期等の管理は、ロジック回路ＬＧ２０
が行ってもよいし、メモリコントローラＣＴＬ２が行っ
てもよい。メモリコントローラＣＴＬ２がリフレッシュ
要求の管理を行う場合には、リフレッシュ期間中は、メ
モリコントローラＣＴＬ２からロジック回路ＬＧ２０に
ビジー信号が送信されることになる。

【０１１９】このコントローラ制御信号が供給されたメ
モリコントローラＣＴＬ２は、このコントローラ制御信
号に基づいて、メモリ制御信号を生成し、メモリマクロ
ＭＭ２の第１デコード回路ＤＣ２０に供給する。また、
メモリコントローラＣｌＴＬ２がリフレッシュ要求の管
理を行う場合には、自らの制御によりメモリ制御信号を
生成して、第１デコード回路ＤＣ２０に供給する。これ
以降の動作は、上述した実施の形態３と同様である。

【０１２０】図１７は、本発明の実施の形態９の別の例
を示す図である。この図１７に示すように、半導体集積
回路装置１１２は、ロジック回路ＬＧ２１内部にメモリ
コントローラＣＴＬ２を備えている。このメモリコント
ローラＣＴＬ２は、ロジック回路ＬＧ２１の一部として
動作し、ロジック回路ＬＧ２１のメモリコントローラＣ
ＴＬ２以外の部分から受けたコントローラ制御信号によ
り、又は、自らの制御により、メモリ制御信号を生成す
る。このメモリ制御信号は、メモリコントローラＣＴＬ
２からメモリマクロＭＭ２の第１デコード回路ＤＣ２０
に供給される。

【０１２１】図１８は、さらに別の変形例である半導体
集積回路装置１１４の構成をブロックで示す図である。
この図１８に示すように、ロジック回路ＬＧ２２に第１
デコード回路ＤＣ２０を設けるようにしてもよい。この
場合、メモリ制御信号に相当する制御信号をメモリコン
トローラＣＴＬ２から第１デコード回路ＤＣ２０に供給
する。そして、第１デコード回路ＤＣ２０から内部制御
信号に相当する制御信号を、第２デコード回路ＤＣ２１
に供給する。

【０１２２】図１９は、もう１つ別の変形例である半導
体集積回路装置１１６の構成をブロックで示す図であ
る。この図１９に示すように、メモリコントローラＣＴ
Ｌ２０の内部に、第１デコード回路ＤＣ２０を設けるよ
うにしてもよい。この場合、メモリコントローラＣＴＬ
２０からの命令に基づいて第１デコード回路ＤＣ２０
は、内部制御信号に相当する制御信号を生成し、第２デ
コード回路ＤＣ２１に供給する。

【０１２３】なお、上述した図１６乃至図１９における
第２デコード回路ＤＣ２１の内部構成は、上述した実施
の形態３における図６Ｂと同様である。

【０１２４】以上のように、本発明は、ＤＲＡＭとロジ
ック回路とを混載した半導体集積回路装置に対しても、
適用することが可能である。

【０１２５】〔実施の形態１０〕本発明の実施の形態１
０は、上述した実施の形態４に係るダイナミック型半導
体記憶装置を、ロジック回路混載の半導体集積回路装置
に適用したものである。

【０１２６】図２０は、実施の形態１０に係る半導体集
積回路装置１２０の構成をブロックで示す図である。こ
の図２０に示すように、実施の形態１０における半導体
集積回路１２０は、上述した実施の形態４に係るダイナ
ミック型半導体記憶装置に、ロッジク回路ＬＧ３０を加
えて、構成されている。このロジック回路ＬＧ３０は、
種々の論理演算を行う回路である。この論理演算の過程
で、メモリマクロＭＭ３にデータを書き込む必要が生じ
たり、メモリマクロＭＭ３からデータを読み出す必要が
生じたりした場合は、ロジック回路ＬＧ３０は、メモリ
コントローラＣＴＬ３に必要な要求を、コントローラ制
御信号として送出する。また、ロジック回路ＬＧ３０の
外部から、このロジック回路ＬＧ３０にメモリマクロＭ
Ｍ３に対するデータの書き込み要求が入力されたり、デ
ータの読み出し要求が入力された場合にも、ロジック回
路ＬＧ３０は、メモリコントローラＣＴＬ３に必要な要
求を、コントローラ制御信号として送出する。

【０１２７】このコントローラ制御信号には、メモリマ
クロＭＭ３におけるアドレスをそのまま含んでいてもよ
いし、アドレスとして次のアドレスを指定するというよ
うな情報を含ませておき、この情報に基づいてメモリコ
ントローラＣＴＬ３がメモリマクロＭＭ３におけるアド
レスを生成するようにしてもよい。

【０１２８】また、メモリマクロＭＭ３に対するリフレ
ッシュ要求の周期等の管理は、ロジック回路ＬＧ３０が
行ってもよいし、メモリコントローラＣＴＬ３が行って
もよい。メモリコントローラＣＴＬ３がリフレッシュ要
求の管理を行う場合には、リフレッシュ期間中は、メモ
リコントローラＣＴＬ３からロジック回路ＬＧ３０にビ
ジー信号が送信されることになる。

【０１２９】このコントローラ制御信号が供給されたメ
モリコントローラＣＴＬ３は、このコントローラ制御信
号に基づいて、メモリ制御信号を生成し、メモリマクロ
ＭＭ３の第１デコード回路ＤＣ３０に供給する。また、
メモリコントローラＣｌＴＬ３がリフレッシュ要求の管
理を行う場合には、自らの制御によりメモリ制御信号を
生成して、第１デコード回路ＤＣ３０に供給する。これ
以降の動作は、上述した実施の形態４と同様である。

【０１３０】図２１は、本発明の実施の形態１０の別の
例を示す図である。この図２１に示すように、半導体集
積回路装置１２２は、ロジック回路ＬＧ３１内部にメモ
リコントローラＣＴＬ３を備えている。このメモリコン
トローラＣＴＬ３は、ロジック回路ＬＧ３１の一部とし
て動作し、ロジック回路ＬＧ３１のメモリコントローラ
ＣＴＬ３以外の部分から受けたコントローラ制御信号に
より、又は、自らの制御により、メモリ制御信号を生成
する。このメモリ制御信号は、メモリコントローラＣＴ
Ｌ３からメモリマクロＭＭ３の第１デコード回路ＤＣ３
０に供給される。

【０１３１】図２２は、さらに別の変形例である半導体
集積回路装置１２４の構成をブロックで示す図である。
この図２２に示すように、ロジック回路ＬＧ３２に第１
デコード回路ＤＣ３０を設けるようにしてもよい。この
場合、メモリ制御信号に相当する制御信号をメモリコン
トローラＣＴＬ３から第１デコード回路ＤＣ３０に供給
する。そして、第１デコード回路ＤＣ３０から内部制御
信号に相当する制御信号を、第２デコード回路ＤＣ３１
に供給する。

【０１３２】図２３は、もう１つ別の変形例である半導
体集積回路装置１２６の構成をブロックで示す図であ
る。この図２３に示すように、メモリコントローラＣＴ
Ｌ３０の内部に、第１デコード回路ＤＣ３０を設けるよ
うにしてもよい。この場合、メモリコントローラＣＴＬ
３０からの命令に基づいて第１デコード回路ＤＣ３０
は、内部制御信号に相当する制御信号を生成し、第２デ
コード回路ＤＣ３１に供給する。

【０１３３】なお、上述した図２０乃至図２３における
第２デコード回路ＤＣ３１の内部構成は、上述した実施
の形態４における図７Ｂと同様である。また、図２０乃
至図２３における第１デコード回路ＤＣ３０と第２デコ
ード回路ＤＣ３１の内部構成を、上述した図９と同様に
することにより、ページ長可変回路をリフレッシュ制御
回路として利用することができる。

【０１３４】以上のように、本発明は、ＤＲＡＭとロジ
ック回路とを混載した半導体集積回路装置に対しても、
適用することが可能である。

【０１３５】〔実施の形態１１〕本発明の実施の形態１
１は、上述した実施の形態５に係るダイナミック型半導
体記憶装置を、ロジック回路混載の半導体集積回路装置
に適用したものである。

【０１３６】図２４は、実施の形態１１に係る半導体集
積回路装置１３０の構成をブロックで示す図である。こ
の図２４に示すように、実施の形態１１における半導体
集積回路１３０は、上述した実施の形態５に係るダイナ
ミック型半導体記憶装置に、ロッジク回路ＬＧ４０を加
えて、構成されている。このロジック回路ＬＧ４０は、
種々の論理演算を行う回路である。この論理演算の過程
で、メモリマクロＭＭ４にデータを書き込む必要が生じ
たり、メモリマクロＭＭ４からデータを読み出す必要が
生じたりした場合は、ロジック回路ＬＧ４０は、メモリ
コントローラＣＴＬ４に必要な要求を、コントローラ制
御信号として送出する。また、ロジック回路ＬＧ４０の
外部から、このロジック回路ＬＧ４０にメモリマクロＭ
Ｍ４に対するデータの書き込み要求が入力されたり、デ
ータの読み出し要求が入力された場合にも、ロジック回
路ＬＧ４０は、メモリコントローラＣＴＬ４に必要な要
求を、コントローラ制御信号として送出する。

【０１３７】このコントローラ制御信号には、メモリマ
クロＭＭ４におけるアドレスをそのまま含んでいてもよ
いし、アドレスとして次のアドレスを指定するというよ
うな情報を含ませておき、この情報に基づいてメモリコ
ントローラＣＴＬ４がメモリマクロＭＭ４におけるアド
レスを生成するようにしてもよい。

【０１３８】また、メモリマクロＭＭ４に対するリフレ
ッシュ要求の周期等の管理は、ロジック回路ＬＧ４０が
行ってもよいし、メモリコントローラＣＴＬ４が行って
もよい。メモリコントローラＣＴＬ４がリフレッシュ要
求の管理を行う場合には、リフレッシュ期間中は、メモ
リコントローラＣＴＬ４からロジック回路ＬＧ４０にビ
ジー信号が送信されることになる。

【０１３９】このコントローラ制御信号が供給されたメ
モリコントローラＣＴＬ４は、このコントローラ制御信
号に基づいて、メモリ制御信号を生成し、メモリマクロ
ＭＭ４の第１デコード回路ＤＣ４０に供給する。また、
メモリコントローラＣｌＴＬ４がリフレッシュ要求の管
理を行う場合には、自らの制御によりメモリ制御信号を
生成して、第１デコード回路ＤＣ４０に供給する。これ
以降の動作は、上述した実施の形態５と同様である。

【０１４０】図２５は、本発明の実施の形態１１の別の
例を示す図である。この図２５に示すように、半導体集
積回路装置１３２は、ロジック回路ＬＧ４１内部にメモ
リコントローラＣＴＬ４を備えている。このメモリコン
トローラＣＴＬ４は、ロジック回路ＬＧ４１の一部とし
て動作し、ロジック回路ＬＧ４１のメモリコントローラ
ＣＴＬ４以外の部分から受けたコントローラ制御信号に
より、又は、自らの制御により、メモリ制御信号を生成
する。このメモリ制御信号は、メモリコントローラＣＴ
Ｌ４からメモリマクロＭＭ４の第１デコード回路ＤＣ４
０に供給される。

【０１４１】図２６は、さらに別の変形例である半導体
集積回路装置１３４の構成をブロックで示す図である。
この図２６に示すように、ロジック回路ＬＧ４２に第１
デコード回路ＤＣ４０を設けるようにしてもよい。この
場合、メモリ制御信号に相当する制御信号をメモリコン
トローラＣＴＬ４から第１デコード回路ＤＣ４０に供給
する。そして、第１デコード回路ＤＣ４０から内部制御
信号に相当する制御信号を、第２デコード回路ＤＣ４１
に供給する。

【０１４２】図２７は、もう１つ別の変形例である半導
体集積回路装置１３６の構成をブロックで示す図であ
る。この図２７に示すように、メモリコントローラＣＴ
Ｌ４０の内部に、第１デコード回路ＤＣ４０を設けるよ
うにしてもよい。この場合、メモリコントローラＣＴＬ
４０からの命令に基づいて第１デコード回路ＤＣ４０
は、内部制御信号に相当する制御信号を生成し、第２デ
コード回路ＤＣ４１に供給する。

【０１４３】なお、上述した図２４乃至図２７における
第２デコード回路ＤＣ４１の内部構成は、上述した実施
の形態５における図８Ｂと同様である。

【０１４４】以上のように、本発明は、ＤＲＡＭとロジ
ック回路とを混載した半導体集積回路装置に対しても、
適用することが可能である。

【０１４５】〔実施の形態１２〕本発明の実施の形態１
２は、上述した実施の形態７に係るダイナミック型半導
体記憶装置を、ロジック回路混載の半導体集積回路装置
に適用したものである。

【０１４６】図２８は、実施の形態１２に係る半導体集
積回路装置１４０の構成をブロックで示す図である。こ
の図２８に示すように、実施の形態１２における半導体
集積回路１４０は、上述した実施の形態７に係るダイナ
ミック型半導体記憶装置に、ロッジク回路ＬＧ５０を加
えて、構成されている。このロジック回路ＬＧ５０は、
種々の論理演算を行う回路である。この論理演算の過程
で、メモリマクロＭＭ５にデータを書き込む必要が生じ
たり、メモリマクロＭＭ１からデータを読み出す必要が
生じたりした場合は、ロジック回路ＬＧ５０は、メモリ
コントローラＣＴＬ５に必要な要求を、コントローラ制
御信号として送出する。また、ロジック回路ＬＧ５０の
外部から、このロジック回路ＬＧ５０にメモリマクロＭ
Ｍ１に対するデータの書き込み要求が入力されたり、デ
ータの読み出し要求が入力された場合にも、ロジック回
路ＬＧ５０は、メモリコントローラＣＴＬ５に必要な要
求を、コントローラ制御信号として送出する。

【０１４７】このコントローラ制御信号には、メモリマ
クロＭＭ５におけるアドレスをそのまま含んでいてもよ
いし、アドレスとして次のアドレスを指定するというよ
うな情報を含ませておき、この情報に基づいてメモリコ
ントローラＣＴＬ５がメモリマクロＭＭ５におけるアド
レスを生成するようにしてもよい。

【０１４８】また、メモリマクロＭＭ５に対するリフレ
ッシュ要求の周期等の管理は、ロジック回路ＬＧ５０が
行ってもよいし、メモリコントローラＣＴＬ５が行って
もよい。メモリコントローラＣＴＬ５がリフレッシュ要
求の管理を行う場合には、リフレッシュ期間中は、メモ
リコントローラＣＴＬ５からロジック回路ＬＧ５０にビ
ジー信号が送信されることになる。

【０１４９】このコントローラ制御信号が供給されたメ
モリコントローラＣＴＬ５は、このコントローラ制御信
号に基づいて、メモリ制御信号を生成し、メモリマクロ
ＭＭ５の第１デコード回路ＤＣ５０に供給する。また、
メモリコントローラＣｌＴＬ５がリフレッシュ要求の管
理を行う場合には、自らの制御によりメモリ制御信号を
生成して、第１デコード回路ＤＣ５０に供給する。これ
以降の動作は、上述した実施の形態７と同様である。

【０１５０】図２９は、本発明の実施の形態１２の別の
例を示す図である。この図２９に示すように、半導体集
積回路装置１４２は、ロジック回路ＬＧ５１内部にメモ
リコントローラＣＴＬ５を備えている。このメモリコン
トローラＣＴＬ５は、ロジック回路ＬＧ５１の一部とし
て動作し、ロジック回路ＬＧ５１のメモリコントローラ
ＣＴＬ５以外の部分から受けたコントローラ制御信号に
より、又は、自らの制御により、メモリ制御信号を生成
する。このメモリ制御信号は、メモリコントローラＣＴ
Ｌ５からメモリマクロＭＭ５の第１デコード回路ＤＣ５
０に供給される。

【０１５１】図３０は、さらに別の変形例である半導体
集積回路装置１４４の構成をブロックで示す図である。
この図３０に示すように、ロジック回路ＬＧ５２に第１
デコード回路ＤＣ５０を設けるようにしてもよい。この
場合、メモリ制御信号に相当する制御信号をメモリコン
トローラＣＴＬ５から第１デコード回路ＤＣ５０に供給
する。そして、第１デコード回路ＤＣ５０から内部制御
信号に相当する制御信号を、第２デコード回路ＤＣ５１
に供給する。

【０１５２】図３１は、もう１つ別の変形例である半導
体集積回路装置１４６の構成をブロックで示す図であ
る。この図３１に示すように、メモリコントローラＣＴ
Ｌ５０の内部に、第１デコード回路ＤＣ５０を設けるよ
うにしてもよい。この場合、メモリコントローラＣＴＬ
５０からの命令に基づいて第１デコード回路ＤＣ５０
は、内部制御信号に相当する制御信号を生成し、第２デ
コード回路ＤＣ５１に供給する。

【０１５３】なお、上述した図２８乃至図３１における
第２デコード回路ＤＣ５１の内部構成は、上述した実施
の形態７における図１１と同様である。

【０１５４】以上のように、本発明は、ＤＲＡＭとロジ
ック回路とを混載した半導体集積回路装置に対しても、
適用することが可能である。

【０１５５】

【発明の効果】以上述べたようにこの発明によれば、リ
フレッシュモードにおいて１バンク内で同時活性化され
るサブアレイ数を大きくすることにより、メモリコント
ローラの負荷を軽減するとができ、ＤＲＡＭシステムの
パフォマンス向上が図られる。また、同時活性化される
バンク数を少なくすることができ、共有センスアンプ方
式を採用した非独立バンク構成に特有の動作制約の発生
頻度が低くなる。これにより、余分なプリチャージ期間
が必要なくなり、高速動作が可能になる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるダイナミック型
半導体記憶装置の構成を示す図である。

【図２】同実施の形態におけるセルアレイの構成を示す
図である。

【図３】同実施の形態におけるセンスアンプ回路の構成
を示す図である。

【図４】同実施の形態におけるリフレッシュ動作を説明
するためのタイミング図である。

【図５】この発明の実施の形態１における第２デコード
回路の構成を示す図である（実施の形態２）。

【図６Ａ】この発明の実施の形態３に係るダイナミック
型半導体記憶装置の構成を示す図である。

【図６Ｂ】同実施の形態における第２デコード回路の構
成を示す図である。

【図７Ａ】この発明の実施の形態４に係るダイナミック
型半導体記憶装置の構成を示す図である。

【図７Ｂ】同実施の形態における第２デコード回路の構
成を示す図である。

【図８Ａ】この発明の実施の形態５に係るダイナミック
型半導体記憶装置の構成を示す図である。

【図８Ｂ】同実施の形態における第２デコード回路の構
成を示す図である。

【図９】この発明の実施の形態４における第２デコード
回路の変形例を示す図である。

【図１０】この発明の実施の形態７に係るダイナミック
型半導体記憶装置の構成を示す図である。

【図１１】同実施の形態における第２デコード回路の構
成を示す図である。

【図１２】実施の形態８における半導体集積回路装置の
内部構成を示す図（ロジック回路とメモリコントローラ
が別個に構成された場合）。

【図１３】実施の形態８における半導体集積回路装置の
内部構成を示す図（ロジック回路内部にメモリコントロ
ーラが設けられた場合）。

【図１４】実施の形態８における半導体集積回路装置の
内部構成を示す図（ロジック回路内部にメモリコントロ
ーラと第１デコード回路が設けられた場合）。

【図１５】実施の形態８における半導体集積回路装置の
内部構成を示す図（ロジック回路内部にメモリコントロ
ーラが設けられ、メモリコントローラ内部に第１デコー
ド回路が設けられた場合）。

【図１６】実施の形態９における半導体集積回路装置の
内部構成を示す図（ロジック回路とメモリコントローラ
が別個に構成された場合）。

【図１７】実施の形態９における半導体集積回路装置の
内部構成を示す図（ロジック回路内部にメモリコントロ
ーラが設けられた場合）。

【図１８】実施の形態９における半導体集積回路装置の
内部構成を示す図（ロジック回路内部にメモリコントロ
ーラと第１デコード回路が設けられた場合）。

【図１９】実施の形態９における半導体集積回路装置の
内部構成を示す図（ロジック回路内部にメモリコントロ
ーラが設けられ、メモリコントローラ内部に第１デコー
ド回路が設けられた場合）。

【図２０】実施の形態１０における半導体集積回路装置
の内部構成を示す図（ロジック回路とメモリコントロー
ラが別個に構成された場合）。

【図２１】実施の形態１０における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラが設けられた場合）。

【図２２】実施の形態１０における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラと第１デコード回路が設けられた場合）。

【図２３】実施の形態１０における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラが設けられ、メモリコントローラ内部に第１デコ
ード回路が設けられた場合）。

【図２４】実施の形態１１における半導体集積回路装置
の内部構成を示す図（ロジック回路とメモリコントロー
ラが別個に構成された場合）。

【図２５】実施の形態１１における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラが設けられた場合）。

【図２６】実施の形態１１における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラと第１デコード回路が設けられた場合）。

【図２７】実施の形態１１における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラが設けられ、メモリコントローラ内部に第１デコ
ード回路が設けられた場合）。

【図２８】実施の形態１２における半導体集積回路装置
の内部構成を示す図（ロジック回路とメモリコントロー
ラが別個に構成された場合）。

【図２９】実施の形態１２における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラが設けられた場合）。

【図３０】実施の形態１２における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラと第１デコード回路が設けられた場合）。

【図３１】実施の形態１２における半導体集積回路装置
の内部構成を示す図（ロジック回路内部にメモリコント
ローラが設けられ、メモリコントローラ内部に第１デコ
ード回路が設けられた場合）。

【符号の説明】

ＡｉｊサブアレイＢｉバンクＳＡｓ共有センスアンプ回路ＳＡｉ独立センスアンプ回路ＣＴＬ１メモリコントローラＤＣ１０第１デコード回路ＤＣ１１第２デコード回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者中川薫神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者小柳勝神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B024 AA09 AA15 BA10 BA13 BA18 BA29 CA16 CA27 DA10 DA20 5B060 CA10

Claims

【特許請求の範囲】

【請求項１】複数のサブアレイにより構成される複数の
バンクと、異なるバンクのサブアレイの間で共有される
センスアンプ回路とを有する、メモリセルアレイと、データ読み出し又は書込みのために前記各バンク内の選
択されたサブアレイを活性化するロウアクセスモード
と、前記各バンク内の複数のサブアレイを同一タイミン
グで活性化してメモリセルデータをリフレッシュするリ
フレッシュモードとを有し、前記リフレッシュモードに
おいて１バンク内で同一タイミングで活性化されるサブ
アレイの数の方が、前記ロウアクセスモードにおいて１
バンク内で活性化されるサブアレイの数より多い、制御
回路と、を備えることを特徴とするダイナミック型半導体記憶装
置。
【請求項２】前記複数のサブアレイにより複数のブロッ
クが構成され、前記各ブロックは、異なるバンクのサブアレイを１つず
つ含んでおり、前記各ブロック内で複数のサブアレイが隣接するもの同
士でセンスアンプ回路を共有して配列されている、ことを特徴とする請求項１に記載のダイナミック型半導
体記憶装置。
【請求項３】前記各ブロックは、前記メモリセルアレイ
にあるすべてのバンクを含んでいる、ことを特徴とする
請求項２に記載のダイナミック型半導体記憶装置。
【請求項４】前記各ブロックは、前記メモリセルアレイ
にある一部のバンクを含んでいる、ことを特徴とする請
求項２に記載のダイナミック型半導体記憶装置。
【請求項５】前記各バンク内では複数のサブアレイはセ
ンスアンプ回路を共有せず、リフレッシュモードではバ
ンク内の全サブアレイが同一タイミングで活性化される
ことを特徴とする請求項２に記載のダイナミック型半導
体記憶装置。
【請求項６】前記制御回路は、第１アドレス信号とリフ
レッシュ制御信号とが入力され、第１内部信号を出力す
る、第１デコーダであって、前記ロウアクセスモードに
おいては、前記第１アドレス信号に基づいて、前記複数
のバンクのそれぞれからサブアレイを１つずつ選択する
前記第１内部信号を出力し、前記リフレッシュモードに
おいては、前記リフレッシュ制御信号に基づいて、前記
複数のバンクのすべてのサブアレイを選択する前記第１
内部信号を出力する、第１デコーダと、第２アドレス信号と前記第１内部信号とが入力され、第
２内部信号を出力する、第２デコーダであって、前記ロ
ウアクセスモードにおいては、前記第２アドレス信号と
前記第１内部信号とに基づいて、１つのサブアレイを選
択する前記第２内部信号を出力し、前記リフレッシュモ
ードにおいては、前記第２アドレス信号と前記第１内部
信号とに基づいて、１つのバンク内のすべてのサブアレ
イを選択する前記第２内部信号を出力する、第２デコー
ダと、を備えることを特徴とする請求項５に記載のダイナミッ
ク型半導体記憶装置。
【請求項７】前記第１アドレス信号と、前記第２アドレ
ス信号と、前記リフレッシュ制御信号とは、メモリコン
トローラから出力された信号に基づいて生成される、こ
とを特徴とする請求項６に記載のダイナミック型半導体
記憶装置。
【請求項８】前記制御回路は、前記ロウアクセスモード
において、１つのバンク内の複数のサブアレイを同一タ
イミングで活性化するためのページ長可変信号線を有
し、前記ページ長可変信号線が前記リフレッシュモードにお
いて、前記リフレッシュ制御信号を伝達するリフレッシ
ュ制御線として用いられる、ことを特徴とする請求項６に記載のダイナミック型半導
体記憶装置。
【請求項９】前記複数のサブアレイにより少なくとも１
つのブロックが構成され、前記ブロック内で複数のサブアレイが隣接するもの同士
でセンスアンプ回路を共有して配列され、且つ、同一バ
ンクのサブアレイの間ではセンスアンプ回路を共有しな
いように配列されている、ことを特徴とする請求項１に記載のダイナミック型半導
体記憶装置。
【請求項１０】前記複数のサブアレイの配列順におい
て、前記サブアレイが１つおきに１バンクとして指定さ
れている、ことを特徴とする請求項９に記載のダイナミ
ック型半導体記憶装置。
【請求項１１】前記各バンク内では複数のサブアレイは
センスアンプ回路を共有せず、リフレッシュモードでは
バンク内の全サブアレイが同一タイミングで活性化され
ることを特徴とする請求項９に記載のダイナミック型半
導体記憶装置。
【請求項１２】前記制御回路は、第１アドレス信号とリ
フレッシュ制御信号とが入力され、第１内部信号を出力
する、第１デコーダであって、前記ロウアクセスモード
においては、前記第１アドレス信号に基づいて、前記複
数のバンクのそれぞれからサブアレイを１つずつ選択す
る前記第１内部信号を出力し、前記リフレッシュモード
においては、前記リフレッシュ制御信号に基づいて、前
記複数のバンクのすべてのサブアレイを選択する前記第
１内部信号を出力する、第１デコーダと、第２アドレス信号と前記第１内部信号とが入力され、第
２内部信号を出力する、第２デコーダであって、前記ロ
ウアクセスモードにおいては、前記第２アドレス信号と
前記第１内部信号とに基づいて、１つのサブアレイを選
択する前記第２内部信号を出力し、前記リフレッシュモ
ードにおいては、前記第２アドレス信号と前記第１内部
信号とに基づいて、１つのバンク内のすべてのサブアレ
イを選択する前記第２内部信号を出力する、第２デコー
ダと、を備えることを特徴とする請求項１１に記載のダイナミ
ック型半導体記憶装置。
【請求項１３】前記複数のサブアレイの配列順におい
て、一端側が前記第２アドレス信号における最下位アド
レスとなり、他端側が前記第２アドレス信号における最
上位アドレスとなるようにアドレスが設定されている、
ことを特徴とする請求項１２に記載のダイナミック型半
導体記憶装置。
【請求項１４】前記第１アドレス信号と、前記第２アド
レス信号と、前記リフレッシュ制御信号とは、メモリコ
ントローラから出力された信号に基づいて生成される、
ことを特徴とする請求項１２に記載のダイナミック型半
導体記憶装置。
【請求項１５】複数のサブアレイにより構成される複数
のバンクと、前記複数のバンクの間で共有されるセンス
アンプ回路とを有し、同一バンクのサブアレイはセンス
アンプ回路を共有して連続的に配列されている、メモリ
セルアレイと、データ読み出し又は書込みのために前記各バンク内の選
択されたサブアレイを活性化するロウアクセスモード
と、前記各バンク内の複数のサブアレイを同一タイミン
グで活性化してメモリセルデータをリフレッシュするリ
フレッシュモードとを有し、前記リフレッシュモードに
おいて１バンク内で同一タイミングで活性化されるサブ
アレイの数の方が、前記ロウアクセスモードにおいて１
バンク内で活性化されるサブアレイの数より多い、制御
回路と、を備えることを特徴とするダイナミック型半導体記憶装
置。
【請求項１６】前記制御回路は、前記リフレッシュモー
ドにおいて、１つのバンク内のセンスアンプ回路を共有
しない複数のサブアレイを同一タイミングで活性化す
る、ことを特徴とする請求項１５に記載のダイナミック
型半導体記憶装置。
【請求項１７】前記メモリセルアレイは、１つのバンク
内でセンスアンプ回路を共有しない複数のサブアレイか
ら構成される第１グループと、１つのバンク内でセンス
アンプ回路を共有しない前記第１グループとは異なる複
数のサブアレイから構成される第２グループとに、前記
複数のバンク毎に、区分されており、前記制御回路は、前記リフレッシュモードにおいて、１
つのバンク内の前記第１グループ又は前記第２グループ
のサブアレイを同一タイミングで活性化する、ことを特
徴とする請求項１５に記載のダイナミック型半導体記憶
装置。
【請求項１８】前記制御回路は、第１アドレス信号とリ
フレッシュ制御信号とが入力され、第１内部信号を出力
する、第１デコーダであって、前記ロウアクセスモード
においては、前記第１アドレス信号に基づいて、前記複
数のバンクのそれぞれからサブアレイを１つずつ選択す
る前記第１内部信号を出力し、前記リフレッシュモード
においては、前記第１アドレス信号と前記リフレッシュ
制御信号に基づいて、前記複数のバンクについて前記第
１グループ又は前記第２グループのサブアレイを選択す
る前記第１内部信号を出力する、第１デコーダと、第２アドレス信号と前記第１内部信号とが入力され、第
２内部信号を出力する、第２デコーダであって、前記ロ
ウアクセスモードにおいては、前記第２アドレス信号と
前記第１内部信号とに基づいて、１つのサブアレイを選
択する前記第２内部信号を出力し、前記リフレッシュモ
ードにおいては、前記第２アドレス信号と前記第１内部
信号とに基づいて、１つのバンク内の前記第１グループ
又は前記第２グループのサブアレイを選択する前記第２
内部信号を出力する、第２デコーダと、を備えることを特徴とする請求項１７に記載のダイナミ
ック型半導体記憶装置。
【請求項１９】前記第１アドレス信号と、前記第２アド
レス信号と、前記リフレッシュ制御信号とは、メモリコ
ントローラから出力された信号に基づいて生成される、
ことを特徴とする請求項１８に記載のダイナミック型半
導体記憶装置。
【請求項２０】複数のサブアレイにより構成される複数
のバンクと、異なるバンクのサブアレイの間で共有され
るセンスアンプ回路とを有する、メモリセルアレイと、データ読み出し又は書込みのために前記各バンク内の選
択されたサブアレイを活性化するロウアクセスモード
と、前記各バンク内の複数のサブアレイを同一タイミン
グで活性化してメモリセルデータをリフレッシュするリ
フレッシュモードとを有し、前記リフレッシュモードに
おいて１バンク内で同一タイミングで活性化されるサブ
アレイの数の方が、前記ロウアクセスモードにおいて１
バンク内で活性化されるサブアレイの数より多い、制御
回路と、各種論理演算を行うロジック演算部であって、前記メモ
リセルアレイからデータを読み出す必要が生じた場合、
及び、前記メモリセルアレイにデータを書き込む必要が
生じた場合に、前記制御回路を介して、前記メモリセル
アレイからデータを読み出し、及び、前記メモリセルア
レイにデータを書き込む、ロジック演算部と、を備えることを特徴とする半導体集積回路装置。
【請求項２１】前記複数のサブアレイにより複数のブロ
ックが構成され、前記各ブロックは、異なるバンクのサブアレイを１つず
つ含んでおり、前記各ブロック内で複数のサブアレイが隣接するもの同
士でセンスアンプ回路を共有して配列されている、ことを特徴とする請求項２０に記載の半導体集積回路装
置。
【請求項２２】前記各ブロックは、前記メモリセルアレ
イにあるすべてのバンクを含んでいる、ことを特徴とす
る請求項２１に記載の半導体集積回路装置。
【請求項２３】前記各ブロックは、前記メモリセルアレ
イにある一部のバンクを含んでいる、ことを特徴とする
請求項２１に記載の半導体集積回路装置。
【請求項２４】前記各バンク内では複数のサブアレイは
センスアンプ回路を共有せず、リフレッシュモードでは
バンク内の全サブアレイが同一タイミングで活性化され
ることを特徴とする請求項２１に記載の半導体集積回路
装置。
【請求項２５】前記制御回路は、第１アドレス信号とリ
フレッシュ制御信号とが入力され、第１内部信号を出力
する、第１デコーダであって、前記ロウアクセスモード
においては、前記第１アドレス信号に基づいて、前記複
数のバンクのそれぞれからサブアレイを１つずつ選択す
る前記第１内部信号を出力し、前記リフレッシュモード
においては、前記リフレッシュ制御信号に基づいて、前
記複数のバンクのすべてのサブアレイを選択する前記第
１内部信号を出力する、第１デコーダと、第２アドレス信号と前記第１内部信号とが入力され、第
２内部信号を出力する、第２デコーダであって、前記ロ
ウアクセスモードにおいては、前記第２アドレス信号と
前記第１内部信号とに基づいて、１つのサブアレイを選
択する前記第２内部信号を出力し、前記リフレッシュモ
ードにおいては、前記第２アドレス信号と前記第１内部
信号とに基づいて、１つのバンク内のすべてのサブアレ
イを選択する前記第２内部信号を出力する、第２デコー
ダと、を備えることを特徴とする請求項２４に記載の半導体集
積回路装置。
【請求項２６】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記メモリセルアレイと前記制御回路とで、１つのメモ
リマクロを構成している、ことを特徴とする請求項２５に記載の半導体集積回路装
置。
【請求項２７】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラとで、
１つのロジック回路を構成し、前記メモリセルアレイと
前記制御回路とで、１つのメモリマクロを構成してい
る、ことを特徴とする請求項２５に記載の半導体集積回路装
置。
【請求項２８】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラと前記
制御信号生成回路とで、１つのロジック回路を構成し、
前記メモリセルアレイと前記第１デコーダと前記第２デ
コーダとで、１つのメモリマクロを構成している、ことを特徴とする請求項２５に記載の半導体集積回路装
置。
【請求項２９】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラと前記
制御信号生成回路とで、１つのロジック回路を構成し、
且つ、前記制御信号生成回路は前記メモリコントローラ
内部に設けられており、前記メモリセルアレイと前記第
１デコーダと前記第２デコーダとで、１つのメモリマク
ロを構成している、ことを特徴とする請求項２５に記載の半導体集積回路装
置。
【請求項３０】前記制御回路は、前記ロウアクセスモー
ドにおいて、１つのバンク内の複数のサブアレイを同一
タイミングで活性化するためのページ長可変信号線を有
し、前記ページ長可変信号線が前記リフレッシュモードにお
いて、前記リフレッシュ制御信号を伝達するリフレッシ
ュ制御線として用いられる、ことを特徴とする請求項２
５に記載の半導体集積回路装置。
【請求項３１】前記複数のサブアレイにより少なくとも
１つのブロックが構成され、前記ブロック内で複数のサブアレイが隣接するもの同士
でセンスアンプ回路を共有して配列され、且つ、同一バ
ンクのサブアレイの間ではセンスアンプ回路を共有しな
いように配列されている、ことを特徴とする請求項２０に記載の半導体集積回路装
置。
【請求項３２】前記複数のサブアレイの配列順におい
て、前記サブアレイが１つおきに１バンクとして指定さ
れている、ことを特徴とする請求項３１に記載の半導体
集積回路装置。
【請求項３３】前記各バンク内では複数のサブアレイは
センスアンプ回路を共有せず、リフレッシュモードでは
バンク内の全サブアレイが同一タイミングで活性化され
ることを特徴とする請求項３１に記載の半導体集積回路
装置。
【請求項３４】前記制御回路は、第１アドレス信号とリフレッシュ制御信号とが入力さ
れ、第１内部信号を出力する、第１デコーダであって、
前記ロウアクセスモードにおいては、前記第１アドレス
信号に基づいて、前記複数のバンクのそれぞれからサブ
アレイを１つずつ選択する前記第１内部信号を出力し、
前記リフレッシュモードにおいては、前記リフレッシュ
制御信号に基づいて、前記複数のバンクのすべてのサブ
アレイを選択する前記第１内部信号を出力する、第１デ
コーダと、第２アドレス信号と前記第１内部信号とが入力され、第
２内部信号を出力する、第２デコーダであって、前記ロ
ウアクセスモードにおいては、前記第２アドレス信号と
前記第１内部信号とに基づいて、１つのサブアレイを選
択する前記第２内部信号を出力し、前記リフレッシュモ
ードにおいては、前記第２アドレス信号と前記第１内部
信号とに基づいて、１つのバンク内のすべてのサブアレ
イを選択する前記第２内部信号を出力する、第２デコー
ダと、を備えることを特徴とする請求項３３に記載の半導体集
積回路装置。
【請求項３５】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記メモリセルアレイと前記制御回路とで、１つのメモ
リマクロを構成している、ことを特徴とする請求項３４に記載の半導体集積回路装
置。
【請求項３６】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラとで、
１つのロジック回路を構成し、前記メモリセルアレイと
前記制御回路とで、１つのメモリマクロを構成してい
る、ことを特徴とする請求項３４に記載の半導体集積回路装
置。
【請求項３７】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラと前記
制御信号生成回路とで、１つのロジック回路を構成し、
前記メモリセルアレイと前記第１デコーダと前記第２デ
コーダとで、１つのメモリマクロを構成している、ことを特徴とする請求項３４に記載の半導体集積回路装
置。
【請求項３８】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラと前記
制御信号生成回路とで、１つのロジック回路を構成し、
且つ、前記制御信号生成回路は前記メモリコントローラ
内部に設けられており、前記メモリセルアレイと前記第
１デコーダと前記第２デコーダとで、１つのメモリマク
ロを構成している、ことを特徴とする請求項３４に記載の半導体集積回路装
置。
【請求項３９】前記複数のサブアレイの配列順におい
て、一端側が前記第２アドレス信号における最下位アド
レスとなり、他端側が前記第２アドレス信号における最
上位アドレスとなるようにアドレスが設定されている、
ことを特徴とする請求項３４に記載の半導体集積回路装
置。
【請求項４０】複数のサブアレイにより構成される複数
のバンクと、前記複数のバンクの間で共有されるセンス
アンプ回路とを有し、同一バンクのサブアレイはセンス
アンプ回路を共有して連続的に配列されている、メモリ
セルアレイと、データ読み出し又は書込みのために前記各バンク内の選
択されたサブアレイを活性化するロウアクセスモード
と、前記各バンク内の複数のサブアレイを同一タイミン
グで活性化してメモリセルデータをリフレッシュするリ
フレッシュモードとを有し、前記リフレッシュモードに
おいて１バンク内で同一タイミングで活性化されるサブ
アレイの数の方が、前記ロウアクセスモードにおいて１
バンク内で活性化されるサブアレイの数より多い、制御
回路と、各種論理演算を行うロジック演算部であって、前記メモ
リセルアレイからデータを読み出す必要が生じた場合、
及び、前記メモリセルアレイにデータを書き込む必要が
生じた場合に、前記制御回路を介して、前記メモリセル
アレイからデータを読み出し、及び、前記メモリセルア
レイにデータを書き込む、ロジック演算部と、を備えることを特徴とする半導体集積回路装置。
【請求項４１】前記制御回路は、前記リフレッシュモー
ドにおいて、１つのバンク内のセンスアンプ回路を共有
しない複数のサブアレイを同一タイミングで活性化す
る、ことを特徴とする請求項４０に記載の半導体集積回
路装置。
【請求項４２】前記メモリセルアレイは、１つのバンク
内でセンスアンプ回路を共有しない複数のサブアレイか
ら構成される第１グループと、１つのバンク内でセンス
アンプ回路を共有しない前記第１グループとは異なる複
数のサブアレイから構成される第２グループとに、前記
複数のバンク毎に、区分されており、前記制御回路は、前記リフレッシュモードにおいて、１
つのバンク内の前記第１グループ又は前記第２グループ
のサブアレイを同一タイミングで活性化する、ことを特
徴とする請求項４０に記載の半導体集積回路装置。
【請求項４３】前記制御回路は、第１アドレス信号とリフレッシュ制御信号とが入力さ
れ、第１内部信号を出力する、第１デコーダであって、
前記ロウアクセスモードにおいては、前記第１アドレス
信号に基づいて、前記複数のバンクのそれぞれからサブ
アレイを１つずつ選択する前記第１内部信号を出力し、
前記リフレッシュモードにおいては、前記第１アドレス
信号と前記リフレッシュ制御信号に基づいて、前記複数
のバンクについて前記第１グループ又は前記第２グルー
プのサブアレイを選択する前記第１内部信号を出力す
る、第１デコーダと、第２アドレス信号と前記第１内部信号とが入力され、第
２内部信号を出力する、第２デコーダであって、前記ロ
ウアクセスモードにおいては、前記第２アドレス信号と
前記第１内部信号とに基づいて、１つのサブアレイを選
択する前記第２内部信号を出力し、前記リフレッシュモ
ードにおいては、前記第２アドレス信号と前記第１内部
信号とに基づいて、１つのバンク内の前記第１グループ
又は前記第２グループのサブアレイを選択する前記第２
内部信号を出力する、第２デコーダと、を備えることを特徴とする請求項４２に記載の半導体集
積回路装置。
【請求項４４】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記メモリセルアレイと前記制御回路とで、１つのメモ
リマクロを構成している、ことを特徴とする請求項４３に記載の半導体集積回路装
置。
【請求項４５】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラとで、
１つのロジック回路を構成し、前記メモリセルアレイと
前記制御回路とで、１つのメモリマクロを構成してい
る、ことを特徴とする請求項４３に記載の半導体集積回路装
置。
【請求項４６】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラと前記
制御信号生成回路とで、１つのロジック回路を構成し、
前記メモリセルアレイと前記第１デコーダと前記第２デ
コーダとで、１つのメモリマクロを構成している、ことを特徴とする請求項４３に記載の半導体集積回路装
置。
【請求項４７】前記ロジック演算回路からのコントロー
ラ制御信号に基づいて、又は自らの制御に基づいて、メ
モリ制御信号を出力するメモリコントローラをさらに備
え、前記制御回路は、前記メモリ制御信号が入力され、この
メモリ制御信号に基づいて、前記第１アドレス信号と、
前記第２アドレス信号と、前記リフレッシュ制御信号と
を出力する、制御信号生成回路をさらに備え、前記ロジック演算回路と前記メモリコントローラと前記
制御信号生成回路とで、１つのロジック回路を構成し、
且つ、前記制御信号生成回路は前記メモリコントローラ
内部に設けられており、前記メモリセルアレイと前記第
１デコーダと前記第２デコーダとで、１つのメモリマク
ロを構成している、ことを特徴とする請求項４３に記載の半導体集積回路装
置。