KR100781950B1 - 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법 - Google Patents

반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법 Download PDF

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Abstract

본 발명에 따른 내부 전원 전압 발생 회로를 제어하는 방법은 활성 모드에서 전력 소모가 감소된다. 내부 전원 전압 발생 회로는 내부 회로에 비교적 큰 구동 전력을 공급하는 제1 강압 조정기 및 내부 회로에 비교적 작은 구동 전력을 공급하는 제2 강압 조정기를 구비한다. 먼저, 제2 강압 조정기가 활성화되고, 대기 모드 및 파워 다운 모드 중의 하나에서 제1 강압 조정기가 비활성화된다. 그 다음, 적어도 제1 강압 조정기가 활성 모드에서 활성화되고, 제1 강압 조정기는 활성 모드의 활성 잠시중단 상태에서 비활성화된다. 활성 잠시중단이 취소되면, 제1 강압 조정기는 활성화된다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법{INTERNAL SUPPLY VOLTAGE GENERATING CIRCUIT IN A SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR CONTROLLING THE SAME}
도 1은 내부 전원 전압 발생 회로 및 로우(row) 시스템 회로용 종래 기술 제어 회로 에 대한 개략적인 블록도를 도시한 도면.
도 2는 도 1의 제어 회로의 종래 기술 조정기 제어 회로에 대한 개략적인 회로도를 도시한 도면.
도 3은 도 2의 종래 기술 조정기 제어 회로의 동작을 도시한 동작도.
도 4는 도 1의 제어 회로의 종래 기술 활성 종료 회로에 대한 개략적인 회로도를 도시한 도면.
도 5는 도 4의 종래 기술 활성 종료 회로의 동작을 도시한 동작도.
도 6은 본 발명의 제1 실시예에 따르는 내부 전원 전압 발생 회로의 개략적인 회로도를 도시한 도면.
도 7은 도 6의 내부 전원 전압 발생 회로의 개략적인 블록도를 도시한 도면.
도 8은 도 6의 내부 전원 전압 발생 회로의 동작을 나타내는 타이밍 파형도를 도시한 도면.
도 9는 본 발명의 제2 실시예에 따르는 내부 전원 전압 발생 회로 및 로우 시스템 회로용 제어 회로의 개략적인 블록도를 도시한 도면.
도 10은 도 9의 제어 회로의 활성 종료 회로에 대한 개략적인 회로도를 도시한 도면.
도 11은 도 10의 활성 종료 회로의 동작을 도시한 동작도.
<도면의 주요부분에 대한 부호의 설명>
10 : 내부 전원 전압 발생 회로.
11 : 제1 강압 조정기.
12 : 제2 강압 조정기.
13 : 오버드라이브 구동 회로.
14 : 오버드라이브 제어기.
15 : 감지 증폭기 내부 회로.
16 : 감지 증폭기.
40 : 메모리 셀 어레이.
41 : 로우 시스템 회로.
43 : 명령 검출 회로.
44 : 로우 제어 회로.
50 : 조정기 제어 회로.
80 : 활성 종료 회로.
100 : 종래 기술 제어 회로.
202 : 활성 종료 회로.
203 : 내부 전원 전압 발생 회로.
203a : 대전력 강압 조정기.
203b : 저전력 강압 조정기.
211 : 활성 신호 발생 회로를 발생하는 검출 회로부.
212 : 신호 발생 회로부.
212a : 제1 지연 회로.
212b : 제2 지연 회로.
213 : 출력 회로부.
225 : 지연 회로부.
228 : 지연 회로부.
refz : 리프레쉬 명령 신호.
brasz : 로우 제어 신호.
plez : 워드 라인 활성 신호.
enz : 활성 신호.
tout : 활성 종료 신호.
eor : 검출 신호.
t1 : 제1 지연 시간.
t2 : 제2 지연 시간.
φ1 : 제1 타이밍 신호.
φ2 : 제2 타이밍 신호.
φ3 : 제3 타이밍 신호.
L1 : 내부 전원선.
Vdd : 외부 전원 전압.
Vint : 내부 전원 전압.
Vii : 기준 전압.
Vsa : 감지 증폭기 전원 전압.
Vpr : 단락 전압.
본 발명은 반도체 메모리 장치를 구비하는 반도체 장치에 관한 것으로서, 더 상세하게는 외부 전원 전압을 하강시키고, 내부 회로에 공급되는 내부 전원 전압을 발생하기 위한 반도체 장치의 내부 전원 전압 발생 방법 및 회로에 관한 것이다.
전류 소비량을 줄이기 위해, 내부 회로에 제공하기 위한 내부 전원 전압을 발생하는 두 개의 내부 전원 전압 발생 회로가 반도체 메모리 장치에 제공된다. 제1 내부 전원 전압 발생 회로(대전력 강압 회로)는 비교적 큰 전류를 소비하며, 비교적 큰 구동 전력을 공급한다. 제2 내부 전원 전압 발생 회로(저전력 강압 회로)는 비교적 작은 전류를 소비하며, 비교적 작은 구동 전력을 공급한다. 반도체 메모리 장치의 활성 모드에 있어서, 제1 및 제2 내부 전원 전압 발생 회로는 동작하여 내부 전원 전압을 내부 회로에 제공한다. 대기 모드(stand-by mode) 또는 파워-다운(power-down) 모드에 있어서, 제1 내부 전원 전압 발생 회로는 동작을 중지하며, 제2 내부 전원 전압 발생 회로만 내부 전원 전압을 내부 회로에 공급한다. 단지 제2 내부 전원 전압 발생 회로만 동작하므로, 반도체 메모리 장치의 전력 소비는 감소된다.
활성 모드에서, 반도체 메모리 장치는 MPU(마이크로프로세서 유닛) 또는 메모리 제어기로부터의 명령에 따라서 유지(hold) 상태를 나타낼 수 있다. 예컨대 워드 라인이 활성 명령에 의해 활성화되고 감지 증폭기가 동작을 개시한 때로부터 반도체 메모리 장치가 리셋[프리챠지(precharge)] 동작 실행을 개시할 때까지의 기간 동안 판독 명령 및 기록 명령이 제공되지 않는다면, 반도체 메모리는 활성 잠시중단 상태로 들어간다. 활성 잠시중단 기간 동안의 전력 소비는 작은데, 그 이유는 내부 회로가 소비 전력이 작은 CMOS 트랜지스터를 포함하기 때문이다.
그러나, 활성 잠시중단 기간 동안, 많은 전류가 대전력 강압 회로의 제1 강압 조정기를 통해 흐르며, 그 기간 동안 전력 소비를 감소시키는 것이 바람직하다. 예컨대, 일본 특개평 제7-105682호 공보는 활성 모드에 있는 제1 조정기가 제공된 반도체 메모리 장치가 감지 증폭기 및 제2 조정기의 동작 동안 감지 증폭기에 비교적 큰 구동 전력을 공급하며, 감지 증폭기 동작 후, 제1 조정기의 구동 전력보다 작은 구동 전력을 공급함을 설명한다. 그래서, 감지 증폭기의 동작 후의 기록 및 판독 동작에 있어서, 최소 요구 전력이 공급되며, 이로써 소비 전력을 감소시킬 수 있다.
보다 구체적으로는, 반도체 메모리 장치에는 세 개의 강압 조정기가 제공된다. 대기 모드에서는 단지 하나의 강압 조정기가 활성화되며, 한편 활성 모드에서는 강압 조정기 세 개 모두가 활성화되며, 감지 증폭기는 빠르게 상승한다. 소정의 시간이 경과한 후, 감지 증폭기가 안정된 때, 반도체 메모리 장치는 활성 잠시중단 상태로 들어가고, 두 개의 강압 조정기는 비활성화되며, 다음 명령 동작을 위해 대기 상태로 된다.
그러나, 두 개의 강압 조정기가 활성 잠시중단 상태에서 여전히 활성화되므로, 내부 전원 전압 발생 회로의 전력 소비를 최소화하기가 어렵다. 한편, 세 개의 강압 조정기의 공급은 회로 면적을 역시 증가시키며, 제어 시스템을 더 복잡하게 한다.
도 1은 내부 전원 전압 발생 회로용의 종래의 제어 회로(100)의 개략적인 블록도이다. 메모리 셀 면적에 있어서, 로우 시스템 회로(41)가 워드 라인 및 로우 디코더를 활성화시키기 위해 제공되며, 내부 전원 전압은 대전력 강압 조정기(42)로부터 로우 시스템 회로(41)에 제공된다. 제어 회로(100)는 명령 검출 회로(43), 로우 제어 회로(44), 대전력 강압 조정기(42)를 제어하며 활성 신호 발생 회로로서 동작하는 조정기 제어 회로(50), 활성 종료 회로(80)를 구비한다.
명령 검출 회로(43)는 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 기록 인에이블 신호 등과 같은 외부 명령을 외부 장치(도시하지 않음)로부터 수신하며, 신호의 조합에 따르는 여러 명령을 검출한다.
리프레쉬 명령의 검출시, 명령 검출 회로(43)는 고 레벨을 갖는 로우 명령 신호(rowz)를 로우 제어 회로(44)에 제공하며, 고 레벨을 갖는 리프레쉬 명령 신호(refz)를 활성 종료 회로(80)에 제공한다.
고 레벨을 갖는 로우 명령 신호(rowz)에 응답하여, 로우 제어 회로(44)는 고 레벨을 갖는 로우 제어 신호를 발생하며, 메모리 셀 면적 활성 신호로서, 고 레벨을 갖는 워드 라인 활성 신호(plez), 약간 뒤늦은 로우 제어 신호(brasz)를 이어서 발생한다.
고 레벨의 로우 제어 신호(brasz)에 따라, 조정기 제어 회로(50)는 대전력 강압 조정기(42)를 활성화시키는 고 레벨의 활성 신호(enz)를 발생한다. 활성 신호(enz)가 상승한 후, 시간(t1)의 경과에 의하여 반도체 장치가 활성 잠시중단 상태로 들어갔을 때, 고 레벨의 워드 라인 활성 신호에 응답하여, 조정기 제어 회로(50)는 활성 신호(enz)를 떨어뜨린다.
로우 시스템 회로(41)는 로우 제어 회로(44)의 제공된 고 레벨의 로우 제어 신호(brasz)에 의해 활성화된다. 이번에는, 비교적 큰 구동 전력이 활성화된 대전력 강압 조정기(42)로부터 로우 시스템 회로(41)에 제공되어, 로우 시스템 회로는 고속에서 동작한다. 로우 시스템 회로(41)가 안정된 때, 대전력 강압 조정기(42)는 비활성화되며, 구동 전력은 저전력 조정기(도시하지 않음)로부터 로우 시스템 회로에 제공된다.
고 레벨의 리프레쉬 명령 신호(refz)가 명령 검출 회로(43)로부터 공급된 때, 로우 제어 회로(44)로부터 고 레벨의 워드 라인 활성 신호(plez)가 공급된 후, 소정 시간(t2)이 경과함에 따라 활성 종료 회로(80)는 저 레벨의 활성 타임 아웃 신호(tout)를 로우 제어 회로(44)에 제공한다.
저 레벨의 활성 타임 아웃 신호(tout)에 응답하여, 로우 제어 회로(44)는 로우 제어 신호(brasz)를 떨어뜨리며, 이로써 로우 시스템 회로(41)를 비활성화시킨다. 로우 제어 회로(44)는 로우 제어 신호(brasz) 및 워드 라인 활성화 신호(plez)를 떨어뜨리며, 활성 신호(plez)에 응답하여, 활성 종료 회로(80)는 활성 타임 아웃 신호(tout)가 상승하게 한다. 그래서, 로우 제어 회로(44)는 다음 리프레쉬 동작에 대비한다.
도 2에 도시한 바와 같이, 조정기 제어 회로(50)는 검출 회로(51) 및 지연 회로(52)를 구비한다. 검출 회로(51)는 세 개의 NAND 회로(53, 54, 55) 및 세 개의 인버터 회로(56, 57, 58)를 구비하는 배타적 논리합 회로이다. 로우 제어 신호(brasz) 및 워드 라인 활성 신호(plez)가 서로 다른 레벨을 갖는 경우, 검출기 회로(51)는 저 레벨의 검출 신호(eor)를 지연 회로(52)에 제공한다. 제1 NAND 회로(53)는 제1 인버터 회로(56)에 의해 반전된 워드 라인 활성 신호(plez) 및 로우 제어 신호(brasz)를 수신한다. 제2 NAND 회로(54)는 제2 인버터 회로(57)에 의해 반전된 워드 라인 활성 신호(plez) 및 로우 제어 신호(brasz)를 수신한다. 제3 NAND 회로(55)는 제1 및 제2 NAND 회로(53, 54)로부터 출력 신호를 수신한다. 제3 NAND 회로(55)의 출력 단자(53)는 제3 인버터 회로(58)를 통하여 지연 회로(52)에 접속된다.
지연 회로(52)는 두 개의 인버터 회로(69a, 69b) 및 두 개의 커패시터(69c, 69d)를 구비하는 입력 회로 및 하나의 NAND 회로(70a) 및 두 개의 인버터 회로(70b, 70c)를 구비하는 출력 회로를 구비하고 있다. 입력 회로와 출력 회로 사 이에는 복수의 지연 회로(71)가 연결된다. 각 지연 회로(71)는 NAND 회로(71a), 인버터 회로(71b),커패시터 회로(71c)를 구비한다.
검출기 회로(51)의 검출 신호(eor)는 입력 회로를 통하여 제1 지연 회로(71)의 NAND 회로(71a)에 공급되며, 지연 회로(71)의 개수에 따라 결정되는 지연 시간(t1)에 의해 지연되며, 지연 출력 신호(s1)는 마지막 지연 회로(71)로부터 출력된다.
NAND 회로(70a)는 마지막 지연 회로(71)로부터 지연 출력 신호(s1) 및 검출기 회로(51)의 검출 신호를 수신하며, 활성 신호(enz)로서 NAND 출력을 두 개의 인버터 회로(70b 및 70c)를 통하여 대전력 강압 조정기(42)에 제공한다.
도 3에 도시한 바와 같이, 만약 워드 라인 활성 신호(plez)가 저 레벨 상태인 동안, 로우 제어 신호(brasz)가 하이(high)로 상승하면, 검출 신호(eor)는 로우(low)로 하강한다. 검출 신호(eor)의 하강에 응답하여, 활성 신호(enz)는 하이로 가며, 이로 인하여 대전력 강압 조정기(42)는 활성화되며, 비교적 큰 구동 전력이 강압 조정기(42)로부터 로우 시스템 회로에 제공된다.
그 다음, 워드 라인 활성 신호(plez)가 상승할 때, 검출 신호는 하강하며, 활성 신호(enz)의 상승으로부터의 지연 시간의 경과 후에 활성 신호(enz)는 하강하며, 이로써, 대전력 강압 조정기(42)는 비활성화된다. 그 다음, 활성 동작의 개시 후 소정 시간 [지연 시간(t1)]의 경과에 의하여 반도체 메모리 장치가 활성 잠시중단 상태로 들어간 때, 조정기 제어 회로(50)는 대전력 강압 조정기(42)를 비활성화 시킨다.
도 4에 도시한 바와 같이, 활성 종료 회로(80)는 검출 회로(81), 지연 회로(82)를 구비한다. 검출 회로(81)는 워드 라인 활성 신호(plez) 및 리프레쉬 명령 신호(refz)를 수신하는 NAND 회로(81a) 및 인버터 회로(81b)를 구비한다. 리프레쉬 명령 신호(refz) 및 워드 라인 활성 신호(plez)가 고 레벨에 있을 때, 검출 회로(81)는 저 레벨의 검출 신호(nol)를 지연 회로(82)에 제공한다.
지연 회로(82)는 두 개의 인버터 회로(83a, 83b) 및 두 개의 커패시터(83c, 83d)를 구비하는 입력 회로 및 NAND 회로(84a) 및 두 개의 인버터 회로(84b, 84c)를 포함하는 출력 회로를 구비한다. 입력 회로 및 출력 회로 사이에는 복수의 지연 회로(85)가 접속되어 있다. 각 지연 회로(85)는 NAND 회로(85a), 인버터 회로(85b) 및 커패시터(85c)를 구비한다. 활성 종료 회로(80)는 조정기 제어 회로(50)의 지연 회로보다 많은 수의 지연 회로(85)를 구비한다.
검출 신호(nol)의 레벨이 하이로 가면, 마지막 지연 회로(85)의 출력 신호(52)는 지연 회로(85)의 개수에 따라서 결정되는 지연 시간(t2)의 경과 후 하이로 상승한다. 검출 신호(nol)의 레벨이 로우로 가면, 마지막 지연 회로(85)의 출력 신호(s2)는 즉시 하이로 상승한다.
NAND 회로(84a)는 검출 신호(nol) 및 마지막 지연 회로(85)의 출력 신호(s2)를 수신하며, 활성 종료 신호(tout)로서 NAND 출력 신호를 인버터 회로(84b, 84c)를 통하여 로우 제어 회로(44)에 제공한다.
도 5에 도시한 바와 같이, 리프레쉬 명령 신호(refz)가 고 레벨을 유지하고, 워드 라인 활성 신호(plez)가 상승할 때, 검출 신호(nol)은 상승한다. 활성 타임 아웃 신호(tout)는 검출 신호(nol)의 상승[워드 라인 활성 신호(plez)의 상승]으로 부터 지연 시간(t2) 후에 하강한다. 이것은 프리챠지 동작이 완료된 것이다.
그러므로, 리프레쉬 명령 신호(refz)가 고 레벨을 유지하고, 워드 라인 활성 신호(plez)가 하강할 때, 검출 신호(nol)는 하강하고, 검출 신호(nol)의 하강에 응답하여 활성 종료 신호(tout)는 즉시 상승한다.
이 시스템의 불리한 점은 회로 면적이 조정기 제어 회로(50)의 지연 회로(71) 및 활성 종료 회로(80)의 지연 회로(85)에 의해 증가된다는 것이다.
더욱이, 조정기 제어 회로(50) 및 활성 종료 회로(80)는 최대의 전력을 소모하는 감지 증폭기의 전력선의 임피던스에 기인하여 서로 분리되므로, 지연 회로에 다른 전원 전압이 제공된다. 이것은 지연 시간(t1 및 t2)이 서로 비례하여 변동하거나 또는 각 지연 시간이 독립적으로 변동하는 결과를 가져온다.
본 발명의 제1 목적은 활성 모드에서 전력 소모가 감소된 반도체 장치의 내부 전원 전압 발생 회로를 제공하는 것이다.
본 발명의 제2 목적은 감소된 회로 면적 및 전력 소모를 갖는 전원 전압 발생 회로를 제공하는 것이다.
본 발명의 제1 실시예에서는, 반도체 장치의 내부 회로에 전력을 공급하는 내부 전원 전압 발생 회로를 제어하기 위한 방법이 제공된다. 내부 전원 전압 발생 회로는 비교적 큰 구동 전력을 내부 회로에 공급하는 제1 강압 조정기, 비교적 작은 구동 전력을 내부 회로에 공급하는 제2 강압 조정기를 구비한다. 먼저, 제2 강압 조정기가 활성화되고, 대기 모드 및 파워 다운 모드 중의 하나에서 제1 강압 조정기가 비활성화된다. 그 다음, 활성 모드에서 적어도 제1 강압 조정기가 활성화되고, 활성 모드의 활성 잠시중단 상태에서 제1 강압 조정기가 비활성화된다. 활성 잠시중단 상태가 취소되었을 때 제1 강압 조정기는 활성화된다.
본 발명의 제2 실시예에서는, 반도체 메모리 장치 내에 감지 증폭기를 구비하는 감지 증폭기 시스템 내부 회로에 전력을 공급하는 내부 전원 전압 발생 회로를 제어하기 위한 방법을 설명한다. 내부 전원 전압 발생 회로는 감지 증폭기 시스템 내부 회로에 비교적 큰 구동 전력을 공급하는 제1 강압 조정기 및 감지 증폭기 시스템 내부 회로에 비교적 작은 구동 전력을 제공하는 제2 강압 조정기를 구비한다. 먼저, 대기 모드 및 파워 다운 모드 중의 하나에서 제2 강압 조정기가 활성화되고, 제1 강압 조정기가 비활성화된다. 활성 모드에서 적어도 제1 강압 조정기가 활성화되고, 활성 모드의 활성 잠시중단 상태에서 제1 강압 조정기가 비활성화된다. 활성 잠시중단 상태 취소되었을 때 제1 강압 조정기는 활성화된다.
본 발명의 제3 실시예에서는, 감지 증폭기를 구비하는 감지 증폭기 시스템 내부 회로에 구동 전력을 공급하는 반도체 메모리 장치의 내부 전원 전압 발생 회로가 제공된다. 내부 전원 전압 발생 회로는 제1 및 제2 강압 조정기를 구비한다. 제1 강압 조정기는 감지 증폭기 시스템 내부 회로에 접속된다. 제1 강압 조정기는 제1 타이밍 신호에 따라서 선택적으로 활성화되며, 감지 증폭기 시스템 내부 회로에 비교적 큰 구동 전력을 공급한다.
반도체 메모리 장치가 대기 모드 및 파워 다운 모드 중의 하나로부터 활성 모드로 이동할 때, 활성 모드에서 반도체 메모리 장치가 활성 잠시중단 상태로 들어갈 때 비활성화되고, 활성 잠시중단 상태가 취소되었을 때, 제1 강압 조정기는 활성화된다. 제2 강압 조정기는 감지 증폭기 시스템 내부 회로에 접속된다. 제2 강압 조정기는 항상 활성화되며, 비교적 작은 구동 전력을 감지 증폭기 시스템 내부 회로에 공급한다.
본 발명의 제4 실시예에서는, 내부 전원 전압을 내부 회로에 공급하는 전원 전압 발생 회로용 제어 회로가 제공된다. 내부 회로는 제어 신호에 따르는 소정의 기간 동안 선택적으로 활성화된다. 제어 회로는 제어 신호를 제어하기 위한 신호를 발생하는 신호 발생 회로를 구비한다. 신호 발생 회로는 전원 전압 발생 회로를 선택적으로 활성화하기 위한 활성 신호를 발생하는 활성 신호 발생 회로를 구비한다.
본 발명의 제5 실시예에서는, 반도체 메모리 장치가 제공된다. 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이를 제어하는 로우 시스템 회로를 구비한다. 로우 시스템 회로는 제1 제어 신호에 따르는 소정의 기간 동안 선택적으로 활성화된다. 전원 전압 발생 회로는 활성 신호에 응답하여 내부 전원 전압을 로우 시스템 회로에 공급한다. 신호 발생 회로는 제1 제어 신호를 제어하기 위한 제2 제어 신호를 발생한다. 신호 발생 회로는 전원 전압 발생 회로를 선택적으로 활성화하기 위한 활성 신호를 발생하는 활성 신호 발생 회로를 구비한다.
본 발명의 다른 실시예 및 이점은 본 발명의 원리에 대한 예로써 도시된 수반되는 도면과 함께 후술되는 설명에 의해 명백해질 것이다.
본 발명의 제1 실시예에 따르는 오버드라이브(overdrive) 감지 타입의 내부 전원 전압 발생 회로(10)는 도 6, 도 7, 도 8을 참조하여 후술될 것이다. 내부 전원 전압 발생 회로(10)는 반도체 메모리 장치로서 동기식 DRAM(SDRAM)으로 구체화된다.
도 6 및 도 7에 도시한 바와 같이, 메모리 어레이(코어)의 내부 전원 전압 발생 회로(10)는 비교적 큰 구동 전력을 공급하는 제1 강압 조정기(11), 비교적 작은 구동 전력을 공급하는 제2 강압 조정기(12) 및 오버드라이브 회로(13)를 구비한다. 제1 강압 조정기(11)는 외부 전원 전압 유닛으로부터 공급되는 외부 전원 전압(Vdd)을 하강시키며, 그로써 소정의 내부 전원 전압[기준 전압(Vii)]을 발생하며, 감지 증폭기 전원 전압(Vsa)으로서 내부 전원 전압을 내부 전력 선(L1)을 통하여 감지 증폭기 시스템 내부 회로(15 ; S/A 타입 회로)에 제공한다. 제2 강압 조정기(12)는 소정의 내부 전원 전압[기준 전압(Vii)]을 발생하기 위해 외부 전원 전압(Vdd)을 하강시키며, 감지 증폭기 전원 전압(Vsa)으로서 발생된 내부 전원 전압을 내부 전력선(L1)을 통하여 감지 증폭기 시스템 내부 회로(15)에 제공한다. 제1 실시예에 있어서, 외부 전원 전압(Vdd)은 3.3 V 로 설정되며, 기준 전압(Vii)은 2.6 V 로 설정된다.
제2 강압 조정기(12)의 구동 전류는 50 ㎂ 이며, 그것의 전류 소모는 2 ㎂ 이다. 제2 강압 조정기(12)는 SDRAM이 대기 모드 또는 파워 다운 모드에 있을 때, 감지 증폭기 시스템 내부 회로(15)에 최소 요구 구동 전력을 공급할 능력이 있다. 제1 강압 조정기(11)의 구동 전류는 10 mA 이며, 조정기(11)의 전류 소모는 500 ㎂ 이다. 제1 강압 조정기(11)의 트랜지스터 같은 회로 구성 요소는 제2 강압 조정기(12)의 회로 구성 요소보다 크기가 크다.
오버드라이브 회로(13)는 오버드라이브 제어기(14)로부터 제공되는 제1 타이 밍 신호(φ1)에 따라 외부 전원 전압(Vdd)을 내부 전력 선(L1)에 공급한다. 제1 타이밍 신호(φ1)가 고 레벨에 있을 때, 오버드라이브 회로(13)는 내부 전력선(L1)에 외부 전원 전압(Vdd)의 공급을 차단하기 위해 비활성화된다. 한편, 제1 타이밍 신호(φ1)가 저 레벨에 있을 때, 오버드라이브 회로(13)는 외부 전원 전압(Vdd)을 내부 전력선(L1)에 공급하기 위해 활성화된다.
감지 증폭기 시스템 내부 회로(15)는 (도 6에 도시된) 감지 증폭기(16)를 구비한다. 감지 증폭기 시스템 내부 회로(15)는 제1 및 제2 강압 조정기(11, 12)로부터 내부 전원 전압[기준 전압(Vii)]을 수신하거나, 오버드라이브 회로(13)로부터 내부 전력선(L1)을 통하여 감지 증폭기 전원 전압(Vsa)으로서 외부 전원 전압(Vdd)을 수신한다.
오버드라이브 제어기(14)는 감지 증폭기 시스템 내부 회로(15)의 감지 증폭기(16)에 접속된 한 쌍의 비트선 상의 전위를 검출한다. 데이터 신호가 상기 한 쌍의 비트선 상에 인가되고, 비트선의 어느 하나의 전압이 기준 전압(Vii)이 된 때, 오버드라이브 제어기(14)는 고 레벨의 제1 타이밍 신호(φ1)를 출력한다. 비트선의 어느 하나의 전압이 기준 전압(Vii)이 아닌 때, 저 레벨의 제1 타이밍 신호(φ1)가 출력된다. SDRAM이 대기 모드 또는 파워 다운 모드에 있을 때, 한 쌍의 비트선은 단락되며, 기준 전압(Vii) 아래의 단락 전압(Vpr)의 전압 레벨로 된다. 이 경우, 외부 전원 전압(Vdd)은 감지 증폭기 전원 전압(Vsa)으로서 내부 전력선(L1)에 인가된다.
도 6에 도시한 바와 같이, 제1 강압 조정기(11)는 제1 및 제2 N 채널 MOS(NMOS) 트랜지스터(Q1, Q2)를 포함하는 차동 증폭기 부를 구비하는 차동증폭기이다. NMOS 트랜지스터(Q1, Q2)의 소스는 전류 제어 NMOS 트랜지스터(Q3)를 통하여 접지에 접속된다. 전류 제어 NMOS 트랜지스터(Q3)의 게이트는 제1 강압 조정기(11)를 선택적으로 활성화 시키는 제3 타이밍 신호(φ3)를 갖는 활성 신호 발생 회로(9)로부터 제3 타이밍 신호(φ3)를 제공받는다. 도 8에 도시한 바와 같이, SDRAM이 대기 모드 또는 파워 다운 모드로 들어간 때, 활성 신호 발생 회로(9)는 저 레벨의 제3 타이밍 신호(φ3)를 출력한다. SDRAM이 활성 명령(ACTV)에 응답하여, 대기 모드 또는 파워 다운 모드로부터 활성 모드로 이동한 때, 활성 신호 발생 회로(9)는 고 레벨의 제3 타이밍 신호(φ3)를 출력하며, 소정의 시간이 경과된 후(SDRAM이 활성 잠시중단 상태로 들어간 때) 활성 신호 발생 회로(9)는 저 레벨의 제3 타이밍 신호(φ3)를 출력한다. 활성 잠시중단 상태 기간 동안 외부 명령 [예컨대, 판독 명령(RD), 기록 명령(WT) 또는 프리챠지 명령(PRT)]에 따라 판독/기록 동작 또는 프리챠지 동작이 실행된 때, 활성 명령 발생 회로(9)는 외부 명령에 응답하여 고 레벨의 제3 타이밍 신호(φ3)를 출력한다.
NMOS 트랜지스터(Q1, Q2)의 드레인은 P 채널(PMOS) 트랜지스터(Q4, Q5)를 통하여 외부 전원 전압(Vdd)의 전력선에 접속된다. PMOS 트랜지스터(Q4, Q5)의 게이트는 서로 접속되며, 제2 NMOS 트랜지스터(Q2)의 드레인에도 역시 접속된다.
기준 전압 발생 회로(도시하지 않음)로부터의 기준 전압(Vii)은 제1 NMOS 트랜지스터(Q1)의 게이트(반전 입력 단자)에 인가된다. 제2 NMOS 트랜지스터(Q2)의 게이트(비반전 입력 단자)는 내부 전력선(L1)에 접속된다.
제1 NMOS 트랜지스터(Q1)의 드레인은 PMOS 트랜지스터(Q6)의 게이트에 접속된다. 제1 NMOS 트랜지스터(Q1)의 드레인 전압은 PMOS 트랜지스터(Q6)의 게이트에 인가된다. 구동 PMOS 트랜지스터(Q6)의 드레인은 내부 전력선(L1)에 접속되며, PMOS 트랜지스터(Q6)의 소스는 외부 전원 전압(Vdd)의 전력선에 접속된다.
PMOS 트랜지스터(Q7)는 구동 PMOS 트랜지스터(Q6)의 게이트 및 외부 전원 전압(Vdd)의 전력선 사이에 접속된다. 제3 타이밍 신호(φ3)는 PMOS 트랜지스터(Q7)의 게이트에 제공된다.
제1 강압 조정기(11)는 제3 타이밍 신호(φ3)가 고 레벨일 때 활성화되며, 제2 NMOS 트랜지스터(Q2)의 게이트에 인가되는 내부 전력선(L1) 상의 감지 증폭기 전원 전압(Vsa)이 기준 전압(Vii)과 실질적으로 동등하게 되도록 동작한다. 제3 타이밍 신호(φ3)가 저 레벨에 있을 때, 제1 강압 조정기(11)는 비활성화되며, 그것에 의하여, PMOS 트랜지스터(Q6)는 턴오프되고, 내부 전원 전압[기준 전압(Vii)]의 내부 전력선(L1)에의 공급은 인터럽트된다. 제2 강압 조정기(12)는 제1 및 제2 NMOS 트랜지스터(Q11, Q12)를 갖는 차동 증폭기부를 구비하는 차동 증폭기이다. NMOS 트랜지스터(Q11, Q12)의 소스는 전류 제어 NMOS 트랜지스터(Q13)를 통하여 접지에 접속된다. 트랜지스터(Q13)의 게이트는 제1 NMOS 트랜지스터(Q11)의 게이트에 접속된다.
NMOS 트랜지스터(Q11, Q12)의 드레인은 PMOS 트랜지스터(Q14, Q15)를 통하여 외부 전원 전압(Vdd)의 전력선에 접속된다. PMOS 트랜지스터(Q14, Q15)의 게이트는 서로 접속되며, 제2 NMOS 트랜지스터(Q12)의 드레인에도 또한 접속된다.
기준 전압(Vii)은 기준 전압 발생 회로로부터 제1 NMOS 트랜지스터(Q11)의 게이트(반전 입력 단자)에 인가되며, 그래서 제2 강압 조정기(12)는 항상 활성화된다. 제2 NMOS 트랜지스터(Q12)의 게이트(비반전 입력 단자)는 내부 전력선(L1)에 접속된다.
제1 NMOS 트랜지스터(Q11)의 드레인은 구동 PMOS 트랜지스터(Q6)의 게이트에 접속된다. 제1 NMOS 트랜지스터(Q11)의 드레인 전압은 PMOS 트랜지스터(Q6)의 게이트에 인가된다. 구동 PMOS 트랜지스터(Q6)의 드레인은 내부 전력선(L1)에 접속되며, 구동 PMOS 트랜지스터(Q6)의 소스는 외부 전원 전압(Vdd)의 전력선에 접속된다.
제2 강압 조정기(12)는 제2 NMOS 트랜지스터(Q12)의 게이트에 인가되는 내부 전력선(L1) 상의 감지 증폭기 전원 전압(Vsa)과 같이 동작하며, 실질적으로 기준 전압(Vii)과 동등하게 된다.
오버드라이브 회로(13)는 PMOS 트랜지스터(Q18)를 구비한다. PMOS 트랜지스터(Q18)의 드레인은 내부 전력선(L1)에 접속되며, PMOS 트랜지스터(Q18)의 소스는 외부 전원 전압(Vdd)의 전력선에 접속된다. PMOS 트랜지스터(Q18)는 이 트랜지스터의 게이트에 인가되는 제1 타이밍 신호(φ1)에 따라 턴온 또는 턴오프된다. PMOS 트랜지스터(Q18)가 턴온 되었을 때, 외부 전원 전압(Vdd)은 감지 증폭기 전원 전압(Vsa)으로서 트랜지스터(Q18)를 통하여 내부 전력선(L1)에 인가된다.
감지 증폭기 시스템 내부 회로(15)는 감지 증폭기(16) 및 내부 입력선(L1) 상의 감지 증폭기 전원 전압(Vsa)을 감지 증폭기(16)에 공급하는 입력 회로를 구비 한다. 입력 회로는 PMOS 트랜지스터(Q21), 세 개의 NMOS 트랜지스터(Q22, Q23, Q24) 및 인버터 회로(17)를 구비한다. PMOS 트랜지스터(Q21)의 소스는 내부 전력선(L1)에 접속되며, PMOS 트랜지스터(Q21)의 드레인은 세 개의 NMOS 트랜지스터(Q22∼Q24)를 통하여 접지에 접속된다. 제2 타이밍 신호(φ2)는 PMOS 트랜지스터(Q21) 및 NMOS 트랜지스터(Q22, Q23)의 게이트에 인가된다. 게다가, 제2 타이밍 신호는 인버터 회로(17)를 통하여 접지에 접해있는 NMOS 트랜지스터(Q24)의 게이트에 인가된다.
감지 증폭기(16)는 PMOS 트랜지스터(Q21)의 소스 및 NMOS 트랜지스터(Q24)의 사이에 접속되어있으며, 내부 전력선(L1) 상의 감지 증폭기 전원 전압(Vsa)은 제2 타이밍 신호(φ2)에 따라 감지 증폭기(16)에 인가된다. 더 상세하게는, 제2 타이밍 신호(φ2)가 저 레벨일 때, MOS 트랜지스터(Q22 및 Q23)가 턴오프되는 동안, MOS 트랜지스터(Q21 및 Q24)는 턴온되고, 감지 증폭기 전원 전압(Vsa)은 감지 증폭기(16)에 인가된다. 반대로, 제2 타이밍 신호(φ2)가 고 레벨일 때, MOS 트랜지스터(Q22 및 Q23)가 턴온되는 동안, MOS 트랜지스터(Q21, Q24)는 턴오프되고, 감지 증폭기는 전원이 단락된 상태로 됨으로써, 감지 증폭기 전원 전압(Vsa)의 공급은 인터럽트된다.
제2 타이밍 신호(φ2)는 활성 신호 발생 회로(9)에 의해 발생된다. 도 8에 도시한 바와 같이, SDRAM이 활성 명령(ACTV)에 따라 활성 모드로 들어갔을 때, 활성 신호 발생 회로(9)는 저 레벨의 제2 타이밍 신호(φ2)를 출력하며, 감지 증폭기 전원 전압(Vsa)은 내부 전력선(L1)으로부터 감지 증폭기(16)에 인가된다. SDRAM이 대기 모드 또는 파워 다운 모드로 들어갔을 때, 활성 신호 발생 회로(9)는 감지 증폭기(16)에 감지 증폭기 전원 전압(Vsa)의 공급을 차단하기 위한 고 레벨의 제2 타이밍 신호(φ2)를 출력한다. 이 경우, 감지 증폭기(16)는 전원이 단락된 상태(비활성 상태)가 된다. 감지 증폭기(16)가 비활성 상태가 된 때, 비트선 쌍은 단락되며, 단락 전압(Vpr)은 기준 전압(Vii)의 반이 된다.
후술되는 설명은 내부 전원 전압 발생 회로(10)의 동작에 관한 것이다.
대기 모드 또는 파워 다운 모드에 있어서, 제3 타이밍 신호(φ3)는 저 레벨로 설정되며, 제1 강압 조정기(11)는 비활성 상태에 있다. 제2 타이밍 신호(φ2)는 고 레벨로 설정되고, 감지 증폭기(16)는 비활성 상태로 되며, 비트 라인의 쌍은 단락 전압(< Vii)에 설정된다. 제1 타이밍 신호(φ1)는 저 레벨에 설정되고, 오버드라이브 회로(13)는 활성화된다. 이 경우, 기준 전압(Vii)보다 높은 외부 전원 전압(Vdd)은 내부 전력선(L1)에 인가된다. 이때, 감지 증폭기(16)가 비활성화된 이후 감지 증폭기(16)에는 오버드라이브 회로(13)를 통하여 전류가 흐르지 않는다. 결과적으로, 내부 전원 전압 발생 회로(10)에 있어서, 제2 강압 조정기(12)를 통하여 흐르는 단지 비교적 작은 전류만 소비된다.
SDRAM이 대기 모드 또는 파워 다운 모드에서 활성 모드로 이동할 때, 제2 타이밍 신호(φ2)는 상승하며, 제3 타이밍 신호(φ3)는 하강한다. 결과적으로, 감지 증폭기(16)는 활성화되고, 외부 전원 전압(Vdd)인 감지 증폭기 전원 전압(Vsa)은 내부 전력선(L1)을 통하여 오버드라이브 회로(13)로부터 감지 증폭기(16)로 공급된다. 일단, 감지 증폭기(16)가 동작을 개시하면, 감지 증폭기 내에 흐르는 전류는 증가하며, 감지 증폭기 전원 전압[(Vsa) ; 외부 전원 전압(Vdd)]은 감소한다. 즉, 하나의 비트선 쌍 상의 전압(psa)이 상승하는 한편 다른 전압(nsa)은 하강한다.
그 후, 하나의 비트선 쌍 상의 전압(psa)이 기준 전압(Vii)에 도달한 때, 즉, 감지 증폭기(16)의 동작이 안정하게 되고 전류 소모가 감소되었을 때, 제1 타이밍 신호(φ1)는 상승한다. 오버드라이브 회로(13)는 내부 전력선(L1)에 외부 전원 전압(Vdd)의 공급을 중지시키기 위해 제1 타이밍 신호(φ1)가 고 레벨이 된 때 비활성화된다. 이때, 내부 전원 전압[기준 전압(Vii)]은 제1 및 제2 강압 조정기(11, 12)로부터 내부 전력선(L1)에 공급되며, 내부 전력선(L1) 상의 감지 증폭기 전원 전압(Vsa)은 기준 전압(Vii)으로 유지된다.
후속해서, SDRAM이 활성 잠시중단 상태로 들어가고, 제3 타이밍 신호(φ3)가 상승할 때, 제1 강압 조정기(11)는 비활성화되며, 내부 전원 전압[기준 전압(Vii)]은 제2 강압 조정기(12)로부터 내부 전력선(L1)에 공급된다. 따라서, 활성 잠시중단 상태 기간 동안, 내부 전원 전압은 감지 증폭기 전원 전압(Vsa)으로서 제2 강압 조정기(12)로부터 감지 증폭기(16)에 공급된다. 결과적으로, 내부 전원 전압 발생 회로에 있어서, 단지 제2 강압 조정기(12) 내에 흐르는 비교적 작은 전류만이 소모된다.
SDRAM이 활성 잠시중단 상태(활성 모드)에서 대기 모드 또는 파워 다운 모드로 이동할 때, 제2 타이밍 신호(φ2)는 상승하고, 감지 증폭기(16)는 비활성화되며, 비트선 쌍은 단락 전압(Vpr)(< Vii)에 설정된다. 제1 타이밍 신호(φ1)는 하강하고, 오버드라이브 회로(13)는 활성화되며, 외부 전원 전압(Vdd)는 내부 전력선(L1)에 공급된다.
판독/기록 동작을 위한 명령 또는 프리챠지를 위한 명령이 활성 잠시중단 상태(활성 모드)의 SDRAM에 제공된 때, 제3 타이밍 신호(φ3)는 상승하며, 제1 강압 조정기(11)는 즉시 활성화된다. 따라서, 내부 전원 전압은 제1 및 제2 강압 조정기(11, 12)로부터, 내부 전력선(L1)에 인가되며, 그래서 판독/기록 동작 또는 프리챠지 동작을 아무 문제 없이 실행하도록 할 수 있다.
제1 실시예에 따르는 내부 전원 전압 발생 회로(10)는 후술하는 이점을 갖는다.
(1) 활성 잠시중단 상태에서, 내부 전원 전압 발생 회로(10) 내의 소모된 전류는 제2 강압 조정기(12)에 의해 소모된 전류만을 포함한다. 즉, 활성 모드의 활성 잠시중단 상태에서는, 실질적으로 대기 모드 또는 파워 다운 모드에서의 전류와 같은 동일한 전류가 내부 전원 전압 발생 회로(10) 내에서 소모된다. 따라서, 활성 잠시중단 상태 기간에 있어서, 내부 전원 전압 발생 회로(10)의 전력 소모는 감소된다.
(2) 활성 잠시중단 상태에서 활성 잠시중단 상태를 종료하기 위한 명령이 SDRAM에 제공된 때, 제1 강압 조정기(11)는 활성화되어, 판독, 기록 또는 프리챠지 동작에 필요한 구동 전력이 감지 증폭기(16)에 인가될 수 있다.
(3) SDRAM이 대기 모드 또는 파워 다운 모드로부터 활성 모드로 이동할 때, 외부 전원 전압은 오버드라이브 감지 방법에 따라 오버드라이브 회로(13)로부터 감지 증폭기 시스템 내부 회로(15)에 인가된다. 그 결과로써 감지 증폭기(16)는 단 시간 내에 상승한다. 그 다음, 비트선 쌍 상의 전압이 실질적으로 내부 전원 전압과 동등하게된 때, 즉, 감지 증폭기(16)의 동작이 안정된 때, 오버드라이브 회로(13)는 비활성화된다. 그래서, 활성 모드의 개시점에서의 큰 전류 소모는 계속되지 않아서, 전력 소모의 증가를 방지할 수 있다.
(4) 비록 오버드라이브 회로(13)가 대기 모드 또는 파워 다운 모드에서 활성화되지만, 감지 증폭기 시스템 내부 회로(15)는 비활성화되며, 그러므로 오버드라이브 회로(13)를 통하여 감지 증폭기에 전류가 흐르지 않는다. 대기 모드 또는 파워 다운 모드에서 발생된 낭비적이지 않은 전류가 흐른다.
(5) 내부 전원 전압 발생 회로(10)는 제1 및 제2 강압 조정기(11, 12) 및 오버드라이브 회로(13)를 구비하며, 오버드라이브 회로(13)는 하나의 PMOS 트랜지스터(Q18)를 구비한다. 그러므로, 회로 면적의 증가를 막는 한편 전력 소모를 줄이는 것이 가능하다.
제1 실시예는 아래와 같이 실시될 수 있다.
본 발명은 논-오버드라이브 감지 방식 감지 증폭기 전원용 내부 전원 전압 발생 회로를 제공할 수 있다. 더 상세하게는, 대기 모드에서, 내부 전원 전압이 제2 강압 조정기(12)로부터 내부 전력선(L1)에 인가되며, 활성 모드에서 제1 강압 조정기(11)가 활성화된다. 더욱이, 활성 잠시중단 상태에서 제1 강압 조정기(11)는 비활성화된다.
내부 전원 전압 발생 회로(10)는 감지 증폭기용 뿐만 아니라 예컨대, 활성 잠시중단 상태에서 전류를 소모하지 않는 승압 검출 회로 또는 기판 전압 검출 회로에도 사용될 수 있다. 내부 전원 전압 발생 회로(10)는 또한 비트선 프리챠지 전압 발생 회로, 기판 전압 발생 회로, 또는 기준 전압 발생 회로에도 사용될 수 있다. 승압 검출 회로 또는 기판 전압 검출 회로용 내부 전원 전압 발생 회로는 활성 모드에서 전압 검출 속도가 비교적 높은 제1 검출기 회로부 및 대기 모드 또는 파워 다운 모드에서 검출 속도가 비교적 낮은 제2 검출기 회로부를 구비하고 있다. 활성 잠시중단 상태에서 제1 검출기 회로부는 비활성화되며, 제2 검출기 회로부는 활성화된다.
활성 모드에 있어서, 제1 강압 조정기(11)는 활성화될 수 있으며, 제2 강압 조정기(12)는 비활성화될 수 있다.
제1 및 제2 강압 조정기(11, 12)는 궤환형 강압 조정기 형태로 실시된다. 대신, 소스 폴로워 방식 강압 조정기가 사용될 수 있다. 바꾸어 말하면, 제1 및 제2 강압 조정기는 외부 전원 전압(Vdd)으로부터 내부 전원 전압[기준 전압(Vii)]을 발생시키는 조정기로서 사용되는 한에 있어서는 특정 회로 구성 요소에 국한되지 않는다.
SDRAM에 부가하여, 제1 실시예는 어떤 다른 메모리 장치에도 적용될 수 있다.
본 발명의 제2 실시예에 따른 SDRAM을 기술한다. 도 9에 도시한 바와 같이, 본 실시예에 따르는 SDRAM은 메모리 셀 어레이(40), 내부 전원 전압 발생 회로(203), 메모리 셀 어레이(40)를 구비하는 로우 시스템 회로(41), 내부 전원 전압 발생 회로(203) 및 로우 시스템 회로(41)용 제어 회로(200)을 구비한다. 제어 회로(200)는 명령 검출 회로(43), 로우 제어 회로(44), 및 활성 종료 회로(202)를 구비한다.
명령 검출 회로(43)는 외부 장치(도시하지 않음)로부터 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 또는 기록 인에이블 신호와 같은 외부 명령을 수신하며, 신호의 조합에 따르는 여러 명령을 검출한다. 리프레쉬 명령의 검출에 대하여, 명령 검출 회로(43)는 고 레벨의 로우 명령 신호(rowz)를 로우 제어 회로(44)에 제공하며, 고 레벨의 리프레쉬 명령 신호(refz)를 활성 종료 회로(202)에 제공한다.
고 레벨의 로우 명령 신호(rowz)에 응답하여, 로우 제어 회로(44)는 로우 제어 신호(brasz) 조금 후에 고 레벨의 로우 제어 신호(brasz) 및 워드 라인 활성 신호(plez ; 메모리 영역 활성 신호)를 발생한다. 고 레벨의 로우 제어 신호(brasz)는 고 레벨의 로우 제어 신호(brasz)에 응답하여 활성화되는 로우 시스템 회로(41)에 공급된다. 활성 종료 회로(202)는 고 레벨의 로우 제어 신호(brasz) 및 고 레벨의 워드 라인 활성 신호(plez)를 로우 제어 회로(44)로부터 수신하며, 리프레쉬 명령 신호(refz), 로우 제어 신호(brasz), 워드 라인 활성화 신호(plez)에 따라 활성 신호(enz) 및 활성 종료 신호(tout)를 발생한다. 활성 신호(enz)는 내부 전원 전압 발생 회로(203)의 대전력 강압 조정기(203a)에 제공된다. 리프레쉬 동작을 종료하기 위해 활성 종료 회로(202)는 저 레벨의 활성 종료 신호(tout)를 로우 제어 회로(44)에 제공한다. 저 레벨의 활성 종료 신호(tout)에 응답하여, 로우 제어 회로(44)는 로우 제어 신호(brasz)를 하강시키며, 그것에 의해 로우 시스템 회로(41)은 비활성화된다.
내부 전원 전압 발생 회로(203)는 대전력 강압 조정기(203a) 및 저전력 강압 조정기(203b)를 구비한다. 대전력 강압 조정기(203a)는 비교적 큰 전류를 소모하며, 비교적 큰 구동 전력을 로우 시스템 회로(41)에 공급한다. 저전력 강압 조정기(203b)는 비교적 작은 전류를 소모하며, 비교적 작은 구동 전력을 로우 시스템 회로(41)에 공급한다. 강압 조정기(203a, 203b)는 각기 외부 전원 전압을 강하시키며, 로우 시스템 회로(41)에 제공될 내부 전원 전압(Vint)을 발생한다.
대전력 강압 조정기(203a)는 활성 종료 회로(202)로부터 제공되는 활성 신호(enz)를 사용하여 선택적으로 활성화된다. 더 상세하게는, 대전력 강압 조정기(203a)는 활성 신호(enz)가 고 레벨일 때 활성화되며, 활성 신호(enz)가 저 레벨일 때 비활성화된다. 대전력 강압 조정기(203a)가 활성화된 상태에 있을 때, 내부 전원 전압(Vint)은 조정기(203a)로부터 로우 시스템 회로(41)에 인가된다.
저전력 강압 조정기(203b)는 항상 활성화되며, 내부 전원 전압(Vint)을 로우 시스템 회로(41)에 인가한다.
로우 시스템 회로(41)는 워드 라인을 활성화하기 위한 로우 디코더를 구비하는 복수의 회로를 갖는다. 로우 시스템 회로(41)는 내부 전원 전압(Vint)을 내부 전원 전압 발생 회로(203)로부터 수신한다. 로우 제어 회로(44)로부터 제공되는 로우 제어 신호(brasz)가 고 레벨로 상승할 때, 로우 시스템 회로(41)는 활성화되며, 워드 라인을 활성화하기 위한 프리챠지 동작을 실행한다. 로우 제어 회로(44)가 활성 종료 회로(202)로부터 제공되는 저 레벨의 활성 종료 신호(tout)에 응답하여 로우 제어 신호(brasz)를 하강시킬 때, 로우 시스템 회로(41)는 비활성화된다.
도 10에 도시한 바와 같이, 활성 종료 회로(202)는 검출기 회로(211), 신호 발생 회로(212), 출력 회로(213)을 구비한다. 검출기 회로(211)는 로우 제어 신호(brasz) 및 워드 라인 활성 신호(plez)를 로우 제어 회로(44)로부터 수신하며, 배타적 논리합 동작을 실행한다. 검출기 회로(211)는 전송 게이트(214), P 채널 MOS(PMOS) 트랜지스터(TP1), N 채널 MOS(NMOS) 트랜지스터(TN1) 및 여섯 개의 인버터 회로(215, 216, 217, 218, 219, 220)을 구비한다.
워드 라인 활성 신호(plez)가 인버터 회로(215)를 통하여 전송 게이트(214)의 PMOS 트랜지스터의 게이트에 제공되는 한편, 워드 라인 활성 신호(plez)는 인버터 회로(215, 216)로부터 전송 게이트(214)의 NMOS 트랜지스터의 게이트에 제공된다. 워드 라인 활성 신호(plez)가 상승하는 경우, 전송 게이트(214)는 턴온되고, 로우 제어 신호(brasz)는 전송 게이트(214)로부터 출력된다. 한편, 워드 라인 활성 신호(plez)가 하강할 때, 전송 게이트(214)는 턴 오프되고, 로우 제어 신호(brasz)는 차단된다.
PMOS 트랜지스터(TP1)는 전송 게이트(214)의 PMOS 트랜지스터의 게이트와 전송 게이트(214)의 출력 단자 사이에 접속된다. NMOS 트랜지스터(TN1)는 전송 게이트(214)의 NMOS 트랜지스터의 게이트와 전송 게이트의 출력 단자 사이에 접속된다. 로우 제어 신호(brasz)는 인버터 회로(217, 218)를 통하여, PMOS 및 NMOS 트랜지스터(TP1, TN1)의 게이트에 제공된다.
로우 제어 신호(brasz)가 고 레벨이고, 워드 라인 활성 신호(plez)가 저 레벨일 때, 전송 게이트(214)는 저 레벨의 출력 신호를 제공한다. 로우 제어 신호(brasz) 및 워드 라인 활성 신호(plez)가 모두 고 레벨일 때, 전송 게이트(214)는 고 레벨의 출력 신호를 제공한다. 로우 제어 신호(brasz) 및 워드 라인 활성 신호(plez)가 모두 저 레벨일 때, 전송 게이트(214)는 고 레벨의 출력 신호를 제공한다. 더욱이, 로우 제어 신호(brasz)가 저 레벨이고, 워드 라인 활성 신호(plez)가 고 레벨일 때, 전송 게이트(214)는 저 레벨의 출력 신호를 제공한다. 전송 게이트(214)의 출력 신호는 검출 신호(eor)로서 인버터 회로(219, 220)를 통하여 신호 발생 회로(212)에 제공된다.
도 11에 도시한 바와 같이, 고 레벨의 리프레쉬 명령 신호(refg) 및 고 레벨의 로우 명령 신호(rowz)가 리프레쉬 명령에 따라 명령 검출 회로(43)로부터 출력된 때, 제어 신호(brasz)가 상승하고 그 다음 워드 라인 활성 신호(plez)가 상승한다. 로우 제어 신호(brasz)가 상승할 때로부터 워드 라인 활성 신호(plez)의 상승 때까지의 기간 동안, 검출기 회로(211)는 저 레벨의 검출 신호(eor)를 출력한다.
도 10에 도시한 바와 같이, 신호 발생 회로(212)는 제1 지연 회로(212a) 및 제2 지연 회로(212b)를 구비한다. 제1 지연 회로(212a)는 두 개의 인버터 회로(221, 222) 및 두 개의 커패시터(223, 224)를 포함하는 입력 회로를 구비한다.
제1 지연 회로(212a)는 또한 복수의 직렬 접속 지연 회로(225)를 구비한다. 각 지연 회로(225)는 NAND 회로(225a), 인버터 회로(225b) 및 커패시터(225c)를 구비한다. 제1 지연 회로(225)는 입력 회로에 접속된다.
입력 회로는 소정의 시간으로 검출기 회로(211)의 검출 신호(eor)를 지연시키며, 지연된 검출 신호(eor)를 제1 지연 회로(225)의 NAND 회로(225a)에 제공한 다. 각 지연 회로(225)의 NAND 회로(225a)는 앞의 지연 회로로부터 제공된 검출 신호(eor) 및 신호를 수신한다. 그러므로, 검출 신호(eor)가 하강할 때, 마지막 지연 회로(225)의 출력 신호(d1)는 상승하며, 한편, 검출 신호(eor)가 상승할 때, 마지막 지연 회로(225)의 출력 신호(d1)는 소정 시간의 경과 후에 하강한다. 마지막 지연 회로(225)의 출력 신호(d1)의 상승 후부터 하강까지의 시간은 도 2의 조정기 제어 회로의 지연 시간(t1)으로 미리 조정된다. 지연 시간(t1)은 지연 회로(225)의 개수에 따라서 조정될 수 있다.
마지막 지연 회로(225)의 출력 신호(d1)는 활성 신호(enz)로서 대전력 강압 조정기(203a)에 인버터 회로(226, 227)를 통하여 제공된다.
도 11에 도시한 바와 같이, 워드 라인 활성 신호(plez)를 저 레벨로 유지함으로써, 로우 제어 신호(brasz)가 상승하면, 검출 신호(eor)는 하강한다. 검출 신호의 하강에 응답하여, 활성 신호(enz)는 상승하며, 대전력 강압 조정기(203a)는 활성화된다.
워드 라인 활성 신호(plez)의 후속 상승시, 검출 신호(eor)가 상승하고, 활성 신호(enz)의 상승 후 지연 시간(t1)의 경과에 의하여 활성 신호(enz)가 하강한다. 즉, SDRAM이 활성 동작의 개시 후 지연 시간(t1)의 경과에 의해 활성 잠시중단 상태로 들어갔을 때, 대전력 강압 조정기(203a)는 비활성화된다. 그래서, 도 2의 조정기 제어 회로(50)와 같이, 활성 종료 회로(202)의 검출 회로(211) 및 제1 지연 회로(212a)는 활성 신호(enz)를 발생한다.
제2 지연 회로(212b)는 제1 지연 회로(212a)로부터 출력 신호(d1)를 수신한 다. 제2 지연 회로(212b)는 복수의 지연 회로(228)를 구비한다. 각 지연 회로(228)는 NAND 회로(228a), 인버터 회로(228b), 커패시터(228c)를 구비한다. 각 지연 회로(228a)의 NAND 회로(228a)는 앞의 지연 회로의 출력 신호 및 검출 신호(eor)를 수신한다. 마지막 지연 회로(228)의 출력 신호(d2)의 하강 후부터 상승까지의 시간은 제1 지연 회로(212a)의 지연 시간(t1) 및 제2 지연 회로(212b)의 지연 회로(228)의 개수에 따라서 결정된다.
제2 실시예에 있어서, 하강 이후 출력 신호(d2)의 상승까지의 시간은 도 4의 활성 종료 회로(80)의 지연 시간(t2)으로 설정된다. 지연 시간(t2)은 지연 회로(228)의 개수에 따라 조정될 수 있다.
마지막 지연 회로(228)의 출력 신호(d2) 및 검출 신호(eor)는 NAND 회로(229)에 제공된다. NAND 회로(229)로부터의 출력 신호는 인버터 회로(230)에 의해 반전되고, 반전된 출력 신호(d3)는 출력 회로(213)에 제공된다.
출력 회로(213)는 세 개의 입력을 갖는 NAND 회로(231) 및 두 개의 인버터 회로(232, 233)를 구비한다. NAND 회로(231)는 명령 검출 회로(43)로부터 리프레쉬 명령 신호(refz), 검출 회로(211)의 인버터 회로(216)로부터 출력 신호 [워드 라인 활성 신호(plez)], 제2 지연 회로(212b)로부터 출력 신호(d3)를 수신한다. NAND 회로(231)는 워드 라인 활성 신호(plez), 출력 신호(d3), 리프레쉬 명령 신호(refz) 모두가 고 레벨일 때, 저 레벨의 출력 신호를 제공한다. 적어도 하나의 신호가 저 레벨일 때, NAND 회로(231)는 고 레벨의 출력 신호를 제공한다. NAND 회로(231)의 출력 신호는 활성 종료 신호(tout)로서 로우 제어 회로(44)에 인버터 회로(232, 233)를 통하여 제공된다.
리프레쉬 명령 신호(refz)가 고 레벨을 유지하고, 워드 라인 활성 신호(plez)의 상승 이후 지연 시간의 경과에 의하여, 출력 신호(d3)가 상승할 때, 활성 종료 신호(tout)는 하강한다. 활성 종료 신호(tout)의 하강에 응답하여, 로우 제어 신호(brasz)는 하강한다. 그 다음, 로우 제어 신호(brasz)의 하강에 응답하여, 로우 시스템 회로(41)는 비활성화된다. 더욱이, 로우 제어 신호(brasz)의 하강에 응답하여 검출 신호(eor)는 하강한다.
검출 신호(eor)의 하강에 응답하여, 제2 지연 회로(212b)의 출력 신호(d3)는 즉시 하강하며, 활성 종료 신호(tout)는 상승한다. 더욱이, 로우 제어 신호(brasz)의 하강에 응답하여 워드 라인 활성 신호(plez)는 하강한다.
도 11에 도시한 바와 같이, 더 명확하게는, 리프레쉬 명령 신호(refz) 및 로우 제어 신호(brasz)가 고 레벨을 유지하고, 리프레쉬 명령에 따라 워드 라인 활성 신호(plez)가 상승하면 검출 신호(eor)는 상승한다. 검출 신호(eor)의 상승에 응답하여, 출력 신호(d3)의 하강 이후 지연 시간(t2)의 경과에 의해 활성 종료 신호(tout)는 하강한다. 그 후, 로우 제어 신호(brasz)가 활성 종료 신호(tout)의 하강에 응답하여 하강할 때, 검출 신호(eor)는 하강하고, 그 결과로 다음 리프레쉬 동작을 기다리기 위해 활성 종료 신호는 상승한다. 그래서, 도 4의 활성 종료 회로(80)의 경우로서, 활성 종료 신호(tout)는 검출 회로(211) 및 제1, 제2 지연 회로(212a, 212b)에 의해 발생된다.
제2 실시예에 따르는 SDRAM은 다음과 같은 이점을 갖는다.
(1) 활성 종료 회로(202)는 활성 신호(enz) 및 활성 종료 신호 모두를 발생한다. 즉, 활성 신호(enz)는 활성 종료 회로(202)의 검출기 회로(211) 및 신호 발생 회로(212)의 제1 지연 회로(212a)를 사용하여 발생된다. 그러므로, 검출기 회로(211) 및 제1 지연 회로(212a)를 함께 사용함으로써 회로 면적을 줄이고 전력 소모를 줄일 수 있다.
(2) 활성 신호(enz) 및 활성 종료 신호(tout)가 검출기 회로(211) 및 제1 지연 회로(212a)를 사용하여 모두 발생되므로, 활성 신호(enz)의 지연 시간(t1) 및 활성 종료 신호(tout)의 지연 시간(t2) 사이의 상관 관계는 안정하게 된다.
제2 실시예는 후술하는 바와 같이 변경될 수 있다.
활성 신호(enz)를 발생하기 위해 활성 종료 회로(202)를 사용하는 대신, 프리챠지 종료 회로의 지연 회로를 사용할 수 있다. 예컨대, 반도체 메모리 장치가 비활성 동작을 개시하고, 모든 회로의 내부 절점이 초기화된 때, 종료 상태가 설정되도록 프리챠지 종료 회로가 구성된다.
제2 실시예는 제1 실시예의 오버드라이브 감지 방식의 내부 전원 전압 발생 회로에 응용할 수 있다. 다시 말해서, 활성 신호(enz)는 오버드라이브 회로(13)를 선택적으로 활성화하기 위한 활성 신호(φ1)로 사용할 수 있다. 로우 시스템 내부 회로의 감지 증폭기가 비활성화된 때, 오버드라이브 회로(13)는 감지 증폭기 전원 전압으로서 외부 전원 전압을 감지 증폭기에 인가한다. 감지 증폭기가 활성화되고, 비트선 전압이 소정 전압에 도달한 때, 오버드라이브 회로(13)는 활성 신호(enz)에 의해 비활성화된다.
제2 실시예는 SDRAM에 뿐만 아니라 다른 반도체 메모리 장치에도 응용될 수 있다.
본 발명의 기술분야의 당업자라면 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명이 많은 다른 특정 형태로 실시될 수 있다는 것을 명백히 알 수 있다. 그러므로, 본 예 및 실시 형태는 실례로서 고려되어야하고, 한정하기 위한 것이 아니며, 본 발명은 본 명세서에 주어진 상세한 설명으로 제한되지 않으며, 오히려 청구항의 영역 및 동등한 범위 내에서 변경될 수 있다.
본 발명에 따르면 반도체 메모리 장치의 회로 규모를 작게하는 동시에 전력 소모를 줄일 수 있다. 또한, 상대 관계가 안정된 활성 신호와 제어 신호를 얻을 수 있다. 아울러, 감지 증폭기의 상승을 빠르게할 수 있는 이점이 있다.

Claims (21)

  1. 반도체 장치의 내부 회로에 전력을 공급하는 내부 전원 전압 발생 회로를 제어하는 방법으로서, 상기 내부 전원 전압 발생 회로는 제1 구동 전력을 상기 내부 회로에 공급하는 제1 강압 조정기, 상기 제1 구동 전력보다 작은 제2 구동 전력을 상기 내부 회로에 공급하는 제2 강압 조정기, 및 상기 내부 회로에 외부 전력을 공급한 오버드라이브 회로를 구비하는 것인, 상기 내부 전원 전압 발생 회로를 제어하는 방법에 있어서,
    대기 모드 및 파워 다운 모드 중 하나에서, 상기 제2 강압 조정기 및 상기 오버드라이브 회로를 활성화하고, 상기 제1 강압 조정기를 비활성화하는 단계와;
    활성 모드에서, 적어도 상기 제1 강압 조정기를 활성화하고, 상기 오버드라이브 회로를 미리 결정된 기간 동안 활성화하는 단계와;
    상기 활성 모드의 활성 잠시중단(active pause)에서 상기 제1 강압 조정기 및 상기 오버드라이브 회로를 비활성화하는 단계와,
    상기 활성 잠시중단이 취소된 때, 상기 제1 강압 조정기를 활성화하고 상기 오버드라이브 회로를 비활성화된 상태로 유지하는 단계
    를 포함하는 내부 전원 전압 발생 회로 제어 방법.
  2. 반도체 메모리 장치 내에 감지 증폭기를 구비하는 감지 증폭기 시스템 내부 회로에 전력을 공급하는 내부 전원 전압 발생 회로를 제어하는 방법으로서, 상기 내부 전원 전압 발생 회로는 제1 구동 전력을 상기 감지 증폭기 시스템 내부 회로에 공급하는 제1 강압 조정기, 상기 제1 구동 전력보다 작은 제2 구동 전력을 상기 감지 증폭기 시스템 내부 회로에 공급하는 제2 강압 조정기, 및 상기 감지 증폭기 시스템 내부 회로에 외부 전력을 공급한 오버드라이브 회로를 구비하는 것인, 상기 내부 전원 전압 발생 회로를 제어하는 방법에 있어서,
    대기 모드 및 파워 다운 모드 중 하나에서, 상기 제2 강압 조정기 및 상기 오버드라이브 회로를 활성화하고, 상기 제1 강압 조정기를 비활성화하는 단계와;
    활성 모드에서, 적어도 상기 제1 강압 조정기를 활성화하고, 상기 오버드라이브 회로를 미리 결정된 기간 동안 활성화하는 단계와;
    상기 활성 모드의 활성 잠시중단에서, 상기 제1 강압 조정기 및 상기 오버 드라이브 회로를 비활성화하는 단계와;
    상기 활성 잠시중단이 취소된 때, 상기 제1 강압 조정기를 활성화하고 상기 오버드라이브 회로를 비활성화된 상태로 유지하는 단계
    를 포함하는 내부 전원 전압 발생 회로 제어 방법.
  3. 제2항에 있어서, 상기 내부 전원 전압 발생 회로는 승압 검출 회로, 기판 전압 검출 회로, 비트선 프리챠지 전압 발생 회로 및 기판 전압 발생 회로 중 어느 하나에 사용되는 것인, 내부 전원 전압 발생 회로 제어 방법.
  4. 감지 증폭기를 구비하는 감지 증폭기 시스템 내부 회로에 구동 전력을 공급하기 위한 반도체 메모리 장치의 내부 전원 전압 발생 회로에 있어서,
    상기 감지 증폭기 시스템 내부 회로에 접속된 상기 제1 강압 조정기로서, 상기 제1 강압 조정기는, 제1 타이밍 신호에 따라 선택적으로 활성화되고, 상기 감지 증폭기 시스템 내부 회로에 제1 구동 전력을 공급하며, 상기 제1 강압 조정기는, 상기 반도체 메모리 장치가 대기 모드 및 파워 다운 모드 중 하나로부터 활성 모드로 이동하는 때에는 활성화되고, 상기 반도체 메모리 장치가 활성 모드의 활성 잠시중단 상태로 들어갈 때에는 비활성화되며, 상기 활성 잠시중단이 취소된 때에는 활성화되는 것인, 상기 제1 강압 조정기와;
    상기 감지 증폭기 시스템 내부 회로에 접속된 제2 강압 조정기로서, 항상 활성화되며 상기 감지 증폭기 내부 시스템 회로에 상기 제1 구동 전력보다 작은 제2 구동 전력을 공급하는 상기 제2 강압 조정기와;
    상기 감지 증폭기 시스템 내부 회로에 접속된 오버드라이브 회로로서, 상기 대기 모드 및 파워 다운 모드 중 하나에서 활성화되고, 상기 감지 증폭기 시스템 내부 회로에 외부 전력을 공급하기 위해 상기 활성 모드에서 미리 결정된 기간 동안 활성화되며, 상기 활성 모드의 상기 활성 잠시중단에서는 비활성화되고, 상기 활성 잠시중단이 취소된 때에는 비활성화된 상태로 유지되는 오버드라이브 회로
    를 포함하는 내부 전원 전압 발생 회로.
  5. 내부 회로에 내부 전원 전압을 공급하는 전원 전압 발생 회로에 대한 제어 회로로서, 상기 내부 회로는 활성 제어 신호에 따라 미리 결정된 기간 동안 선택적으로 활성화되는 것인, 상기 제어 회로에 있어서,
    상기 활성 제어 신호를 제어하기 위한 제어 신호를 발생하는 신호 발생 회로와;
    상기 전원 전압 발생 회로를 선택적으로 활성화하기 위한 활성 신호를 발생하는 활성 신호 발생 회로를 포함하고,
    상기 신호 발생 회로와 상기 활성 신호 발생 회로는 상기 제어 신호와 상기 활성 신호를 발생하는데 사용되는 적어도 하나의 공유된 지연 회로를 포함하는 것인, 제어 회로.
  6. 반도체 메모리 장치에 있어서,
    메모리 셀 어레이와;
    제1 제어 신호에 따라 미리 결정된 기간의 시간 동안 선택적으로 활성화되며, 상기 메모리 셀 어레이를 제어하는 로우 시스템 회로(row system circuit)와;
    활성 신호에 응답하여 상기 로우 시스템 회로에 내부 전원 전압을 공급하는 전원 전압 발생 회로와;
    상기 제1 제어 신호를 제어하기 위한 제2 제어 신호를 발생하는 신호 발생 회로와;
    상기 전원 전압 발생 회로를 선택적으로 활성화하기 위한 상기 활성 신호를 발생하는 활성 신호 발생 회로를 포함하며,
    상기 신호 발생 회로와 상기 활성 신호 발생 회로는 상기 제2 제어 신호와 상기 활성 신호를 발생하는데 이용되는 적어도 하나의 공유된 지연 회로를 포함하는 것인, 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 신호 발생 회로는 상기 제2 신호로서 프리챠지 종료 신호를 발생하는 프리챠지 종료 회로인 것인, 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 신호 발생 회로는 상기 제2 신호로서 활성 종료 신호를 발생하는 활성 종료 회로인 것인, 반도체 메모리 장치.
  9. 활성 모드 및 활성 잠시중단 모드를 갖는 반도체 메모리 장치에 있어서,
    감지 증폭기들과;
    상기 감지 증폭기들에 결합되어 상기 감지 증폭기들에 제1 내부 전원 전압을 제공하기 위한 제1 내부 전원 전압 발생 회로와;
    상기 감지 증폭기들에 결합되어 상기 감지 증폭기들에 제2 내부 전원 전압을 제공하기 위한 제2 내부 전원 전압 발생 회로 - 상기 제1 내부 전원 전압 발생 회로는, 제1 구동력을 가지며, 상기 감지 증폭기들이 활성화될 때 상기 활성 모드로 진입하는 활성 명령에 따라 활성화되고, 상기 활성 잠시중단 모드로 들어갈때 비활성화되며, 상기 활성 잠시중단 모드에서 동작 명령에 응답하여 다시 활성화되고, 상기 제2 내부 전원 발생 회로는 상기 제1 구동력보다 작은 제2 구동력을 가지며 항상 활성화되는 것임 - 와;
    상기 감지 증폭기들에 접속된 오버드라이브 회로로서, 상기 감지 증폭기 시스템 내부 회로에 외부 전력을 공급하기 위해 상기 활성 모드에서 미리 결정된 기간 동안 활성화되며, 상기 활성 잠시중단 모드에서는 비활성화되고, 상기 제1 내부 전원 전압 발생 회로가 상기 동작 명령에 응답하여 다시 활성화된 때에는 비활성화된 상태로 유지되는 오버드라이브 회로
    를 포함하는 반도체 메모리 장치.
  10. 반도체 메모리 장치에서 내부 전원 전압 발생 회로를 제어하기 위한 방법으로서, 상기 내부 전원 전압 발생 회로는, 제1 구동력을 갖는 제1 내부 전원 전압 발생 회로와, 상기 제1 구동력보다 작은 제2 구동력을 갖는 제2 내부 전원 전압 발생 회로를 포함하고, 상기 제1 및 제2 내부 전원 전압 발생 회로는 제1 및 제2 내부 전원 전압을 감지 증폭기들에 제공하는 것인, 상기 내부 전원 전압 발생 회로를 제어하기 위한 방법에 있어서,
    상기 제2 내부 전원 전압 발생 회로를 계속 활성화하는 단계;
    활성 모드에서, 활성 명령에 응답하여 상기 제1 내부 전원 전압 발생 회로를 활성화하고, 미리 결정된 기간 동안 상기 오버드라이브 회로를 활성화하는 단계;
    활성 잠시중단 모드에서 상기 제1 내부 전원 전압 발생 회로 및 상기 오버드라이브 회로를 비활성화하는 단계; 및
    상기 활성 잠시 중단 모드에서 동작 명령에 응답하여 상기 제1 내부 전원 전압 발생 회로를 활성화하고, 상기 오버드라이브 회로를 비활성화된 상태로 유지하는 단계를 포함하는 내부 전원 전압 발생 회로 제어 방법.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064671B2 (en) * 2000-06-23 2006-06-20 Fisher Controls International Llc Low power regulator system and method
JP2001216780A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置
KR100401518B1 (ko) * 2001-09-13 2003-10-17 주식회사 하이닉스반도체 반도체 장치의 내부전압발생회로
JP3892692B2 (ja) * 2001-09-21 2007-03-14 株式会社東芝 半導体集積回路
KR100452327B1 (ko) * 2002-07-08 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
JP2004070805A (ja) * 2002-08-08 2004-03-04 Fujitsu Ltd 内部電源電圧が制御される半導体集積回路
JP2004071095A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体記憶装置
US8086884B2 (en) * 2002-12-16 2011-12-27 Hewlett-Packard Development Company, L.P. System and method for implementing an integrated circuit having dynamically variable power limit
KR100522429B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 반도체 메모리 장치의 코아전압생성방법
US7454634B1 (en) 2003-08-28 2008-11-18 Marvell International Ltd. Power savings apparatus and method for wireless network devices
JP4367225B2 (ja) * 2004-05-11 2009-11-18 ソニー株式会社 半導体集積回路
JP4488800B2 (ja) * 2004-06-14 2010-06-23 株式会社ルネサステクノロジ 半導体集積回路装置
US7158423B2 (en) * 2004-06-22 2007-01-02 Samsung ′Electronics Co., Ltd. Semiconductor memory device and array internal power voltage generating method thereof
KR100798764B1 (ko) * 2004-10-30 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 내부 전압 생성 방법
KR101128352B1 (ko) * 2005-02-18 2012-03-26 삼성전자주식회사 유에스비 컨트롤러 및 그것의 절전모드 제어 방법
KR100812936B1 (ko) 2005-05-03 2008-03-11 주식회사 하이닉스반도체 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
US7881755B1 (en) 2005-05-26 2011-02-01 Marvell International Ltd. Wireless LAN power savings
WO2007043095A1 (ja) * 2005-09-30 2007-04-19 Spansion Llc 記憶装置、および記憶装置の制御方法
KR100886628B1 (ko) * 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로
KR100825027B1 (ko) 2006-06-29 2008-04-24 주식회사 하이닉스반도체 내부전압 발생기
KR100812605B1 (ko) * 2006-09-28 2008-03-13 주식회사 하이닉스반도체 파워업신호 생성장치
KR100849215B1 (ko) * 2007-01-17 2008-07-31 삼성전자주식회사 전원제어장치, 방법, 및 상기 전원제어장치를 구비하는시스템
US7804733B2 (en) * 2007-12-31 2010-09-28 Intel Corporation System and method for memory phase shedding
KR100937939B1 (ko) * 2008-04-24 2010-01-21 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성회로
US8031550B2 (en) 2008-06-03 2011-10-04 Elite Semiconductor Memory Technology Inc. Voltage regulator circuit for a memory circuit
US20100188880A1 (en) * 2009-01-23 2010-07-29 Analog Devices, Inc. Power switching for portable applications
US9529402B2 (en) 2010-09-02 2016-12-27 Renesas Electronics Corporation Data processing device and data processing system
US9037890B2 (en) * 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices
JP5794246B2 (ja) * 2013-03-11 2015-10-14 株式会社デンソー ゲート駆動回路
KR20180101803A (ko) * 2017-03-06 2018-09-14 에스케이하이닉스 주식회사 센스 앰프 제어 회로를 포함하는 반도체 장치
US10438646B1 (en) 2018-07-03 2019-10-08 Micron Technology, Inc. Apparatuses and methods for providing power for memory refresh operations
US10971209B1 (en) * 2019-10-04 2021-04-06 Sandisk Technologies Llc VHSA-VDDSA generator merging scheme
CN113470710B (zh) * 2020-03-31 2024-03-26 长鑫存储技术有限公司 半导体存储器
US11450378B2 (en) 2020-09-29 2022-09-20 Micron Technology, Inc. Apparatuses and methods of power supply control for threshold voltage compensated sense amplifiers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05159572A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体装置
JPH11297071A (ja) * 1998-04-10 1999-10-29 Hitachi Ltd 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158542B2 (ja) * 1991-10-09 2001-04-23 日本電気株式会社 半導体メモリ装置
JPH07105682A (ja) 1993-10-06 1995-04-21 Nec Corp ダイナミックメモリ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05159572A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体装置
JPH11297071A (ja) * 1998-04-10 1999-10-29 Hitachi Ltd 半導体装置

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