JPH11149779A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セルフリフレッシュ動作モードにおける消費
電力を低減することが可能な半導体記憶装置を提供す
る。 【解決手段】 セルフリフレッシュモードにおいては、
プリチャージ電位発生回路１０５２は、内部電源電位Ｖ
ｃｃａの１／２の電位レベルよりも低い電位レベルを出
力する。一方、内部駆動回路１０５６は、シェアードセ
ンスアンプ構成となっているセンスアンプとビット線対
との選択的な結合を指示するための信号ＢＬＩのレベル
として、セルフリフレッシュモード時は内部電源電位Ｖ
ｃｃａを出力する。これにより、セルフリフレッシュサ
イクル時間を増大させ、ビット線の充電電流を低減でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、セルフリフレッシュモードを有する半導
体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置、特にダイナミック型Ｒ
ＡＭ（以下、ＤＲＡＭ）の高集積化が進行するにつれ、
メモリセルに書込まれたデータを保持することが可能な
データ保持時間は減少する傾向にある。

【０００３】これは、ＤＲＡＭの高集積化に伴って、メ
モリセルキャパシタの容量値自体が低減し、これに伴っ
て、保持データを破壊するリーク電流等の影響が無視で
きなくなることに起因する。

【０００４】ＤＲＡＭにおいては、保持されたデータを
各メモリセルに対して再書込する動作、いわゆるリフレ
ッシュ動作を一定の間隔で行なう必要がある。

【０００５】上記のようなメモリセルのデータ保持時間
の低下は、リフレッシュ動作を行なう際のサイクル時間
を減少させる必要があることを意味する。このことは、
言い換えると一定時間内に行なわれるリフレッシュ動作
の回数が増加することを意味し、消費電力の増大につな
がってしまう。

【０００６】一般には、ＤＲＡＭを電池でバックアップ
するようなデータ保持モードで動作させている場合は、
ＤＲＡＭの内部において、リフレッシュアドレスおよび
リフレッシュ起動信号をＤＲＡＭ内部で発生させ、リフ
レッシュ動作を行なういわゆるセルフリフレッシュ動作
が行なわれるのが標準的である。

【０００７】ところで、メモリセルアレイ中の対応する
列に属するメモリセルと接続するビット線対ＢＬ，／Ｂ
Ｌの電位レベルは、メモリセルアレイの行ごとに設けら
れるワード線が非活性な状態では、一般に内部電源電位
Ｖｃｃａの１／２の電位レベルにプリチャージされる。

【０００８】つまり、ビット線対ＢＬ，／ＢＬの電位レ
ベルが、電位１／２Ｖｃｃａにプリチャージされること
により、ワード線ＷＬが活性化してメモリセルから
“Ｈ”レベルあるいは“Ｌ”レベルのデータが読出され
る場合には、どちらのデータに対しても均等に読出が行
なわれる構成となっている。

【０００９】このような、ビット線対の電位レベルを１
／２Ｖｃｃａの電位レベルにプリチャージする動作は、
上述したようなセルフリフレッシュモードにおいても行
なわれる。通常、セルフリフレッシュモードにおいて
は、通常動作に比べリフレッシュ周期を長く設定してリ
フレッシュ動作電流を小さくして低消費電力化を図って
いる。

【００１０】すなわち、セルフリフレッシュ動作の周期
は、メモリセルのリフレッシュ特性との兼ね合いで決定
される。このセルフリフレッシュ動作の周期を長くし過
ぎると“Ｈ”レベルデータの読出マージンが減少し、本
来“Ｈ”レベルが書込まれているべきメモリセルに対し
て、“Ｌ”レベルのデータに変わってしまうというエラ
ーを引き起こしてしまう。

【００１１】上述したような、近年のＤＲＡＭの大容量
化に伴うメモリセルの微細化において、キャパシタ容量
の確保が困難になっていくことに伴って、メモリセルの
リフレッシュ特性も厳しくなり、セルフリフレッシュ動
作の周期を長くして低消費電力化を図ることが困難な状
況となっている。

【００１２】

【発明が解決しようとする課題】図１０は、従来のＤＲ
ＡＭ２０００の構成を示す概略ブロック図である。

【００１３】図１０を参照して、このＤＲＡＭ２０００
は、制御信号入力端子１００２〜１００６と、アドレス
信号入力端子群１００８と、データ信号入力端子群１０
１６と、接地端子線１０１８と、電源端子１０２０とを
備える。

【００１４】また、このＤＲＡＭ２０００は、クロック
発生回路１０２２と、行および列アドレスバッファ１０
２４と、行デコーダ１０２６と、列デコーダ１０２８
と、メモリマット１０３２と、データ入力バッファ１０
４０およびデータ出力バッファ１０４２とを備え、メモ
リマット１０３２はメモリセルアレイ１０３４、および
センスアンプ＋入出力制御回路１０３８とを含む。

【００１５】クロック発生回路１０２２は、制御信号入
力端子１００２，１００４を介して外部から与えられる
外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳ，外部
列アドレスストローブ信号ＥＸＴ．／ＣＡＳに基づいて
所定の動作モードを選択し、ＤＲＡＭ全体の動作を制御
する。

【００１６】行および列アドレスバッファ１０２４は、
アドレス信号入力端子群１００８を介して外部から与え
られるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数で
ある）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび
列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号
ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコ
ーダ１０２６および列デコーダ１０２８に与える。

【００１７】メモリマット１０３２は、それぞれが１ビ
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。

【００１８】行デコーダ１０２６は、メモリセルアレイ
１０３４の行アドレスを指定する。センスアンプ＋入出
力制御回路１０３８は、行デコーダ１０２６および列デ
コーダ１０２８によって指定されたアドレスのメモリセ
ルをデータ信号入出力線対ＩＯＰの一端に接続する。デ
ータ信号入出力線対ＩＯＰの他端は、データ入力バッフ
ァ１０４０およびデータ出力バッファ１０４２に接続さ
れる。

【００１９】データ入力バッファ１０４０は、書込モー
ド時に、制御信号入力端子１００６を介して外部から与
えられる信号ＥＸＴ．／ＷＥに応答して、データ信号入
力端子群１０１６から入力されたデータをデータ信号入
出力線対ＩＯＰを介して、選択されたメモリセルに与え
る。

【００２０】データ出力バッファ１０４２は、読出モー
ド時に、選択されたメモリセルからの読出データをデー
タ入出力端子群１０１６に出力する。

【００２１】電源回路１０５０は、外部電源電位Ｖｃｃ
と接地電位Ｖｓｓとを受けて、ＤＲＡＭの動作に必要な
種々の内部電源電位を供給する。

【００２２】すなわち、電源回路１０５０は、外部電源
電位Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位
Ｖｃｃを降圧した内部電源電位ＶｃｃａおよびＶｃｃｐ
と、昇圧した昇圧電位Ｖｐｐ（Ｖｃｃａ＜Ｖｃｃｐ＜Ｖ
ｃｃ＜Ｖｐｐ）とを出力する内部電源回路１０５４と、
メモリセルアレイ１０３４中に含まれるビット線対に対
するプリチャージ電位Ｖｂｌを供給するプリチャージ電
位発生回路１０５２とを含む。

【００２３】内部電源電圧Ｖｃｃａはメモリセルに対し
て供給され、内部電源電位ＶｃｃｐはＤＲＡＭ２０００
の周辺回路に供給される。

【００２４】図１１は、図１０に示したＤＲＡＭ２００
０の構成のうち、プリチャージ電位発生回路１０５２の
構成を示す回路図である。

【００２５】プリチャージ電位発生回路１０５２は、内
部電源電位ＶｃｃａとノードＮｎとの間に直列に接続さ
れる抵抗体５１０４およびＮチャネルＭＯＳトランジス
タ５１０６と、ノードＮｎと接地電位との間に直列に接
続される抵抗体５１０８およびＮチャネルＭＯＳトラン
ジスタ５１１０とを含む。

【００２６】ＮチャネルＭＯＳトランジスタ５１０６と
ＮチャネルＭＯＳトランジスタ５１１０とは、それぞれ
内部電源電位Ｖｃｃａが接地電位に向かう方向が順方向
となるように、ダイオード接続されている。

【００２７】プリチャージ電位発生回路１０５２は、さ
らに、内部電源電位ＶｃｃａとノードＮｐとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ５１１２お
よび抵抗体５１１４と、ノードＮｐと接地電位との間に
直列に接続されるＰチャネルＭＯＳトランジスタ５１１
６および抵抗体５１１８とを含む。

【００２８】ＰチャネルＭＯＳトランジスタ５１１２と
ＰチャネルＭＯＳトランジスタ５１１６とは、それぞれ
内部電源電位Ｖｃｃａが接地電位に向かう方向が順方向
となるように、ダイオード接続されている。

【００２９】プリチャージ電位発生回路１０５２は、さ
らに、内部電源電位Ｖｃｃａと接地電位との間に直列に
ノードＮｃを介して接続されるＮチャネルＭＯＳトラン
ジスタ５１２０およびＰチャネルＭＯＳトランジスタ５
１２２を含む。

【００３０】ＮチャネルＭＯＳトランジスタ５１２０の
ゲートは、ＮチャネルＭＯＳトランジスタ５１０６のゲ
ート電位を受け、ＰチャネルＭＯＳトランジスタ５１２
２のゲートは、ＰチャネルＭＯＳトランジスタ５１１６
のゲート電位を受ける。

【００３１】ここで、抵抗体５１０４と５１０８の抵抗
値ならびに抵抗体５１１４と５１１８の抵抗値は、それ
ぞれ等しくなるように設定されているものとする。

【００３２】また、ＮチャネルＭＯＳトランジスタ５１
０６、５１１０および５１２０の特性ならびにＰチャネ
ルＭＯＳトランジスタ５１１２、５１１６および５１２
２の特性もそれぞれ等しくなるように設定されているも
のとする。

【００３３】したがって、ノードＮｎの電位レベルは、
内部電源電位Ｖｃｃａの１／２となっており、言い換え
ると、ＮチャネルＭＯＳトランジスタ５１０６のゲート
電位は、そのソースがこのノードＮｎの電位レベルとな
るようにバイアスされていることになる。

【００３４】同様にして、ノードＮｐの電位レベルは、
内部電源電位Ｖｃｃａの１／２となっており、言い換え
ると、ＰチャネルＭＯＳトランジスタ５１１６のゲート
電位は、そのソースがこのノードＮｐの電位レベルとな
るようにバイアスされていることになる。

【００３５】つまり、ＮチャネルＭＯＳトランジスタ５
１２０のゲートおよびＰチャネルＭＯＳトランジスタ５
１２２のゲートは、それらの接続点のノードＮｃの電位
レベルが内部電源電位Ｖｃｃａの１／２となるようにバ
イアスされていることになる。

【００３６】したがって、ノードＮｃの電位レベルは、
内部電源電位Ｖｃｃａの１／２に制御される。

【００３７】この内部電源電位Ｖｃｃａの１／２の電位
レベルが、ビット線対のプリチャージ電位レベルＶ_BLと
して供給される。

【００３８】図１２は、図１０に示したＤＲＡＭ２００
０の構成のうち、１つのメモリセル列の構成を詳細に示
す一部省略した回路ブロック図である。

【００３９】図１２においては、簡単のため、ビット線
ＢＬには、メモリセルＭＣ１のみが接続し、ビット線／
ＢＬには、メモリセルＭＣ２のみが接続する構成として
いる。

【００４０】メモリセルＭＣ１は、メモリセルトランジ
スタＭＴ１と、メモリセルキャパシタＣＰ１とを含む。

【００４１】メモリセルキャパシタＣＰ１の一方端に
は、電源回路１０５０から供給されるセルプレート電位
Ｖｃｐが供給されている。

【００４２】メモリセルキャパシタＣＰ１の他端と対応
するビット線との接続は、そのゲート電位レベルがワー
ド線ＷＬｎにより制御されるメモリセルトランジスタＭ
Ｔ１により開閉される。

【００４３】メモリセルＭＣ２についても、基本的にメ
モリセルＭＣ１と同様の構成を有する。

【００４４】ここで、セルプレート電位Ｖｃｐは、一般
には１／２Ｖｃｃａの電位レベルが用いられる。

【００４５】ビット線ＢＬおよび／ＢＬとの間には、ゲ
ート電位レベルがビット線イコライズ信号ＢＬＥＱによ
り制御されるトランジスタＴＱ３が設けられる。また、
ビット線プリチャージ電位Ｖ_BLの供給配線ＬＶＢとビッ
ト線ＢＬとの間にはトランジスタＴＱ１が、配線ＬＶＢ
とビット線／ＢＬとの間にはトランジスタＴＱ２が接続
され、トランジスタＴＱ１およびＴＱ２のゲート電位
は、信号ＢＬＥＱにより制御される。

【００４６】したがって、クロック発生回路１０２２に
より制御されて、信号ＢＬＥＱが活性状態となると、ビ
ット線ＢＬおよび／ＢＬの電位レベルはトランジスタＴ
Ｑ３により等しい値にイコライズされ、それらの電位レ
ベルは、ビット線プリチャージ電位Ｖ_BLの値に保持され
ることになる。

【００４７】このようなビット線対のイコライズ動作が
行なわれた後に、データの読出動作またはセルフリフレ
ッシュ動作が行なわれることになる。

【００４８】特開平７−８５６５８号公報に開示されて
いるとおり、セルフリフレッシュ動作モードにおいて、
このプリチャージ電位レベルＶ_BLを通常動作モード時に
おける値よりもより低い値とすることで、メモリセルの
リフレッシュ特性を改善することが可能である。

【００４９】その理由を、以下に簡単に説明する。すな
わち、読出動作における“Ｈ”レベルデータの読出マー
ジンと、ビット線プリチャージ電位Ｖ_BLとの関係を以下
に考察することにする。

【００５０】以下では、メモリセルアレイに供給される
内部電源電位をＶｃｃａとし、ビット線に付随するビッ
ト線浮遊容量をＣｂとし、メモリセルキャパシタの容量
をＣｓとし、セルプレート電位をＶｃｐとする。

【００５１】メモリセルキャパシタに“Ｌ”レベルが書
込まれているとき、メモリセルキャパシタに蓄積されて
いる電荷量Ｑ_SLは、以下の式で表わされる。

【００５２】Ｑ_SL＝−ＣｓＶｃｐ …（１） 一方、“Ｈ”レベルが書込まれているとき、メモリセル
キャパシタに蓄積されている電荷量Ｑ_SHは、以下の式で
表わされる。

【００５３】 Ｑ_SH＝Ｃｓ（Ｖｃｃａ−Ｖｃｐ） …（２） 一方、プリチャージされたビット線に蓄積されている電
荷量Ｑｂは、以下の式で表わされる。

【００５４】Ｑｂ＝ＣｂＶ_BL …（３） 以上の準備の下に、メモリセルトランジスタＭＴ（トラ
ンスファゲート）を導通状態としたときの、ビット線電
圧の変化量（読出電圧ΔＶ）は、メモリセルキャパシタ
に“Ｌ”レベルのデータが蓄積されていた場合は、以下
のとおりとなる。

【００５５】 ΔＶ_L ＝−Ｖ_BL／（１＋Ｃｂ／Ｃｓ） …（４） 一方で、メモリセルキャパシタに“Ｈ”レベルが保持さ
れていた場合は、以下の式となる。

【００５６】 ΔＶ_H ＝（Ｖｃｃ−Ｖ_BL）／（１＋Ｃｂ／Ｃｓ） …（５） したがって、式（１）〜（５）を参照すると、ビット線
プリチャージ電位Ｖ_BLが１／２Ｖｃｃａである場合は、
“Ｌ”レベルの読出電圧ΔＶ_L と“Ｈ”レベルのデータ
の読出時の読出電圧ΔＶ_H の絶対値とは等しくなり、以
下の関係が成立する。

【００５７】｜ΔＶ_L ｜＝｜ΔＶ_H ｜ …（６） これに対して、ビット線プリチャージ電位Ｖ_BLが、内部
電源電位１／２Ｖｃｃａよりも小さい場合は、以下の関
係が成立する。

【００５８】｜ΔＶ_L ｜＜｜ΔＶ_H ｜ …（７） すなわち、ビット線プリチャージ電位Ｖ_BLを内部電源電
位Ｖｃｃａの１／２よりも低くすることで、“Ｈ”レベ
ルの読出動作におけるマージンが増大することになる。

【００５９】一般には、メモリセルキャパシタ容量の低
下等による読出マージンの低下は、“Ｈ”レベルの読出
時のマージン低下を意味するため、ビット線プリチャー
ジ電位Ｖ_BLの低下により、読出動作におけるマージンが
増加することになる。

【００６０】このことは言い換えれば、セルフリフレッ
シュモード動作においては、セルフリフレッシュサイク
ル時間を増大させることが可能なことを意味し、消費電
力の低減が可能といえる。

【００６１】しかしながら、以下に説明するとおり、単
純にビット線プリチャージ電位Ｖ_BLを内部電源電位Ｖｃ
ｃａの１／２よりも小さくしたのみでは、十分な消費電
力の低減を得ることが困難である。

【００６２】図１３は、読出動作あるいはセルフリフレ
ッシュ動作モードにおけるビット線対の電位レベルの時
間変化を説明するためのタイミングチャートである。

【００６３】図中点線は、ビット線プリチャージ電位Ｖ
_BLが内部電源電位Ｖｃｃａの１／２である場合を示し、
実線は、ビット線プリチャージ電位Ｖ_BLが内部電源電位
Ｖｃｃａの１／２よりも小さい場合の電位レベルの変化
をそれぞれ示す。

【００６４】上述したとおり、ビット線プリチャージ電
位Ｖ_BLを、内部電源電位Ｖｃｃａの１／２よりも小さく
することで、“Ｈ”レベルに対する読出マージン自体は
増大する。しかしながら、“Ｈ”レベルまでスイングす
る側のビット線たとえば、ビット線ＢＬについてみる
と、その電位レベルは、プリチャージ電位レベルＶ
_BL（Ｖｃｃａ／２）から、内部電源電位Ｖｃｃａまで変
化する。

【００６５】このことは、ビット線ＢＬに対しては、ビ
ット線プリチャージ電位Ｖ_BLが電位Ｖｃｃａ／２である
場合よりも、より多くの充電電流を与えることが必要な
ことを意味する。

【００６６】言い換えれば、ビット線プリチャージ電位
Ｖ_BLを、内部電源電位Ｖｃｃａの１／２以下とすること
で、読出マージンは増加し、セルフリフレッシュサイク
ル時間自体は増加させることが可能でも、セルフリフレ
ッシュ時における消費電力の低減は、十分でない可能性
があることを意味する。

【００６７】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、セルフリフ
レッシュモードにおいては、消費電力を低減することが
可能な半導体記憶装置を提供することである。

【００６８】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、セルフリフレッシュモードを有する半導体記
憶装置であって、第１の電位を供給する第１の電源と、
外部電源電位を受けて、第１の電位よりも高い第２の電
位を供給する内部電源と、外部電源電位を受けて、第２
の電位よりも高い第３の電位を供給する昇圧電源と、外
部からの制御信号に応じて、セルフリフレッシュモード
が指定されたことを検知する動作モード指定手段と、行
列状に配列された複数のメモリセルを含むメモリセルア
レイと、各メモリセル行に対応して設けられ、対応する
行が選択されたことに応じて活性化されるワード線と、
メモリセル列に対応して設けられるビット線対と、ビッ
ト線対の抑圧電位を生成するプリチャージ電位発生手段
とを備え、プリチャージ電位発生手段は、セルフリフレ
ッシュモードが指定されたことに応じて、通常動作時よ
りも低いプリチャージ電位を出力し、少なくとも２つの
ビット線対に共通に設けられ、第１および第２の感知ノ
ードを有する複数の感知増幅手段をさらに備え、感知増
幅手段は、選択されたメモリセルに保持された情報に応
じて、対応するビット線対と結合する第１および第２の
感知ノードのそれぞれの電位レベルを相補的に第１およ
び第２の電位とし、外部からのアドレス信号に応じて、
選択された列に対応するビット線対と、対応する感知増
幅手段とを選択的に結合する複数のビット線選択手段を
さらに備え、ビット線選択手段は、感知増幅手段と対応
するビット線対との接続を開閉するｎチャネル型ＭＯＳ
トランジスタを含み、ｎチャネル型ＭＯＳトランジスタ
を、通常動作時には第３の電位で、セルフリフレッシュ
モード時は第２の電位で駆動する駆動電位発生手段をさ
らに備える。

【００６９】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、プリチャージ
電位発生手段は、通常動作時における第１のプリチャー
ジ電位を発生する第１の内部電位発生手段と、セルフリ
フレッシュモード時における、第１のプリチャージ電位
よりも低い第２のプリチャージ電位を発生する第２の内
部電位発生手段と、第１および第２の内部電位発生手段
の出力を受けて、動作モード指定手段の検知結果に応じ
て、いずれかを選択的に出力する第１のスイッチ手段と
を含む。

【００７０】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、第１のプリチ
ャージ電位は、第１の電位と第２の電位との中央値の第
４の電位であり、第１の内部電位発生手段は、第１の電
位と第２の電位との間に結合し、ソース電位が第４の電
位となるようにゲート電位がバイアスされる第１のｎチ
ャネル型ＭＯＳトランジスタと、第１の電位と第２の電
位との間に結合し、ソース電位が第４の電位となるよう
にゲート電位がバイアスされる第１のｐチャネル型ＭＯ
Ｓトランジスタと、第１および第２の電位の間に直列
に、互いのソースが接続ノードとなるように接続され
る、第３のｐチャネル型ＭＯＳトランジスタおよび第３
のｎチャネル型ＭＯＳトランジスタとを含み、第３のｐ
チャネル型ＭＯＳトランジスタは、ドレインが第１の電
位を受け、第３のｎチャネル型ＭＯＳトランジスタは、
ドレインが第２の電位を受け、第３のｐチャネル型ＭＯ
Ｓトランジスタと第３のｎチャネル型ＭＯＳトランジス
タとの接続ノードが、第１のプリチャージ電位を出力
し、第２の内部電位発生手段は、第１の電位と第２の電
位との間に結合し、ソース電位が第４の電位よりも低い
第５の電位となるようにゲート電位がバイアスされる第
４のｎチャネル型ＭＯＳトランジスタと、第２の電位を
受け、第４のｎチャネル型ＭＯＳトランジスタを流れる
電流に対応する電流を第１および第２の内部ノードにそ
れぞれ供給する第１のカレントミラー回路と、第４のｎ
チャネル型ＭＯＳトランジスタのゲート電位をゲートに
受け、第１の内部ノードにドレインが接続する第５のｎ
チャネル型ＭＯＳトランジスタと、第５のｎチャネル型
ＭＯＳトランジスタのソースおよび第２の内部ノード
と、第１の電位との間に設けられる、第２のカレントミ
ラー回路とを含む。

【００７１】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、駆動電位発生
手段は、ビット線選択手段の選択動作において、通常動
作時には第１の制御信号を、セルフリフレッシュモード
では第２の制御信号を活性化する内部制御手段と、第１
の制御信号の活性化に応じて、第３の電位レベルの信号
を出力するレベル変換手段と、第２の制御信号の活性化
に応じて、第２の電位レベルの信号を出力する内部駆動
手段と、レベル変換手段の出力と内部駆動手段の出力と
を受けて、選択的に出力する第２のスイッチ手段とを含
む。

【００７２】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。

【００７３】半導体記憶装置１０００の構成は、以下の
点で、図１０に示した従来の半導体記憶装置２０００の
構成と異なる。

【００７４】すなわち、第１には、電源回路１０５０中
に含まれるプリチャージ電位発生回路１０５２は、クロ
ック発生回路１０２２が、後に説明するように外部制御
信号に応じて、セルフリフレッシュモードが指定された
ことを検知して活性化するセルフリフレッシュモード指
定信号／ＳＲＥＦに応じて、その出力する電位レベルを
変化させる点である。

【００７５】すなわち、プリチャージ電位発生回路１０
５２は、セルフリフレッシュモードが指定されていない
期間、すなわち通常動作モードにおいては、プリチャー
ジ電位Ｖ_BLとして、内部電源電位Ｖｃｃａの１／２の電
位を出力する。

【００７６】一方、プリチャージ電位発生回路１０５２
は、セルフリフレッシュモードが指定されている期間に
おいては、プリチャージ電位Ｖ_BLとして、内部電源電位
Ｖｃｃａの１／２の電位レベルよりもより低い電位を出
力する。

【００７７】第２には、メモリセルアレイ１０３４は複
数のブロックに分割されており、センスアンプが少なく
とも２つのブロックに属するビット線対に共有されてい
ることである。さらに、この構成において、センスアン
プ＋入出力制御回路１０３８に含まれる内部駆動回路１
０５６は、内部電源回路１０５４から出力される昇圧電
位Ｖｐｐおよび内部電源電位Ｖｃｃａを受けて、ビット
線対とセンスアンプＳＡとの接続を選択的に開閉するた
めに設けられているブロック選択トランジスタのゲート
に与えられる信号ＢＬＩを出力する。このとき、内部駆
動回路１０５６は、セルフリフレッシュモードであるか
否かに応じて、その出力する電位レベルを以下のように
変化させる点で、従来の半導体記憶装置２０００の構成
と異なる。

【００７８】すなわち、内部駆動回路１０５６は、セル
フリフレッシュモードが指定されていない期間、すなわ
ち、通常動作モードにおいては、信号ＢＬＩとして、昇
圧電位Ｖｐｐを出力する。

【００７９】これに対して、内部駆動回路１０５６は、
セルフリフレッシュモードが指定されている期間中は、
信号ＢＬＩとして、内部電源電位Ｖｃｃａを出力する。

【００８０】その他の点は、図１０に示した従来の半導
体記憶装置２０００の構成と同様であるので、同一部分
には同一符号を付してその説明は繰返さない。

【００８１】図２は、図１に示したプリチャージ電位発
生回路１０５２の構成を示す概略ブロック図である。

【００８２】プリチャージ電位発生回路１０５２は、内
部電源電位Ｖｃｃａと、接地電位Ｖｓｓとを受けて、内
部電源電位Ｖｃｃａの１／２の電位レベルを出力する第
１の内部電位発生回路１１００と、内部電源電位Ｖｃｃ
ａと、接地電位Ｖｓｓとを受けて、内部電源電位Ｖｃｃ
ａの１／２の電位レベルよりも低い電位レベルを出力す
る第２の内部電源回路１１０２と、クロック発生回路１
０２２から出力されるセルフリフレッシュモード指定信
号／ＳＲＥＦを受けるインバータ１１０８と、信号／Ｓ
ＲＥＦおよびインバータ１１０８からの出力信号により
制御されて、第１の内部電源回路１１００の出力を受け
て、通常動作モードにおいて導通状態となるトランスミ
ッションゲート１１０４と、信号／ＳＲＥＦと、インバ
ータ１１０８の出力信号とにより制御されて、第２の内
部電源回路１１０２の出力をうけて、セルフリフレッシ
ュモードにおいて、導通状態となるトランスミッション
ゲート１１０６とを含む。

【００８３】したがって、プリチャージ電位発生回路１
０５２においては、セルフリフレッシュモードが指定さ
れていない通常動作モードにおいては、第１の内部電源
回路１１００から出力される内部電源電位Ｖｃｃａの１
／２の電位レベルは、トランスミッションゲート１１０
４を介して、プリチャージ電位Ｖ_BLとして、出力ノード
Ｎ１に出力される。

【００８４】一方、セルフリフレッシュモードにおいて
は、第２の内部電源回路１１０２から出力される電位
が、トランスミッションゲート１１０６を介して、プリ
チャージ電位Ｖ_BLとして出力ノードＮ１に供給される。

【００８５】図３は、図１に示した半導体記憶装置１０
００の動作を説明するためのタイミングチャートであ
る。

【００８６】時刻ｔ０においては、外部行アドレススト
ローブ信号ＥＸＴ．／ＲＡＳ、外部列アドレスストロー
ブ信号ＥＸＴ．／ＣＡＳは、ともに不活性状態（“Ｈ”
レベル）であるものとする。

【００８７】時刻ｔ１において、まず外部列アドレスス
トローブ信号ＥＸＴ．／ＣＡＳが活性状態（“Ｌ”レベ
ル）へと変化する。

【００８８】続いて、時刻ｔ２において、外部行アドレ
スストローブ信号ＥＸＴ．／ＲＡＳが活性状態（“Ｌ”
レベル）へと変化する。これに応じて、クロック発生回
路１０２２は、セルフリフレッシュモードが指定された
ことを検知して、セルフリフレッシュモード指定信号／
ＳＲＥＦを、時刻ｔ３において活性状態（“Ｌ”レベ
ル）へと変化させる。

【００８９】これに応じて、クロック発生回路１０２２
中に含まれるアドレスカウンタにより、セルフリフレッ
シュを行なうアドレスがカウントアップされるととも
に、クロック発生回路１０２２からは、所定のサイクル
で、活性状態と不活性状態とを繰返す内部行アドレス信
号ＩＮＴ．／ＲＡＳが出力される。

【００９０】この内部アドレスカウンタにより出力され
るアドレスと、内部行アドレスストローブ信号ＩＮＴ．
／ＲＡＳに応じて、順次選択された行（ワード線）のメ
モリセルすべてを同時にリフレッシュする動作が、セル
フリフレッシュモード期間中は繰返されることになる。

【００９１】一方で、時刻ｔ３において、プリチャージ
電位発生回路１０５２は、その出力するプリチャージ電
位Ｖ_BLの電位レベルを、内部電源電位Ｖｃｃａの１／２
の電位レベルから、より低い電位レベルへと変化させ
る。

【００９２】したがって、セルフリフレッシュモード期
間中においては、ビット線対に、選択されたメモリセル
中の記憶データに応じて現われた電位変化を、センスア
ンプが増幅し始める前の段階において、ビット線をプリ
チャージする電位レベルが、内部電源電位Ｖｃｃａの１
／２よりも低く設定されることで、“Ｈ”レベルに対す
る読出マージンが増加することになる。

【００９３】時刻ｔ４において、外部列アドレスストロ
ーブ信号ＥＸＴ．／ＣＡＳが不活性状態（“Ｈ”レベ
ル）へと変化し、時刻ｔ５において、外部行アドレスス
トローブ信号ＥＸＴ．／ＲＡＳが不活性状態（“Ｈ”レ
ベル）となる。これに応じて、クロック発生回路１０２
２は、時刻ｔ６において、セルフリフレッシュモード指
定信号／ＳＲＥＦを不活性状態（“Ｈ”レベル）とす
る。

【００９４】この信号／ＳＲＥＦの変化を受けて、プリ
チャージ電位発生回路１０５２は、プリチャージ電位Ｖ
_BLとして出力する電位レベルを、内部電源電位Ｖｃｃａ
の１／２の電位レベルへと復帰させる。

【００９５】図４は、図２に示したプリチャージ電位発
生回路１０５２の構成をより詳細に説明するための回路
図である。

【００９６】第１の内部電位発生回路１１００は、ソー
スが内部電源電位Ｖｃｃａを受け、信号／ＳＲＥＦの不
活性化（“Ｈ”レベルへの変化）に応じて導通状態とな
るＰチャネルＭＯＳトランジスタ２１０２と、Ｐチャネ
ルＭＯＳトランジスタ２１０２のドレインとノードＮｎ
との間に直列に接続される抵抗体２１０４およびＮチャ
ネルＭＯＳトランジスタ２１０６と、ノードＮｎと接地
電位との間に直列に接続される抵抗体２１０８およびＮ
チャネルＭＯＳトランジスタ２１１０とを含む。

【００９７】ＮチャネルＭＯＳトランジスタ２１０６と
ＮチャネルＭＯＳトランジスタ２１１０とは、それぞれ
内部電源電位Ｖｃｃａから接地電位に向かう方向が順方
向となるように、ダイオード接続されている。

【００９８】第１の内部電位発生回路１１００は、さら
に、ＰチャネルＭＯＳトランジスタ２１０２のドレイン
とノードＮｐとの間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ２１１２および抵抗体２１１４と、ノー
ドＮｐと接地電位との間に直列に接続されるＰチャネル
ＭＯＳトランジスタ２１１６および抵抗体２１１８とを
含む。

【００９９】ＰチャネルＭＯＳトランジスタ２１１２と
ＰチャネルＭＯＳトランジスタ２１１６とは、それぞれ
内部電源電位Ｖｃｃａから接地電位に向かう方向が順方
向となるように、ダイオード接続されている。

【０１００】第１の内部電源発生回路１１００は、さら
に、ＮチャネルＭＯＳトランジスタ２１０６のドレイン
およびゲートが共通に接続されるノードＮ２と、接地電
位とを、信号／ＳＲＥＦの活性化（“Ｌ”レベルへの変
化）に応じて結合させるＮチャネルＭＯＳトランジスタ
２１２４と、ＰチャネルＭＯＳトランジスタ２１１６の
ゲートおよびドレインが共通に接続されるノードＮ３と
電源電位Ｖｃｃａとを、信号／ＳＲＥＦの活性化に応じ
て結合するＰチャネルＭＯＳトランジスタ２１２６と、
内部電源電位Ｖｃｃａと接地電位との間に直列に、ノー
ドＮｃを介して接続されるＮチャネルＭＯＳトランジス
タ２１２０およびＰチャネルＭＯＳトランジスタ２１２
２とを含む。

【０１０１】ノードＮｃは、トランスミッションゲート
１１０４を介して、出力ノードＮ１と結合している。

【０１０２】したがって、第１の内部電位発生回路１１
００は、信号／ＳＲＥＦが不活性である期間は、図１１
において説明した従来のプリチャージ電位発生回路２０
５４と同様に、ノードＮｃから、内部電源電位Ｖｃｃａ
の１／２の電位レベルを出力する。

【０１０３】一方、セルフリフレッシュモード期間中に
おいては、ＮチャネルＭＯＳトランジスタ２１２４およ
びＰチャネルＭＯＳトランジスタ２１２６はともに導通
状態となることで、ＮチャネルＭＯＳトランジスタ２１
２０のゲート電位レベルは接地電位に、ＰチャネルＭＯ
Ｓトランジスタ２１２２のゲート電位は内部電源電位Ｖ
ｃｃａとなる。このため、トランジスタ２１２０および
２１２２がともに遮断状態となるため、ノードＮｃは、
フローティング状態となる。

【０１０４】第２の内部電位発生回路１１０２は、ソー
スが内部電源電位Ｖｃｃａを受け、信号／ＳＲＥＦの活
性化に応じて導通状態となるＰチャネルＭＯＳトランジ
スタ３１０２と、ＰチャネルＭＯＳトランジスタ３１０
２のドレインと、ノードＮ４との間に直列に接続される
抵抗体３１０４および３１０６と、ノードＮ４と接地電
位との間に直列に接続されるＮチャネルＭＯＳトランジ
スタ３１０８、抵抗体３１１０およびＮチャネルＭＯＳ
トランジスタ３１１２とを含む。

【０１０５】ＮチャネルＭＯＳトランジスタ３１０８と
ＮチャネルＭＯＳトランジスタ３１１２とは、それぞれ
内部電源電位Ｖｃｃａから接地電位に向かう方向が順方
向にとなるようにダイオード接続されている。

【０１０６】ここで、抵抗体３１０４、３１０６および
３１１０の抵抗値がそれぞれ等しい値に設定されている
ものとすると、ＰチャネルＭＯＳトランジスタ３１０２
のドレインと、ノードＮ４との間に、抵抗体３１０４お
よび３１０６が接続されることで、ノードＮ４の電位レ
ベルは、第１の内部電位発生回路１１００中のノードＮ
２の電位レベルよりも低くなっている。

【０１０７】このため、ＮチャネルＭＯＳトランジスタ
３１０８のゲート電位レベルは、そのソースが、内部電
源電位Ｖｃｃａの１／２の電位レベルよりもより低い電
位レベルとなるようにバイアスされていることになる。

【０１０８】第２の内部電位発生回路１１０２は、さら
に、ノードＮ４と接地電位との結合を、信号／ＳＲＥＦ
の不活性化（“Ｈ”レベルへの変化）に応じて結合する
ＮチャネルＭＯＳトランジスタ３１１４を含む。

【０１０９】第２の内部電位発生回路１１０２は、さら
に、内部電源電位ＶｃｃａとノードＮ５との間に接続さ
れるＰチャネルＭＯＳトランジスタ３１１６と、内部電
源電位ＶｃｃａとノードＮ６との間に接続されるＰチャ
ネルＭＯＳトランジスタ３１２０とを含む。Ｐチャネル
ＭＯＳトランジスタ３１１６および３１２０のゲートは
互いに共通に接続され、ノードＮ５とトランジスタ３１
１６および３１２０のゲートとは接続されている。すな
わち、ＰチャネルＭＯＳトランジスタ３１１６および３
１２０は、対となってカレントミラー回路を構成する。

【０１１０】第２の内部電位発生回路１１０２は、ノー
ドＮ５とノードＮ７との間に接続され、ゲートにノード
Ｎ４の電位レベルを受けるＮチャネルＭＯＳトランジス
タ３１１８と、ノードＮ７と接地電位との間に直列に接
続される抵抗体３１２２およびＮチャネルＭＯＳトラン
ジスタ３１２４と、ノードＮ７と接地電位との間に接続
されるＮチャネルＭＯＳトランジスタ３１２６とを含
む。

【０１１１】ＮチャネルＭＯＳトランジスタ３１２４お
よび３１２６のゲートは互いに共通に接続され、トラン
ジスタ３１２４のドレインとトランジスタ３１２４のゲ
ートとは接続される。

【０１１２】すなわち、トランジスタ３１２４および３
１２６は対となってカレントミラー回路を構成してい
る。

【０１１３】ここで、抵抗体３１１０と３１２２との抵
抗値は等しく設定されているものとする。

【０１１４】このような構成とすることで、ノードＮ７
の電位レベルは、トランジスタ３１０８のソースの電位
レベル、すなわち、内部電源電位Ｖｃｃａの１／２の電
位レベルよりも低い値に保持されることになる。

【０１１５】このノードＮ７は、トランスミッションゲ
ート１１０６を介して、出力ノードＮ１と結合されてい
る。

【０１１６】プリチャージ電位発生回路１０５２の構成
を以上のような構成とすることで、セルフリフレッシュ
モード期間中以外は、プリチャージ電位Ｖ_BLとして、内
部電源電位Ｖｃｃａの１／２の電位レベルが、セルフリ
フレッシュモード期間中においては、内部電源電位Ｖｃ
ｃａの１／２よりも低い電位が出力されることになる。

【０１１７】図５は、セルフリフレッシュモード期間中
におけるリフレッシュ時間ｔＲＥＦと、ビット線プリチ
ャージ電位Ｖ_BLの電位レベルとの関係を示すグラフであ
る。

【０１１８】図５に示した条件においては、内部電源電
位Ｖｃｃａは２．０Ｖであり、チップ周囲温度は、８０
℃であるものとする。

【０１１９】図５において、＊で示した範囲は、動作に
エラーがない領域であって、この領域で、正常にデータ
が保持されていることを示す。

【０１２０】したがって、プリチャージ電位Ｖ_BLを１．
５Ｖから、６００ｍＶまで低下させることで、セルフリ
フレッシュサイクル時間を約２６０ｍＳから約４１０ｍ
Ｓまで長くすることが可能であることがわかる。

【０１２１】このように、セルフリフレッシュサイクル
時間を長くすることにより、セルフリフレッシュモード
期間中における消費電力を低減することが可能である。

【０１２２】図６は、図１に示したＤＲＡＭ１０００の
構成のうち、１つのメモリセル列の構成を詳細に示す一
部省略した回路ブロック図である。

【０１２３】図６に示した構成においては、センスアン
プＳＡは、メモリセルアレイ１０３４中のブロック１に
含まれるビット線対ＢＬ１および／ＢＬ１と、ブロック
２中に含まれるビット線対ＢＬ２および／ＢＬ２に対し
て、共通に設けられる構成となっている。

【０１２４】すなわち、外部から与えられるアドレス信
号に応じて、選択されたメモリセルの属する側のブロッ
クのビット線対と、センスアンプＳＡを選択的に結合さ
せる構成となっている。

【０１２５】ビット線ＢＬ１および／ＢＬ１とセンスア
ンプＳＡとの結合は、ゲートトランジスタ（ブロック選
択トランジスタ）４００２および４００４を介して行な
われる。一方、センスアンプＳＡとブロック２側のビッ
ト線対ＢＬ２，／ＢＬ２との接続は、ゲートトランジス
タ４００６および４００８を介して行なわれる。

【０１２６】外部から与えられたアドレス信号に応じ
て、ビット線対ＢＬ１および／ＢＬ１が選択された場合
は、たとえば、内部駆動回路１０５６から出力される信
号ＢＬＩ１が、対応するゲートトランジスタ４００２お
よび４００４のゲートに与えられる。

【０１２７】後に説明するように、通常動作モードにお
いては、この信号ＢＬＩ１の活性状態における電位レベ
ル（“Ｈ”レベルの電位レベル）は、外部電源電位Ｖｃ
ｃよりも昇圧された電位レベルＶｐｐとなっている。し
たがって、ＮチャネルＭＯＳトランジスタ４００２およ
び４００４による電位降下の影響を受けることなく、ビ
ット線対ＢＬ１および／ＢＬ１の充電レベルは、センス
アンプＳＡの電源電位Ｖｃｃａまで充電される。

【０１２８】ビット線対ＢＬ２および／ＢＬ２に関して
も、同様である。これに対して、セルフリフレッシュモ
ード期間中においては、内部駆動回路１０５６から与え
られる信号ＢＬＩ１および信号ＢＬＩ２の活性状態の電
位レベルは、内部電源電位Ｖｃｃａである。

【０１２９】このため、センスアンプＳＡから出力され
る相補的な電位レベルのうち、“Ｈ”レベルの電位は、
ＮチャネルＭＯＳトランジスタ４００２または４００４
のしきい値電圧分だけ低下して、対応するビット線ＢＬ
１または／ＢＬ１に伝達されることになる。

【０１３０】つまり、センスアンプＳＡは、内部電源電
位Ｖｃｃａまたは接地電位Ｖｓｓのレベルを有する相補
的な電位を出力する場合でも、ビット線対の側では、
“Ｈ”レベルの電位レベルは、内部電源電位Ｖｃｃａか
らＮチャネルＭＯＳトランジスタ４００２のしきい値電
圧分だけ低下した電位として伝達される。

【０１３１】このため、図１３において説明したよう
に、仮に、ビット線プリチャージ電位Ｖ_BLが内部電源電
位Ｖｃｃａの１／２以下の電位レベルとなった場合で
も、“Ｈ”レベルのビット線の電位レベルは、内部電源
電位Ｖｃｃａまで充電されることはない。

【０１３２】このことは、言い換えると、ビット線対の
充電電流が抑制されることを意味する。

【０１３３】以上により、セルフリフレッシュサイクル
時間を増加させるために、ビット線プリチャージ電位Ｖ
_BLを内部電源電位Ｖｃｃａの１／２以下の電位レベルと
した場合でも、ビット線を充電するための充電電流の増
幅が抑制される。

【０１３４】図７は、図１に示した内部駆動回路１０５
６の構成をより詳細に説明するための一部省略した回路
図である。

【０１３５】内部駆動回路１０５６は、一方の入力ノー
ドに信号ＢＬＩ１の出力を活性化することを指定するた
めに、外部アドレス信号に応じて、内部駆動回路１０５
６に与えられるＢＬＩ活性化信号Ｓａｃｂを受け、他方
の入力ノードにセルフリフレッシュモード活性化信号／
ＳＲＥＦ（図７中において信号ＳＲＥＦの反転信号）を
受けるＮＡＮＤ回路４１００と、ＮＡＮＤ回路４１００
の出力を受けるインバータ４１０２と、インバータ４１
０２の出力およびＮＡＮＤ回路４１００の出力とを受け
て、ＮＡＮＤ回路４１００の出力が“Ｌ”レベルである
場合は接地電位を、ＮＡＮＤ回路４１００の出力が
“Ｈ”レベル、すなわち、インバータ４１０２の出力が
“Ｌ”レベル（電位Ｖｓｓ）である場合は、昇圧電位Ｖ
ｐｐを出力するレベル変換回路４１０４と、インバータ
４１０５、インバータ４１０６およびインバータ４１０
７から成るインバータ列を含む。インバータ４１０５
は、レベル変換回路４１０４の出力を受けて、そのレベ
ルを反転して出力し、インバータ４１０６は、インバー
タ４１０５の出力レベルを反転した電位レベルを出力
し、インバータ４１０７は、インバータ４１０６の出力
レベルを反転した電位レベルを出力する。

【０１３６】ＮＡＮＤ回路４１００とインバータ４１０
２は内部電源電圧Ｖｃｃｐと接地電位Ｖｓｓとにより動
作し、一方、レベル変換回路４１０４、インバータ４１
０５、４１０６および４１０７は昇圧電位Ｖｐｐと接地
電位Ｖｓｓとにより動作する。

【０１３７】すなわち、セルフリフレッシュモード期間
中以外であって、信号／ＳＲＥＦが不活性状態（“Ｈ”
レベル）である期間中は、インバータ４１０７からは、
ＢＬＩ活性化信号Ｓａｃｂのレベルに応じて、接地電位
Ｖｓｓまたは昇圧電位Ｖｐｐが出力される。

【０１３８】内部駆動回路１０５６は、さらに、一方の
入力ノードにＢＬＩ活性化信号Ｓａｃｂを、他方の入力
ノードにセルフリフレッシュモード活性化信号／ＳＲＥ
Ｆの反転信号ＳＲＤＦを受けるＮＡＮＤ回路４２００
と、ＮＡＮＤ回路４２００の出力を受けるインバータ４
２０２と、インバータ４２０２の出力とＮＡＮＤ回路４
２００の出力とを受けて接地電位Ｖｓｓか内部電源電位
Ｖｃｃａのいずれかを出力するレベル変換回路４２０３
と、レベル変換回路４２０３の出力を受けて、それを反
転した電位レベルを出力するインバータ４２０４とを含
む。レベル変換回路４２０３は、ＮＡＮＤ回路４２００
の出力が”Ｌ”レベルある場合と、”Ｈ”レベルである
場合、すなわち、インバータ４２０２の出力が”Ｌ”レ
ベル（電位Ｖｓｓ）である場合とで、それぞれ、接地電
位Ｖｓｓまたは内部電源電位Ｖｃｃａを出力する。

【０１３９】ＮＡＮＤ回路４２００とインバータ４２０
２とは、内部電源電位Ｖｃｃｐと接地電位Ｖｓｓとによ
り動作し、一方、レベル変換回路４２０３とインバータ
４２０４とは、内部電源電位Ｖｃｃａと接地電位Ｖｓｓ
とにより動作する。

【０１４０】すなわち、信号ＳＲＥＦが“Ｈ”レベル、
すなわちセルフリフレッシュモード期間中においては、
インバータ４２０４は、ＢＬＩ活性化信号のレベルに応
じて、内部電源電位Ｖｃｃａまたは接地電位Ｖｓｓのい
ずれかのレベルの信号を出力する。

【０１４１】内部駆動回路１０５６は、さらに、インバ
ータ４１０７の出力を受けて、通常動作モードにおい
て、出力ノードＮ１０に伝達するトランスミッションゲ
ート４１０８と、インバータ４２０４の出力を受けて、
セルフリフレッシュモードにおいて、出力ノードＮ１０
に伝達するトランスミッションゲート４２０６とを含
む。

【０１４２】以上のような構成とすることで、通常動作
モードにおいては、信号ＢＬＩ１の活性状態における電
位レベルは昇圧電位Ｖｐｐとなり、セルフリフレッシュ
モードにおいては、信号ＢＬＩの活性状態の電位レベル
は内部電源電位Ｖｃｃａとなる。

【０１４３】したがって、セルフリフレッシュモード期
間中は、ビット線対ＢＬ１および／ＢＬ１のうち、
“Ｈ”レベルの電位は、内部電源電位Ｖｃｃａまでは上
昇しない。このため、ビット線の充電電流が減少するこ
とで、セルフリフレッシュモード期間中の消費電力が一
層低減されることになる。

【０１４４】［実施の形態２］図８は、本発明の実施の
形態２の半導体記憶装置１５００の構成を示す概略ブロ
ック図である。実施の形態１の半導体記憶装置１０００
の構成においては、センスアンプが少なくとも２つのビ
ット線対に共通に設けられていたのに対し、半導体記憶
装置１５００の構成においては、センスアンプが複数の
ビット線対に共有されていない。

【０１４５】その他の点は、図１に示した半導体記憶装
置１０００の構成と同様であるので、同一部分には同一
符号を付してその説明は繰り返さない。

【０１４６】図９は、図８に示したＤＲＡＭ１５００の
構成のうち、１つのメモリセル列の構成を詳細に示す一
部省略した回路ブロック図である。

【０１４７】図９に示した構成においては、センスアン
プＳＡは、メモリセルアレイ１０３４中のブロック１に
含まれるビット線対ＢＬ１および／ＢＬ１に対応して設
けられる構成となっている。

【０１４８】ビット線ＢＬ１および／ＢＬ１とセンスア
ンプＳＡとの結合は、ゲートトランジスタ（ブロック選
択トランジスタ）４００２および４００４を介して行な
われる。

【０１４９】外部アドレス信号およびクロック発生回路
１０２２の制御に応じて、ビット線対ＢＬ１および／Ｂ
Ｌ１が選択された場合は、たとえば、内部駆動回路１０
５６から出力される信号ＢＬＩ１が、対応するゲートト
ランジスタ４００２および４００４のゲートに与えられ
る。

【０１５０】通常動作モードにおいては、この信号ＢＬ
Ｉ１の活性状態における電位レベル（“Ｈ”レベルの電
位レベル）は、外部電源電位Ｖｃｃよりも昇圧された電
位レベルＶｐｐとなっている。したがって、Ｎチャネル
ＭＯＳトランジスタ４００２および４００４による電位
降下の影響を受けることなく、ビット線対ＢＬ１および
／ＢＬ１の充電レベルは、センスアンプＳＡの電源電位
Ｖｃｃａまで充電される。

【０１５１】これに対して、セルフリフレッシュモード
期間中においては、内部駆動回路１０５６から与えられ
る信号ＢＬＩ１は、内部電源電位Ｖｃｃａである。

【０１５２】このため、センスアンプＳＡから出力され
る相補的な電位レベルのうち、“Ｈ”レベルの電位は、
ＮチャネルＭＯＳトランジスタ４００２または４００４
のしきい値電圧分だけ低下して、対応するビット線ＢＬ
１または／ＢＬ１に伝達されることになる。

【０１５３】つまり、センスアンプＳＡは、内部電源電
位Ｖｃｃａまたは接地電位Ｖｓｓのレベルを有する相補
的な電位を出力する場合でも、ビット線対の側では、
“Ｈ”レベルの電位レベルは、内部電源電位Ｖｃｃａか
らＮチャネルＭＯＳトランジスタ４００２のしきい値電
圧分だけ低下した電位として伝達される。

【０１５４】すなわち、実施の形態１の半導体記憶装置
１０００と同様に、セルフリフレッシュサイクル時間を
増加させるために、ビット線プリチャージ電位Ｖ_BLを内
部電源電位Ｖｃｃａの１／２以下の電位レベルとした場
合でも、ビット線を充電するための充電電流の増幅が抑
制される。

【０１５５】

【発明の効果】請求項１記載の半導体記憶装置は、セル
フリフレッシュモード期間中においては、ビット線対に
与えるプリチャージ電位が、通常動作時よりも低い値と
なるため、セルフリフレッシュサイクル時間を増大する
ことが可能である。さらに、ビット線対と感知増幅手段
との接続を開閉するＮチャネル型ＭＯＳトランジスタ
は、セルフリフレッシュ期間中は第２の電位で駆動され
るので、ビット線対の“Ｈ”レベルは、第２の電位まで
上昇しない。このため、セルフリフレッシュモード期間
中の消費電力が低減される。

【０１５６】請求項２記載の半導体記憶装置において
は、プリチャージ電位発生手段が、セルフリフレッシュ
モードが指定されたか否かに応じて、第１の内部電位発
生手段が出力する電位か、第２の内部電位発生手段が出
力する電位かを選択的に出力するので、セルフリフレッ
シュモード期間中においては、第１のプリチャージ電位
よりも低い第２のプリチャージ電位を出力することが可
能である。

【０１５７】請求項３記載の半導体記憶装置において
は、プリチャージ電位発生手段が、セルフリフレッシュ
モードが指定されたか否かに応じて、第１の内部電位発
生手段が出力する電位か、第２の内部電位発生手段が出
力する電位かを選択的に出力するので、セルフリフレッ
シュモード期間中においては、第１のプリチャージ電位
よりも低い第２のプリチャージ電位を出力することが可
能である。

【０１５８】請求項４記載の半導体記憶装置において
は、駆動電位発生手段は、通常動作においては、レベル
変換手段により第３の電位レベルとなった信号を出力
し、セルフリフレッシュモードにおいては、第２の電位
レベルの信号が選択的に出力されるため、セルフリフレ
ッシュモードにおいて、ビット線対のうち、“Ｈ”レベ
ルとなるビット線の電位レベルが第２の電位レベルまで
上昇せず、消費電力を低減することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図２】 プリチャージ電位発生回路１０５２の構成を
示す概略ブロック図である。

【図３】 半導体記憶装置１０００の動作を説明するた
めのタイミングチャートである。

【図４】 プリチャージ電位発生回路１０５２の構成を
より詳細に説明するための回路図である。

【図５】 半導体記憶装置１０００のセルフリフレッシ
ュサイクル時間とプリチャージ電位Ｖ_BLとの関係を示す
グラフである。

【図６】 実施の形態１のメモリセルアレイ１０３４の
１つの列に対応する構成をより詳しく説明するための回
路図である。

【図７】 内部駆動回路１０５６の構成を説明するため
の回路図である。

【図８】 本発明の実施の形態２の半導体記憶装置１５
００の構成を示す概略ブロック図である。

【図９】 実施の形態２のメモリセルアレイ１０３４の
１つの列に対応する構成をより詳しく説明するための回
路図である。

【図１０】 従来の半導体記憶装置２０００の構成を説
明するための概略ブロック図である。

【図１１】 従来のプリチャージ回路１０５２の構成を
説明するための回路図である。

【図１２】 従来の半導体記憶装置の１つの列に対応す
る構成を説明するための回路図である。

【図１３】 従来の半導体記憶装置のセンスアンプ動作
を説明するためのタイミングチャートである。

【符号の説明】

１０００，２０００ ＤＲＡＭ、１００２，１００４，
１００６ 外部制御信号入力端子、１００８ アドレス
信号入力端子、１０１６ データ入出力端子、１０１８
接地端子、１０２０ 電源端子、１０２２ クロック
発生回路、１０２４ 行および列アドレスバッファ、１
０２６ 行デコーダ、１０２８ 列デコーダ、１０３２
メモリマット、１０３４ メモリセルアレイ、１０３
８ センスアンプ＋入出力制御回路、１０４０ データ
入力バッファ、１０４２ データ出力バッファ、１０５
０ 電源回路、１０５２ プリチャージ電位発生回路、
１０５６ 内部駆動回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 セルフリフレッシュモードを有する半導
   体記憶装置であって、 第１の電位を供給する第１の電源と、 外部電源電位を受けて、前記第１の電位よりも高い第２
   の電位を供給する内部電源と、 外部電源電位を受けて、前記第２の電位よりも高い第３
   の電位を供給する昇圧電源と、 外部からの制御信号に応じて、前記セルフリフレッシュ
   モードが指定されたことを検知する動作モード指定手段
   と、 行列状に配列された複数のメモリセルを含むメモリセル
   アレイと、 各メモリセル行に対応して設けられ、対応する行が選択
   されたことに応じて活性化されるワード線と、 メモリセル列に対応して設けられるビット線対と、 前記ビット線対の抑圧電位を生成するプリチャージ電位
   発生手段とを備え、 前記プリチャージ電位発生手段は、前記セルフリフレッ
   シュモードが指定されたことに応じて、通常動作時より
   も低いプリチャージ電位を出力し、 少なくとも２つの前記ビット線対に共通に設けられ、第
   １および第２の感知ノードを有する複数の感知増幅手段
   をさらに備え、 前記感知増幅手段は、選択されたメモリセルに保持され
   た情報に応じて、対応するビット線対と結合する前記第
   １および第２の感知ノードのそれぞれの電位レベルを相
   補的に前記第１および第２の電位とし、 外部からのアドレス信号に応じて、選択された列に対応
   するビット線対と、対応する感知増幅手段とを選択的に
   結合する複数のビット線選択手段をさらに備え、 前記ビット線選択手段は、 前記感知増幅手段と前記対応するビット線対との接続を
   開閉するｎチャネル型ＭＯＳトランジスタを含み、 前記ｎチャネル型ＭＯＳトランジスタを、通常動作時に
   は前記第３の電位で、前記セルフリフレッシュモード時
   は前記第２の電位で駆動する駆動電位発生手段をさらに
   備える、半導体記憶装置。
2. 【請求項２】 前記プリチャージ電位発生手段は、 通常動作時における第１のプリチャージ電位を発生する
   第１の内部電位発生手段と、 セルフリフレッシュモード時における、前記第１のプリ
   チャージ電位よりも低い第２のプリチャージ電位を発生
   する第２の内部電位発生手段と、 前記第１および第２の内部電位発生手段の出力を受け
   て、前記動作モード指定手段の検知結果に応じて、いず
   れかを選択的に出力する第１のスイッチ手段とを含む、
   請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１のプリチャージ電位は、前記第
   １の電位と前記第２の電位との中央値の第４の電位であ
   り、 前記第１の内部電位発生手段は、 前記第１の電位と前記第２の電位との間に結合し、ソー
   ス電位が前記第４の電位となるようにゲート電位がバイ
   アスされる第１のｎチャネル型ＭＯＳトランジスタと、 前記第１の電位と前記第２の電位との間に結合し、ソー
   ス電位が前記第４の電位となるようにゲート電位がバイ
   アスされる第１のｐチャネル型ＭＯＳトランジスタと、 前記第１および第２の電位の間に直列に、互いのソース
   を接続ノードとするように接続される、第３のｐチャネ
   ル型ＭＯＳトランジスタおよび第３のｎチャネル型ＭＯ
   Ｓトランジスタとを含み、 前記第３のｐチャネル型ＭＯＳトランジスタは、ドレイ
   ンが前記第１の電位を受け、 前記第３のｎチャネル型ＭＯＳトランジスタは、ドレイ
   ンが前記第２の電位を受け、 前記第３のｐチャネル型ＭＯＳトランジスタと前記第３
   のｎチャネル型ＭＯＳトランジスタとの接続ノードが、
   前記第１のプリチャージ電位を出力し、 前記第２の内部電位発生手段は、 前記第１の電位と前記第２の電位との間に結合し、ソー
   ス電位が前記第４の電位よりも低い第５の電位となるよ
   うにゲート電位がバイアスされる第４のｎチャネル型Ｍ
   ＯＳトランジスタと、 前記第２の電位を受け、前記第４のｎチャネル型ＭＯＳ
   トランジスタを流れる電流に対応する電流を第１および
   第２の内部ノードにそれぞれ供給する第１のカレントミ
   ラー回路と、 前記第４のｎチャネル型ＭＯＳトランジスタのゲート電
   位をゲートに受け、前記第１の内部ノードにドレインが
   接続する第５のｎチャネル型ＭＯＳトランジスタと、 前記第５のｎチャネル型ＭＯＳトランジスタのソースお
   よび前記第２の内部ノードと前記第１の電位との間に設
   けられる、第２のカレントミラー回路とを含む、請求項
   ２記載の半導体記憶装置。
4. 【請求項４】 前記駆動電位発生手段は、 前記ビット線選択手段の選択動作において、前記通常動
   作時には第１の制御信号を、セルフリフレッシュモード
   では第２の制御信号を活性化する内部制御手段と、 前記第１の制御信号の活性化に応じて、前記第３の電位
   レベルの信号を出力するレベル変換手段と、 前記第２の制御信号の活性化に応じて、前記第２の電位
   レベルの信号を出力する内部駆動手段と、 前記レベル変換手段の出力と前記内部駆動手段の出力と
   を受けて、選択的に出力する第２のスイッチ手段とを含
   む、請求項１記載の半導体記憶装置。