KR20090063956A

KR20090063956A - 신호 전송 장치 및 신호 전송 방법

Info

Publication number: KR20090063956A
Application number: KR1020070131496A
Authority: KR
Inventors: 이석진; 김기석; 김영일
Original assignee: 한국전자통신연구원; 삼성전자주식회사
Priority date: 2007-12-14
Filing date: 2007-12-14
Publication date: 2009-06-18
Also published as: US20100254270A1; US8451738B2; WO2009078527A1; KR100921003B1

Abstract

본 발명에 따른 신호 전송 장치는 메모리로 출력 데이터를 전송하는 복수의 데이터 전송선, 상기 복수의 데이터 전송선과 각각 연결되어 있으며, 지연 신호에 따라 시험 데이터를 소정 시간 동안 지연시켜 상기 각각의 데이터 전송선으로 출력하는 복수의 지연부, 그리고 상기 메모리에 저장된 저장 데이터와 상기 시험 데이터를 비교하여 상기 지연 신호를 조절하고, 상기 조절된 지연 신호를 상기 복수의 지연부의 각각에 출력하는 송수신 제어부를 포함한다. 따라서 데이터 버스를 통해 메모리에 데이터를 전송할 때, 복수의 데이터 버스 구성 신호선 사이에 지연 값을 맞추어 균일하게 신호 전송을 수행할 수 있다.

인터페이스, 데이터 버스, 신호 지연

Description

신호 전송 장치 및 신호 전송 방법{THE DEVICE FOR TRANSMITTING SIGNALS AND THE METHOD FOR TRANSMITTING SIGNALS}

본 발명은 신호 전송 장치 및 신호 전송 방법에 관한 것이다.

특히 본 발명은 인터페이스에서 복수의 데이터 버스 구성 신호선을 통해 데이터를 전송하는 신호 전송 장치 및 신호 전송 방법에 관한 것이다.

복수의 신호선으로 구성된 데이터 전송선을 통해 병렬식 데이터를 전달하는 경우 각 전송선의 기생 저항에 따른 신호 지연이 발생한다.

도 1은 복수의 전송선에 따른 신호 지연을 나타낸 파형도이다.

도 1을 참고하면, 클록 신호(Clock)에 따라 전송된 데이터는 각 전송선(BUS1, BUS2, BUS3, BUS4)마다 소정의 신호 지연을 가지며 전송된다.

이러한 신호 지연은 각 전송선(BUS1, BUS2, BUS3, BUS4)의 기생 저항에 따라 서로 다른 값을 가진다.

전송선(BUS1, BUS2, BUS3, BUS4)을 통해 전달되는 데이터가 디지털 신호일 경우, 이 디지털 신호가 고속화되면서 이러한 신호 지연은 데이터 오류를 유발한다. 즉, 도 1과 같이 병렬로 데이터를 주고 받을 때, 전송선(BUS1, BUS2, BUS3, BUS4)에 실리는 데이터의 안정화에 도달하는 시간이 전송선(BUS1, BUS2, BUS3, BUS4)마다 일치하지 않으므로, 모든 전송선(BUS1, BUS2, BUS3, BUS4)에 실려 있는 데이터가 안정된 후 동기용 클록에 맞추어 논리 값을 판단한다.

따라서, PLD(programmable logic device)을 통해 메모리로 인터페이스 하는 경우, 메모리가 갖고 있는 사양이 데이터 전송선(BUS1, BUS2, BUS3, BUS4)의 클록 신호와 차이가 크더라도 데이터 안정화를 위해 복수의 주기의 클록 신호를 소진하여야 하므로 메모리 접속 속도가 느려진다.

본 발명이 이루고자 하는 기술적 과제는 메모리 사용자가 하드웨어적으로 인터페이스를 할 때 복수의 신호선으로 구성된 데이터 버스를 통해 균일한 신호 전달을 수행할 수 있는 신호 전송 장치를 제공하는 것이다.

본 발명에 따른 신호 전송 장치는 메모리로 출력 데이터를 전송하는 복수의 데이터 전송선, 상기 복수의 데이터 전송선과 각각 연결되어 있으며, 지연 신호에 따라 시험 데이터를 소정 시간 동안 지연시켜 상기 각각의 데이터 전송선으로 출력하는 복수의 지연부, 그리고 상기 메모리에 저장된 저장 데이터와 상기 시험 데이터를 비교하여 상기 지연 신호를 조절하고, 상기 조절된 지연 신호를 상기 복수의 지연부의 각각에 출력하는 송수신 제어부를 포함한다.

상기 송수신 제어부는 상기 복수의 지연부에 대한 상기 저장 데이터와 상기 시험 데이터의 신호 차가 최소인 상기 지연 신호를 최종 지연 신호로 설정하여 상기 복수의 지연부에 출력할 수 있다.

상기 최종 지연 신호에 따른 상기 지연부의 지연 시간은 상기 시험 데이터의 데이터 전송 클록 신호의 주기보다 작을 수 있다.

상기 신호 전송 장치는 외부로부터 입력 데이터와 상기 송수신 제어부로부터의 상기 시험 데이터를 수신하여, 하나의 데이터를 선택적으로 상기 각각의 지연부로 출력하는 복수의 선택부를 더 포함할 수 있다.

상기 복수의 선택부로 입력되는 상기 시험 데이터는 동일할 수 있다.

상기 지연부는 복수의 버퍼를 포함하며, 상기 지연 신호에 따라 상기 시험 데이터가 통과하는 상기 버퍼의 수효가 결정될 수 있다.

한편, 본 발명에 따른 신호 전송 방법은 초기 지연 값이 적용된 시험 데이터를 데이터 버스를 통하여 메모리에 전송하는 단계, 상기 메모리에 저장된 저장 데이터를 읽어 상기 시험 데이터와 비교하는 단계, 상기 비교 결과에 따라 지연 값을 변경하는 단계, 그리고 상기 지연 값을 상기 시험 데이터에 적용하여 상기 데이터 버스를 통해 상기 메모리에 전송하는 단계를 포함한다.

상기 저장 데이터와 상기 시험 데이터와 비교하는 단계는 복수의 데이터 버스에 대응하는 상기 저장 데이터와 상기 시험 데이터의 파형이 동일한지 판단할 수 있다.

복수의 데이터 버스에 대응하는 상기 저장 데이터와 상기 시험 데이터의 신호 차가 최소값을 가지는 경우, 상기 변경된 지연 값을 최종 지연 값으로 확정할 수 있다.

상기 최종 지연 값을 입력 데이터에 적용하여 상기 메모리에 전송하는 단계를 더 포함할 수 있다.

상기 최종 지연 값에 따른 지연 시간은 상기 입력 데이터의 데이터 전송 클록 신호의 주기보다 작을 수 있다.

선택 신호에 따라 외부로부터의 상기 입력 데이터와 상기 시험 데이터 중 하나를 선택하여 출력하는 단계를 더 포함할 수 있다.

상기 복수의 데이터 버스에 대하여 동일한 시험 데이터를 전송할 수 있다.

상기 시험 데이터를 지연하는 단계는 상기 시험 데이터를 상기 지연 값에 따라 결정된 수효의 버퍼를 통과시킬 수 있다.

따라서 본 발명에 따르면 데이터 버스를 통해 메모리에 데이터를 전송할 때, 복수의 데이터 버스 구성 신호선 사이에 지연 값을 맞추어 균일하게 신호 전송을 수행할 수 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

이하에서는 도 2 및 도 3을 참고하여 신호 지연 차 없이 신호를 전송할 수 있는 신호 전송 장치를 설명한다.

도 2는 본 발명의 한 실시예에 따른 신호 전송 장치를 나타내는 블록도이고, 도 3은 도 2의 지연부의 일 예를 나타내는 구성도이다.

도 2를 참고하면, 본 발명의 한 실시예에 따른 신호 전송 장치(100)는 송수신 제어부(110), 선택부(120), 그리고 신호 지연부(130)를 포함한다.

송수신 제어부(110)는 외부로부터 초기 신호(IS)를 수신하여, 선택부(120) 및 신호 지연부(130)를 초기화시키고, 선택부(120) 및 신호 지연부(130)를 제어한다.

선택부(120)는 복수의 멀티플렉서(MUX1, MUX2,,,,,MUXl)를 포함하고 각각의 멀티플렉서(MUX1, MUX2,,,,,MUXl)는 각각의 지연부(DU1, DU2,,,,,DUl)와 연결되어 있으며, 외부로부터 전송 신호(DAT1, DAT2,,,,DATl) 및 송수신 제어부(110)로부터의 초기 시험 값(TS1, TS2, ,,, ,TSl) 중 하나를 선택하여 지연부(DU1, DU2,,,,,DUl)로 출력한다.

신호 지연부(130)는 복수의 지연부(DU1, DU2,,,,,DUl)를 포함하며, 각각의 지연부(DU1, DU2,,,,,DUl)는 멀티플렉서(MUX1, MUX2,,,,,MUXl)와 데이터 버스(DB1, DB2, ,,,,DBl) 사이에 연결되어 있다. 지연부(DU1, DU2,,,,,DUl)는 연결되어 있는 멀티플렉서(MUX1, MUX2,,,,,MUXl)의 출력 신호 및 송수신 제어부(110)로부터 제어 신호(CON1, CON2, ,,,,CONl)를 수신하여, 제어 신호(CON1, CON2, ,,,,CONl)에 따라 출력 신호를 소정 시간 지연시켜 출력한다.

복수의 데이터 버스(DB1, DB2, ,,,,DBl)는 각각 복수의 데이터선 그룹을 포함하고, 메모리(200)의 서로 다른 포트와 연결되어 있으며, 각각의 지연부(Dui, i=1,2,..,l)는 연결되어 있는 데이터 버스(DBi)를 통하여 메모리(200)에 지연된 신호를 전달한다.

도 3을 참고하면, 각각의 지연부(DUi)는 복수의 버퍼(B1~Bn, Ba~Bn-1) 및 멀티플렉서(MUX)를 포함한다.

복수의 버퍼(B1~Bn, Ba~Bn-1)는 직렬 연결되어 있는 버퍼(B1~Bn) 및 직렬 연결되어 있는 버퍼(B1~Bn) 사이의 절점의 신호를 입력받아 멀티플렉서(MUX)로 출력하는 버퍼(Ba~Bn-1)를 포함한다.

각각의 버퍼(B1~Bn, Ba~Bn-1)는 입력 데이터(Din)를 소정 시간 지연시켜 출력하며, 통과하는 버퍼(B1~Bn, Ba~Bn-1)의 수효에 따라 지연 시간이 결정된다.

따라서 멀티플렉서(MUX)로 입력되는 복수의 지연된 신호는 서로 다른 지연 값을 가지며, 멀티플렉서(MUX)는 송수신 제어부(110)로부터의 제어 신호(CONi)에 따라 하나의 지연된 신호를 선택하여 출력 신호(Dout)로서 출력한다.

이하에서는 도 4를 참고하여, 본 발명의 실시예에 따른 지연 값을 조절하는 방법을 설명한다.

도 4는 도 3의 신호 전송 장치의 동작을 설명하기 위한 순서도이다.

도 4를 참고하면, 신호 전송을 위한 동작이 시작되면, 송수신 제어부(110)는 외부로부터 초기 신호(IS)를 수신한다(S201).

송수신 제어부(110)는 초기 신호(IS)에 따라 초기 시험 값(TS1, TS2,,,,,TSl)을 설정하여 각각의 멀티플렉서(MUX1, MUX2,,,,,MUXl)에 출력한다(S203).

초기 시험 값(TS1, TS2,,,,,TSl)은 타이밍 추적 모드의 사용 여부를 사용자가 설정하는 것으로서, 인터페이스 초기에 메모리(200)에 쓰고 읽는 신호 타이밍을 알려주는 것이다. 이 초기의 설정 값은 최적화 되기 이전의 값으로서, 복수의 멀티플렉서(MUX1, MUX2,,,,,MUXl)에 대한 초기 시험 값(TS1, TS2,,,,,TSl)은 동일한 값일 수 있다.

또한, 송수신 제어부(110)는 복수의 지연부(DU1, DU2,,,,,DUl)에 초기 지연 값을 설정하여 출력한다.

복수의 멀티플렉서(MUX1, MUX2,,,,,MUXl)는 송수신 제어부(110)로부터의 초기 시험 값(TS1, TS2,,,,,TSl)을 각각의 지연부(DU1, DU2,,,,,DUl)로 출력하고, 지연부(DU1, DU2,,,,,DUl)는 초기 지연 값에 따라 초기 시험 값(TS1, TS2,,,,,TSl)을 소정 기간 지연시켜 데이터 버스(DB1, DB2, ,,,,DBl)를 통하여 메모리(200)에 전송한다.

다음으로, 송수신 제어부(110)는 메모리(200)에 저장된 초기 시험 값(TS1, TS2,,,,,TSl)을 메모리(200)로부터 다시 읽어 들여 송신 제어부(110)에 기억되어 있는 초기 시험 값(TS1, TS2,,,,,TSl)과 비교한다(S207).

메모리(200)에 입력하는 초기 시험 값(TS1, TS2,,,,,TSl)과 메모리(200)로부터 출력한 초기 시험 값(TS1, TS2,,,,,TSl)의 신호 파형을 비교하여, 신호 지연에 따른 왜곡이 있는 경우, 송수신 제어부(110)는 각 지연부(DU1, DU2,,,,,DUl)에 대한 지연 값을 조정한 제어 신호(CON1, CON2, ,,,,CONl)를 출력한다.

지연부(DU1, DU2,,,,,DUl)는 조정된 지연 값에 따라 초기 시험 값(TS1, TS2,,,,,TSl)을 다시 지연시켜 데이터 버스(DB1, DB2, ,,,,DBl)를 통해 메모리(200)로 출력하고, 송수신 제어부(110)는 메모리(200)에 저장된 초기 시험 값(TS1, TS2,,,,,TSl)을 다시 읽어들여 비교한다.

송수신 제어부(110)는 이와 같은 동작을 반복하여 매회 동작에 따라 대한 복수의 지연부(DU1, DU2,,,,, DUl)에 대한 지연 값 그룹 및 비교 결과를 기억하고, 지연 값 그룹 중 송수신 제어부(110)의 초기 시험 값(TS1, TS2,,,,,TSl)과 메모리(200)의 초기 시험 값(TS1, TS2,,,,,TSl)의 지연 시간이 최소인 최적의 지연 값 그룹을 확정한다(S209).

송수신 제어부(110)는 최적의 지연 값 그룹의 각각의 지연 값을 최종 지연 값으로 설정하여 각각의 지연부(DU1, DU2,,,,,DUl)에 전송한다.

이러한 최종 지연 값은 각각의 지연부(DU1, DU2,,,,,DUl)마다 서로 다르게 설정될 수 있다. 이때, 복수의 지연부(DU1, DU2,,,,,DUl) 중 신호 차가 큰 지연부(DU1, DU2,,,,,DUl)는 동작을 제한할 수 있다.

또한 이러한 지연 값은 데이터 버스(DB1, DB2, ,,,,DBl)로 데이터를 출력하는 데이터 전송 클록 신호의 주기보다 매우 작은 값을 가진다.

다음으로, 복수의 지연부(DU1, DU2,,,,,DUl)는 최종 지연 값을 설정하여 멀티플렉서(MUX1, MUX2,,,,,MUXl)로부터의 전송 신호(DAT1, DAT2,,,,DATl)를 소정 시간 지연시켜 데이터 버스(DB1, DB2, ,,,,DBl)로 출력한다(S211).

이와 같이, 각각의 지연부(DU1, DU2,,,,,DUl)의 지연 값을 조정함으로써 데이터 버스(DB1, DB2, ,,,,DBl)에 따른 메모리(200)의 도착 시간 지연을 능동적으로 보상할 수 있다.

또한, 전송 신호(DAT1, DAT2,,,,DATl)에 따라 데이터 비트 패턴을 다양하게 적용하면서 신호 지연을 보상하는 지연 값을 각각의 지연부(DU1, DU2,,,,,DUl)에 설정할 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 2는 본 발명의 한 실시예에 따른 신호 전송 장치를 나타내는 블록도이다.

도 3은 도 2의 지연부의 일 예를 나타내는 구성도이다.

Claims

메모리로 출력 데이터를 전송하는 복수의 데이터 전송선,

상기 복수의 데이터 전송선과 각각 연결되어 있으며, 지연 신호에 따라 시험 데이터를 소정 시간 동안 지연시켜 상기 각각의 데이터 전송선으로 출력하는 복수의 지연부, 그리고

상기 메모리에 저장된 저장 데이터와 상기 시험 데이터를 비교하여 상기 지연 신호를 조절하고, 상기 조절된 지연 신호를 상기 복수의 지연부의 각각에 출력하는 송수신 제어부

를 포함하는

신호 전송 장치.
제1항에 있어서,

상기 송수신 제어부는

상기 복수의 지연부에 대한 상기 저장 데이터와 상기 시험 데이터의 신호 차가 최소인 상기 지연 신호를 최종 지연 신호로 설정하여 상기 복수의 지연부에 출력하는

신호 전송 장치.
제2항에 있어서,

상기 최종 지연 신호에 따른 상기 지연부의 지연 시간은 상기 시험 데이터의 데이터 전송 클록 신호의 주기보다 작은

신호 전송 장치.
제3항에 있어서,

상기 신호 전송 장치는

외부로부터 입력 데이터와 상기 송수신 제어부로부터의 상기 시험 데이터를 수신하여, 하나의 데이터를 선택적으로 상기 각각의 지연부로 출력하는 복수의 선택부

를 더 포함하는

신호 전송 장치.
제4항에 있어서,

상기 복수의 선택부로 입력되는 상기 시험 데이터는 동일한

신호 전송 장치.
제5항에 있어서,

상기 지연부는

복수의 버퍼를 포함하며,

상기 지연 신호에 따라 상기 시험 데이터가 통과하는 상기 버퍼의 수효가 결 정되는

신호 전송 장치.
초기 지연 값이 적용된 시험 데이터를 데이터 버스를 통하여 메모리에 전송하는 단계,

상기 메모리에 저장된 저장 데이터를 읽어 상기 시험 데이터와 비교하는 단계,

상기 비교 결과에 따라 지연 값을 변경하는 단계, 그리고

상기 지연 값을 상기 시험 데이터에 적용하여 상기 데이터 버스를 통해 상기 메모리에 전송하는 단계

를 포함하는

신호 전송 방법.
제7항에 있어서,

상기 저장 데이터와 상기 시험 데이터와 비교하는 단계는

복수의 데이터 버스에 대응하는 상기 저장 데이터와 상기 시험 데이터의 파형이 동일한지 판단하는

신호 전송 방법.
제8항에 있어서,

복수의 데이터 버스에 대응하는 상기 저장 데이터와 상기 시험 데이터의 신호 차가 최소값을 가지는 경우,

상기 변경된 지연 값을 최종 지연 값으로 확정하는

신호 전송 방법.
제9항에 있어서,

상기 최종 지연 값을 입력 데이터에 적용하여 상기 메모리에 전송하는 단계를 더 포함하는

신호 전송 방법.
제10항에 있어서,

상기 최종 지연 값에 따른 지연 시간은 상기 입력 데이터의 데이터 전송 클록 신호의 주기보다 작은

신호 전송 방법.
제11항에 있어서,

선택 신호에 따라 외부로부터의 상기 입력 데이터와 상기 시험 데이터 중 하나를 선택하여 출력하는 단계

를 더 포함하는

신호 전송 방법.
제12항에 있어서,

상기 복수의 데이터 버스에 대하여 동일한 시험 데이터를 전송하는

신호 전송 방법.
제13항에 있어서,

상기 시험 데이터를 지연하는 단계는

상기 시험 데이터를 상기 지연 값에 따라 결정된 수효의 버퍼를 통과시키는 신호 전송 방법.