KR20030010141A - 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로 - Google Patents

Abstract

본 발명은 고속 전송시스템내 보드간 케이블 길이로 인한 지연 데이터의 위상을 정렬시키기 위한 지연위상 보정회로에 듀얼포트 램을 채택하여 외부 시스템과의 데이터 송수신 고속화를 달성한 것으로, 이러한 본 발명은, 전송선로를 통해 수신되는 데이터를 기준클럭에 맞춰 출력하는 수신 신호부와; 상기 수신 신호부로 수신된 각 데이터에 대한 시스템 기준 프레임 펄스와 기준 클럭으로 읽기 어드레스를 각각 발생시키는 복수개의 읽기 카운터와; 상기 수신 신호부에서 출력되는 각 데이터별 기준 프레임 펄스와 데이터 클럭으로 쓰기 어드레스를 각각 생성하는 복수개의 쓰기 카운터와; 상기 읽기 카운터와 쓰기 카운터에서 각각 생성된 어드레스에 따라 읽기와 쓰기가 동시에 이루어지도록 하는 듀얼포트 램과; 상기 듀얼포트 램에서 위상 정렬되어 출력되는 데이터를 외부로 송신하는 송신 신호부를 포함하여 이루어져, 지연위상을 보상하는 회로에 듀얼포트 램을 사용함으로써 데이터 처리속도의 향상이 이루어진다.

Description

전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로 {Apparatus for correcting lagged phase by utilizing dual-port RAM in a transmission system}

본 발명은 전송시스템의 듀얼포트 램(Dual Port Random Access Memory)을 이용한 지연위상 보정회로에 관한 것으로, 보다 상세하게는 고속 전송시스템내 보드간 케이블 길이로 인한 지연 데이터의 위상을 정렬시키기 위한 지연위상 보정회로에 듀얼포트 램을 채택하여 외부 시스템과의 데이터 송수신 고속화를 달성하고자 한 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로에 관한 것이다.

일반적으로 디지털 정보를 고속 전송하는 전송시스템에 있어서, 지연위상 보정회로는 이격된 모듈간에 케이블이나 기타 접속수단에 의해 연결된 장비간에 동일 클럭에 의해 동작하고 일정한 프레임 펄스에 의해 동일한 시간에 디지털 처리하고자 할 때 선로 및 송수신 신호처리부로부터 발생되는 신호의 시간지연을 보상하여 서로 다른 지연특성을 갖는 선로로부터 수신되는 신호를 같은 시간에 처리하기 위한 것이다.

이러한 지연위상 보정회로에 대한 종래기술은 대한민국특허 제0142311호(1998년03월30일, 이하 인용기술이라 칭함) 등에 게시되어 있다.

도1은 종래의 전송시스템 지연 보정회로의 블록도이고, 도2는 종래의 다른 일예에 따른 지연위상 보정회로의 데이터 처리 모듈 블록도이고, 도3은 종래의 다른 일예에 따른 지연위상 보정회로의 인터페이스 모듈 블록도이다.

도1에 따르면, 지연위상 보정회로는 전송선로와의 인터페이스를 위한 두 개의 인터페이스 모듈(100)(101)과, 인터페이스 모듈과 신호교환을 수행하면서 시스템 신호를 처리하는 시스템 신호 처리부(102)를 포함하여 이루어진다.

여기서 시스템 신호 처리부(102)는 제1 인터페이스 모듈(100)에서 출력된 신호를 일정 시간동안 지연시키는 제1 지연회로(102a)와, 제2 인터페이스 모듈(101)에서 출력된 신호를 일정 시간동안 지연시키는 제2 지연회로(102b)와, 제1 및 제2인터페이스 모듈(102a)(102b)에서 출력된 신호를 처리하는 데이터 처리부(102c)와, 데이터 처리부(102c)에서 출력된 데이터를 제1 및 제2 인터페이스 모듈(100)(101)로 전송하기 위한 제1 및 제2 신호 송신부(102d)(120e)로 이루어진다.

이러한 종래기술은 지연선로나 콘덴서 그리고 게이트 회로의 전파지연 특성을 이용한 것으로, 소자특성에 의한 지연보상은 주위환경의 영향을 받는 단점이 있었다. 특히, 온도에 민감하여 그 특성이 안정하지 못하므로 고속 데이터 처리에는 적합하지 않았다. 더불어 지연위상의 보상폭도 좁았다.

도2 및 도3에 따르면, 인용기술의 지연 보정회로는 시스템 신호처리부(a)와 인터페이스 모듈(b)로 이루어져,

모듈에서 전송되는 신호를 수하는 제1 신호수신부(1)와, 제1 신호수신부(1)에서 출력된 신호를 카운팅하는 기록 카운터(2)와, 기록 카운터(2)의 출력값에 따라 인에이블 신호를 생성하는 역다중화부 (3)와, 역다중화부(3)의 인에이블 신호에 따라 수신된 데이터를 판독하는 일레스틱저장부(4)와, 판독 카운터(5)와, 판독 카운터(5)의 출력에 따라 데이터를 다중화시키는 다중화부(6)와, 다중화부(6)의 출력 데이터를 다시 판독하여 시스템 클럭에 동기시켜 출력하는 데이터 재동기부(7)와, 송신프레임펄스 생성부(8)와, 송신프레임펄스 생성부(8)에서 출력된 프레임 펄스에 따라 데이터를 모듈로 송신하는 제1 신호 송신부(9)로 시스템 신호처리부(a)를 구성하고,

인터페이스 신호처리부(10)와, 제2 신호 수신부(11) 및 제2 신호 송신부(12)로 인터페이스 모듈(b)을 구성한다.

여기서 기록카운터(2)는 입력 프레임 펄스(RCV fp)가 있을 때마다 카운팅하여 그 결과값을 역다중화부(3)에 입력한다. 카운팅 값은 선로의 최대 지연시간을 고려하여 후단에서 충분히 준비할 수 있도록 n-카운터 값을 채택한다.

역다중화부(3)가 기록카운터(2)의 출력값에 따라 순차적으로 인에이블 신호를 출력하면, 일레스틱 저장부(4)가 인에이블의 발생순서에 따라 순차적으로 데이터를 읽는다. 일레스틱 저장부(4)에서 판독된 데이터는 일정 n-비트 단위로 다중화부(6)에 입력되고, 다중화부(6)는 판독카운터(2)에서 출력된 계수값에 의해 입력 데이터를 다시 판독한다.

시스템 프레임 펄스(SYS fp)와 수신된 프레임 펄스(RCV fp) 사이의 순순 선로에 의한 지연이 2클럭이었다면 n-2 클럭 후, n-1 클럭이면 1클럭 후부터 데이터를 읽어 지연이 2클럭이나 n-1 클럭과 같이 서로 다른 경우에도 동일시간에 신호를 처리한다.

데이터 재 동기부(7)는 시스템 클럭(SYS CLK)으로 다중화된 데이터를 다시 판독하여 시스템 클럭(SYS CLK)에 동기화된 시스템 데이터(SYS DATA)가 출력되도록 한다.

그러나 이상 설명한 종래의 위상보정회로의 경우, 일레스틱 저장부로 일반 메모리를 사용하기 때문에 읽기/쓰기를 동시에 하지 못하는 단점이 있다. 즉 데이터 처리 속도가 늦어져 고속 전송시스템에의 적응성이 낮은 문제가 있었다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본발명의 목적은 고속 전송시스템내 보드간 케이블 길이로 인한 지연 데이터의 위상을 정렬시키기 위한 지연위상 보정회로에 듀얼포트 램을 채택하여 외부 시스템과의 데이터 송수신 고속화를 달성한 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로를 제공하는 것이다.

도1은 종래의 전송시스템 지연 보정회로의 블록도.

도2는 종래의 다른 일예에 따른 지연위상 보정회로의 데이터 처리 모듈 블록도.

도3은 종래의 다른 일예에 따른 지연위상 보정회로의 인터페이스 모듈 블록도.

도4는 본 발명의 실시예에 따른 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로의 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

410 : 신호 수신부421, 425 : 쓰기 카운터

422, 426 : 읽기 카운터431, 435 : 듀얼포트 램

상기 목적을 달성하기 위한 본 발명의 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로는, 전송선로를 통해 수신되는 데이터를 기준클럭에 맞춰 출력하는 수신 신호부와; 상기 수신 신호부로 수신된 각 데이터에 대한 시스템 기준 프레임 펄스와 기준 클럭으로 읽기 어드레스를 각각 발생시키는 복수개의 읽기 카운터와; 상기 수신 신호부에서 출력되는 각 데이터별 기준 프레임 펄스와 데이터 클럭으로 쓰기 어드레스를 각각 생성하는 복수개의 쓰기 카운터와; 상기 읽기 카운터와 쓰기 카운터에서 각각 생성된 어드레스에 따라 읽기와 쓰기가 동시에 이루어지도록 하는 듀얼포트 램을 포함하는 것을 그 특징으로 한다.

이러한 구성에 따라 본 발명은 읽기/쓰기가 동시에 가능한 듀얼포트 램을 사용하여 데이터의 읽기/쓰기에 따른 처리시간 지연문제를 극복한다. 지연위상 보정회로의 고속 전송시스템에 대한 적응성 향상이 가능하다.

서로 다른 경로로 입력되는 데이터에 대해 지연위상 보정을 수행하기 위해서는 각 데이터를 처리하기 위하여 대칭적인 구조를 갖추어야 한다. 그래서 두 개의 듀얼포트 램과, 각 듀얼포트 램마다 읽기 카운터 및 쓰기 카운터를 배정한다.

여기서 각 데이터를 클럭킹하기 위한 수신 신호부는 하나만 포함되어도 그기능은 충분히 달성된다.

그리고 송신 신호부는 수신 신호부로 입력되는 두 개의 신호간 위상이 정렬되어져 각 듀얼포트 램으로부터 출력될 때 이 신호들을 요구하는 외부 장비 또는 전송로로 송신하기 위한 것이다.

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도4는 본 발명의 실시예에 따른 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로의 블록도이다.

도4에 따르면, 지연위상 보정회로는 서로 다른 경로로 수신되는 두 개의 데이터(Data_in_a, Data_in_b)를 기준 클럭(Sys_Clk)에 맞춰 출력하는 수신 신호부(410)와, 수신 신호부(410)로 수신된 각 데이터(Data_in_a, Data_in_b)에 대한 기준 프레임 펄스(fp)와 기준 클럭(Sys_Clk)으로 읽기 어드레스(READ ADDR)를 각각 발생시키는 두 개의 읽기 카운터(422, 426)와, 수신 신호부(410)에서 출력되는 각 데이터별 프레임 펄스(Fp_a, Fp_b)와 데이터 클럭(DCK_a, DCK_b)으로 쓰기 어드레스(WRITE ADDR)를 각각 생성하는 두 개의 쓰기 카운터(421, 425)와, 각 읽기 카운터(422, 426)와 쓰기 카운터(421, 425)에서 각각 생성된 읽기 및 쓰기 어드레스에 따라 읽기와 쓰기가 동시에 이루어지도록 하는 두 개의 듀얼포트 램(431, 435)과, 각 듀얼포트 램(431, 435)에서 위상 정렬되어 출력되는 데이터(Data_out)를 외부로 송신하는 송신 신호부(도시되지 않음)를 포함하는 것을 그 특징으로 한다.

이처럼 구성된 회로에서는 수신 신호부(410)는 두 개의 경로를 통해 입력되는 데이터를 클럭킹한다. 수신 신호부(410)로 데이터가 입력되는 경로는 전송 케이블, 전송선로, 기타의 전송수단 등 일련의 전송매체를 포함한다. 데이터 입력의 경로가 구성되는 방식은 본 발명과 무관하다.

신호의 전송경로가 서로 다를 경우 신호지연이 발생하게 되며, 지연위상 보정회로는 전송과정에서 지연된 데이터들의 위상을 일치시키기 위한 구성이다.

경로상의 차이에 착안하여 수신 신호부(410)로 입력되는 두 개의 데이터를 a라인에 대해 Data_in_a라 칭하고, b라인에 대해 Data_in_b라 칭한다. 이하, 신호 이름에 적용된 'a'와 'b'의 용법은 이와 같은 체계이다.

그리고 대칭적인 각 구성부에 대해 쓰기 카운터1(421), 읽기 카운터1(422), 쓰기 카운터2(425), 읽기 카운터2(426), 듀얼포트 램1(431), 듀얼포트 램2(435)라 칭한다.

두 경로로 수신된 데이터(Data_in_a, Data_in_b)는 신호 수신부(410)에서 기준클럭(Sys_Clk)에 의해 클럭킹되는데, 수신되는 데이터의 클럭킹을 위해 시스템 기준 프레임 펄스(Sys_fp)와 각 데이터에 대한 기준 프레임 펄스(fp)가 신호 수신부(410)로 전달된다.

신호 수신부(410)에서 클럭킹되어진 데이터들(Data_in_a, Data_in_b)은 듀얼포트 램(431, 435)에 기록된다. 예를 들면 a라인으로 수신된 데이터(Data_in_a)는 듀얼포트 램1(431)에 저장된다.

각 데이터(Data_in_a, Data_in_b)를 듀얼포트 램(431, 435)에 기록하였다가 읽어 내려면 데이터가 기록되는 어드레스를 지정하여야 한다.

쓰기 카운터(421, 425)는 각 데이터별 프레임 펄스(Fp_a, Fp_b)와 데이터 클럭(DCK_a, DCK_b)으로 출력을 발생시키며, 이 출력이 쓰기 어드레스(WRITE ADDR)가 된다. 예를 들어 쓰기 카운터1(421)은 수신 신호부(410)에서 출력되는 a라인의 수신 데이터(Data_in_a)에 대한 프레임 펄스(Fp_a)와 데이터 클럭(DCK_a)에 따라 쓰기 어드레스(WRITE ADDR)를 출력한다.

여기서 쓰기 카운터(421, 425)는 4비트 쓰기 어드레스(WRITE ADDR[3:0])를 출력한다. 쓰기 카운터(421, 425)가 4비트 어드레스를 사용하면, 이 어드레스로 쓰여진 데이터를 읽기 위한 읽기 카운터(422, 426)도 4비트 읽기 어드레스(READ ADDR[3:0])를 사용하여야 한다.

신호 수신부(410)에서 출력되는 데이터는 쓰기 어드레스로 지정된 위치로부터 증가되는 번지에 따라 순차적으로 저장된다.

읽기 카운터(422, 426)는 기준클럭(Sys_Clk)과 기준 프레임 펄스(Sys_fp)로 4비트 읽기 어드레스를 생성한다.

생성된 어드레스는 듀얼포트 램(431, 435)으로 전달되어 저장된 데이터를 읽어 나갈 위치를 지정한다. 예를 들어 읽기 카운터1(422)은 수신 신호부(410)로부터 출력되는 기준 프레임 펄서(Sys_fp)를 기준 클럭(Sys_Clk)으로 카운팅하여 생성된 4비트 읽기 어드레스를 듀얼포트 램1(431)로 전달한다.

초기 읽기 어드레스값은 듀얼포트 램(431, 435)에 쓰여진 데이터의 저장 번지에서 보드간 케이블 지연을 고려하여 읽기 카운터(422, 426)의 초기값을 설정하여 결정되도록 한다.

읽기 카운터(422, 426)의 어드레스에 따라 읽혀진 데이터는 듀얼포트 램(431, 435)으로부터 기준클럭(Sys_Clk)에 위상이 정렬되어 송신 신호부를 거쳐 외부 모듈로 송신된다.

이처럼 듀얼포트 램을 사용함으로써 읽기/쓰기를 동시에 할 수 있게 된다. 즉 쓰기 카운터(421, 425)와 읽기 카운터(422, 426)가 동시에 어드레스를 전달하여 듀얼포트 램(431, 435)에 대한 데이터 쓰기와 데이터 읽기가 동시에 이루어질 수 있다.

읽기/쓰기의 동시 처리로 데이터의 고속처리가 가능하게 되어 지연위상 보정회로의 처리성능 향상이 이루어진다. 특히 듀얼포트 램(431, 435)을 통해 데이터를 읽어가는 시간의 여유를 갖게 된다.

이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.

본 발명의 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로에 따르면, 지연위상을 보상하는 회로에 듀얼포트 램을 사용함으로써 데이터 처리속도의 향상으로 고속 데이터 전송시스템에의 적응성을 갖게 되는 효과가 있다.

고속처리를 통해 종래 일반 메모리가 동시에 읽기/쓰기 못함으로써 외부 시스템의 데이터 송수신이 지연되던 문제점이 극복된다.

Claims (2)

1. 전송선로를 통해 수신되는 데이터를 기준클럭에 맞춰 출력하는 수신 신호부와;

   상기 수신 신호부로 수신된 각 데이터에 대한 시스템 기준 프레임 펄스와 기준 클럭으로 읽기 어드레스를 각각 발생시키는 복수개의 읽기 카운터와;

   상기 수신 신호부에서 출력되는 각 데이터별 기준 프레임 펄스와 데이터 클럭으로 쓰기 어드레스를 각각 생성하는 복수개의 쓰기 카운터와;

   상기 읽기 카운터와 쓰기 카운터에서 각각 생성된 어드레스에 따라 읽기와 쓰기가 동시에 이루어지도록 하는 듀얼포트 램을 포함하는 것을 특징으로 하는 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로.
2. 제 1항에 있어서, 상기 읽기 카운터와 쓰기 카운터는,

   4비트 읽기 어드레스와 4비트 쓰기 어드레스를 각각 생성하여 출력하는 것을 특징으로 하는 전송시스템의 듀얼포트 램을 이용한 지연위상 보정회로.