KR0142311B1 - 디지탈 전송시스템의 선로지연 보상회로 - Google Patents

Abstract

본 발명은 고속 정송 시스템등과 같이 시스템과 모듈간의 신호를 일정한 시간에 동시에 처리하고자할 시 선로지연을 보상시키는 디지털 전송시스템의 선로지연 보상회로에 관한 것으로서, 이러한 본 발명의 목적은 모듈에서 전송되는 신호를 수신하고 클럭, 데이타, 프레임 펄스를 검출하여 출력하는 상기 제1 신호수단에서 출력된 프레임 펄스를 카운팅하는 기록카운팅수단. 상기 기록카운팅수단에서 출력된 값을 역다중화하는 역다중화수단과, 상기 역다중화수단에서 출력된 신호에 따라 상기 제1 신호 수신수단에 출력된 데이터를 판독하는 일레스틱 저장수단과, 상기 모듈에서 전송되는 시스템 클럭 및 시스템 프레임 펄스를 카운팅하여 판독하는 판독카운팅수단과, 상기 판독카운팅수단에서 출력된 신호에 따라 상기 일레스틱 저장수단에서 출력된 데이타를 다중화하는 다중화수단과, 상기 모듈에서 전송되는 시스템 프레임 펄스를 검출하여 선로 지연에 따른 프레임 펄스를 보상하는 송신 프레임 펄스 생성수단과, 상기 다중화수단에서 출력된 데이타를 시스템 클럭에 동기화 시켜 출력하는 데이타 재동기수단을 구비함으로써 달성된다.

Description

디지털 전송시스템의 선로지연 보상회로.

제1도는 종래 디지털 전송시스템의 선로지연 보상회로도.

제2도는 제1도의 각부 입출력 파형도.

제3도는 본 발명 디지털 전송시스템의 선로지연 보상회로도.

제4도는 제3도의 각부 입출력 파형도.

* 도면의 주요 부분에 대한 부호의 설명

2:기록 카운터5:판독카운터

6:다중화부8:송신프레임 펄스생성부

본 발명은 디지털 신호의 선로지연을 보상해 주기 위한 회로에 관한 것으로, 특히 고속 전송시스템등과 같이 시스템과 모듈간의 신호를 일정한 시간에 동시에 처리하고자할 때 적당하도록한 디지털 전송 시스템의 선로지연 보상회로에 관한 것이다.

일반적으로 디지털 전송 시스템의 선로지연 보상회로는 디지털 전송시스템에서 서로 떨어진 모듈간에 케이블이나 기타 접속에 의해 연결된 장치에서 동일 클럭에 의해 동작하고 일정한 프레임 펄스에의해 동일한 시간에 데이타를 처리하고자할 때 선로 및 송,수신 신호처리부로부터 발생되는 신호의 시간지연을 보상하여 서로다른 지연특성을 갖는 선로로부터 수신되는 신호를 같은 시간에 처리하기 위한 것이다.

이러한 목적을 달성하기 위해 종래의 디지털 전송 시스템의 선로지연 보상회로는 첨부된 도면 제1도에 도시된 바와같이 각각의 인터페이스 신호를 처리하는 제1, 제2 인터페이스 모듈(100)(101)과 상기 제1, 제2 인터페이스 모듈(100)(101)과 인터페이스하면서 시스템 신호를 처리하는 시스템 신호 처리부(102)로 구성된다.

여기서 시스템 신호 처리부(102)는 상기 제1 인터페이스 모듈(100)에서 출력된 신호를 소정시간 지연하는 제1 지연회로(102a)와, 상기 제2 인터페이스 모듈(100)에서 출력된 신호를 소정시간 지연시켜 출력하는 제2 지연회로(102b)와, 상기 제1, 제2 지연회로(102a)(102b)에서 출력된 신호를 처리하는 데이타 처리부((102c)와, 상기 데이타 처리부(102c)에서 출력된 데이타를 상기 제1, 제2 인터페이스 모듈(100)(101)에 전송하기 위한 제1, 제2 신호송신부 (102d)(102e)로 구성된다.

이와같이 구성된 종래 디지털 전송시스템의 선로지연 보상회로의 동작을 상세히 설명하면 제1, 제2 인터페이스 모듈(100)(101)에서 수신된 수신데이타는 제2 도의(a)와 같은 시스템 클럭에 동기시켜 제2도의(b)와 같이 수신 데이타 및 수신프레임펄스(RXdata)(Rxfp)를 선로를 통해 시스템 신호 처리부(102)에 인가한다.

이에따라 시스템 신호 처리부(102)는 각각의 신호를 동일한 시간에서 처리하기위해 각각 상기 제1 인터페이스 모듈(100)에서 출력된 신호는 제1 지연회로 (102a)를 통해 제2도의 (c)와 같이 시간지연(△t1)을 주게 된다.

아울러 상기 제2인터페이스 모듈(101)에서 출력된 신호는 제2지연회로(102b)를 통해 제2도의(d)와 같이 시간지연(△t1)을 조금 더 연장하여 데이타처리부(102c)에 입력시킨다.

이에따라 데이타 처리부(102c)는 상기와 같이 동일위상에 위치한 신호를 일정한 클럭으로 읽어 신호를 처리하게 된다.

그러나 이와같은 종래 디지털 전송시스템의 선로지연 보상회로는 지연선로나 콘덴서 그리고 게이트(Gate)회로의 전파지연을 이용한다. 이에따라 소자특성에 의한 지연 보상은 주위환경, 특히 온도등에 민감하여 그 특성이 안정하지 못하여 고속데이타 처리 시스템등에서 많은 문제점이 대두되었다.

또한 지연시간 보상폭도 매우 좁다는 점도 문제점으로 야기 되었다.

따라서 본 발명의 목적은 고속 전송시스템등과 같이 시스템과 모듈간의 신호를 일정한 시간에 동시에 처리하고자할 때 적당하도록 디지털 전송 시스템의 선로지연 보상회로를 제공함에 있다.

제3도는 본 발명 디지털 전송시스템의 선로지연 보상회도로서, 모듈에서 전송되는 신호를 수신하는 제1 신호수신부(1)와, 상기 제1 신호 수신부(1)에서 출력된 신호를 카운팅하는 기록 카운터(2)와, 상기 기록카운터(2)의 출력값에따라 인에이블 신호를 생성하는 역다중화부(3)와, 상기 역다중화부(3)의 인에이블 신호에 따라 수신된 데이타를 판독하는 일레스틱 저장부(4)와, 판독카운터(5)와, 상기 판독카운터(5)의 출력에 따라 데이터를 다중화시키는 다중화부(6)와, 상기 다중화부(6)의 출력 데이타를 다시 판독하여 시스템 클럭에 동기시켜 출력하는 데이터 재동기부(7)와, 송신프레임펄스 생성부(8)와, 상기 송신 프레임 펄스 생성부(8)에서 출력된 프레임 펄스에 따라 데이터를 모듈로 송신하는 제1 신호 송신부(9)로 시스템 신호처리부(a)를 구성하고, 인터페이스 모듈(b)은 인터페이스 신호처리부(10)와, 제2 신호 수신부(11) 및 제2 신호송신부(12)로 구성하였다.

이와같이 구성한 본 발명 디지털 전송시스템의 선로지연 보상회로의 작용 및 효과를 첨부한 도면 제4도를 참조하여 상세히 설명하면, 먼저 전송시에는 시스템신호 처리부(a)내의 송신프레임 펄스 생성부(B)에서 시스템에서 처리하고자 하는 제4도의(a)와 같은 시스템 클럭(SYS. CLK)과 시스템 프레임 펄스로(SYS. fp)부터 선로에 의해 지연되는 클럭수와 선로의 최대지연 시간을 고려한 클럭수의 합에 해당하는 클럭시간만큼 시스템 프레임 펄스(SYS.fp)보다 빠른 프레임펄스(Tx fp)를 생성하여 송신데이타(Tx data)와 함께 각각의 인터페이스 모듈(b)에 전송한다.

이에따라 인터페이스 모듈(b)내의 인터페이스 신호처리부(10)는 수신된 신호 및 프레임 펄스(Tx fp)로부터 클럭을 추출하고 데이타를 처리하게 된다.

아울러 인터페이스 모듈(b)에서 송신된 신호는 제1 신호수신부(1)에 입력된다.

상기 제1 신호 수신부(1)는 입력되는 신호에서 제4도의(c)와 같은 수신 프레임 펄스(RCV fp)를 검출하여 기록 카운터(2)에 입력시키고, 아울러 검출한 클럭 및 제4도의 (d)와 같은 데이타(RCV DATA)는 일레스틱 저장부(4)에 입력시킨다.

이에따라 기록카운터(2)는 입력 프레임 펄스(RCV fp)가 있을때마다 카운팅하여 그 결과값을 역다중화부(3)에 입력한다.

여기서 카운팅값은 n-카운터값이고 여기서 n은 선로의 최대 지연 시간을 고려하여 후단에서 충분히 준비할 수 있도록 하기 위해서이다.

한편 역다중화부(3)는 상기 기록카운터(2)에서 출력된 값에 따라 0,1,2,3,........ n-1 순으로 인에이블 신호를 출력하여 일레스틱 저장부(4)에 입력시키게 되며 일레스틱 저장부(4)는 상기 역다중화부(3)의 출력신호에 따라 순차적으로 데이터를 읽게 된다.

상기 일레스틱 저장부(4)에서 판독된 데이타는 n-bit단위 데이타로 다중화부(6)에 입력되며 상기 다중화부(6)는 판독카운터(5)에서 출력된 계수값(address)의해 입력데이타를 다시 판독한다.

이때 상기 시스템 프레임 펄스 즉, 제4도의(마)와 같은 시스템 프레임 펄스(SYS fp)와 수신된 프레임 펄스(RCV fp)사이의 순수 선로에 의한 지연이 2클럭 이었다면 n-2클럭후에, n-1클럭이면 1클럭후부터 데이타를 읽어 지연이 2클럭이나 n-1클럭과 같이 다르더라도 동일시간에 신호를 처리할 수 있다.

또한 데이타 재 동기부(7)는 시스템 클럭, 즉, 제4도의(a)와 같은 시스템 클럭(SYS CLK)으로 다중화된 데이타를 다시 판독하여 시스템 클럭 (SYS CLK)에 동기화시켜 시스템 데이타(SYS DATA)를 출력시키게 되는 것이다.

이상에서 상세히 설명한 바와같이 본 발명은 서로다른 지연특성을 가지고 있는 각 모듈간에 동일한 프레임 펄스로 같은 위상에서 신호를 처리할 수 있는 효과가 있다.

Claims (1)

1. 인터페이스 모듈에서 전송되는 수신신호(Rcv fp,Rcv data)로부터 클럭(Rcv CLK), 데이타(Rcv DATA), 프레임 펄스(Rcv fp)를 검출하여 출력하는 제1 신호수신수단과, 상기 제1 신호수신수단에서 출력된 프레임 펄스(Rcv fp)를 카운팅하여 그 결과값을 출력하는 기록 카운팅수단과, 상기 기록 카운팅수단에서 출력된 값을 역다중화하는 역다중화수단과, 상기 역다중화수단에서 출력된 신호에 따라 상기 제1 신호수신수단에서 출력된 데이타(Rcv DATA)를 판독하여 저장 및 출력하는 메모리수단과, 상기 인터페이스 모듈에서 전송되는 시스템 클럭(Sys CLK) 및 시스템 프레임 펄스(Sys fp)를 카운팅하여 판독 어드레스를 생성하는 판독 카운팅수단과, 상기 판독 카운팅수단에서 출력된 어드레스에 따라 상기 메모리수단에서 출력된 데이타를 다중화하는 다중화수단과, 상기 인터페이스 모듈에서 전송되는 시스템 프레임 펄스(Sys fp)를 검출하여 선로 지연에 따른 송신 프레임 펄스를 보상하도록 송신 프레임 펄스를 생성하는 송신 프레임 펄스 생성수단, 상기 다중화수단에서 출력된 데이타(Sys Data)를 시스템 클럭(Sys CLK)에 동기화 시켜 선로 지연이 보상된 데이타로 출력하는 데이타 재동기수단을 포함하여 된 것을 특징으로 하는 디지털 전송시스템의 선로지연 보상회로.