JPH0772222A - 疑似ランダム２進パターンの生成方法および装置 - Google Patents
疑似ランダム２進パターンの生成方法および装置Info
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- JPH0772222A JPH0772222A JP6068492A JP6849294A JPH0772222A JP H0772222 A JPH0772222 A JP H0772222A JP 6068492 A JP6068492 A JP 6068492A JP 6849294 A JP6849294 A JP 6849294A JP H0772222 A JPH0772222 A JP H0772222A
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs
Abstract
(57)【要約】
【目的】 可変特性多項式を有する考え得る全てのパタ
ーンを生成可能な低コストの疑似ランタ゛ム2進ハ゜ターン(PRBP)生成
方法および装置を提供する 【構成】 可変特性多項式に従って線形フィート゛ハ゛ックシフトレシ
゛スタ(LFSR)シーケンスを生成する回路であって、多数ステーシ゛を
有し、その各ステーシ゛はラッチ(104)と排他的ORケ゛ート(108)と、
前記排他的ORケ゛ートからの出力信号または先行ステーシ゛のラッチ
からの信号を前記ラッチの入力に接続するマルチフ゜レクサ(106)と
を備える。排他的ORケ゛ートは先行ステーシ゛のラッチからの信号と
完全な回路からの出力とを入力として受信する。マルチフ゜レ
クサは、生成すべき所望シフトレシ゛スタシーケンスの特性多項式に従
ってどの排他的ORケ゛ートをその関連ラッチに接続するかを選
択するよう制御される。かかる幾つかの生成器が並列に
構成されてPRBPの個々のヒ゛ットが提供される。任意の所望
幅を有するPRBPを生成するためにLFSR生成器の制御に必
要な特性多項式を識別するための計算上効率的な方法が
説明されている。
ーンを生成可能な低コストの疑似ランタ゛ム2進ハ゜ターン(PRBP)生成
方法および装置を提供する 【構成】 可変特性多項式に従って線形フィート゛ハ゛ックシフトレシ
゛スタ(LFSR)シーケンスを生成する回路であって、多数ステーシ゛を
有し、その各ステーシ゛はラッチ(104)と排他的ORケ゛ート(108)と、
前記排他的ORケ゛ートからの出力信号または先行ステーシ゛のラッチ
からの信号を前記ラッチの入力に接続するマルチフ゜レクサ(106)と
を備える。排他的ORケ゛ートは先行ステーシ゛のラッチからの信号と
完全な回路からの出力とを入力として受信する。マルチフ゜レ
クサは、生成すべき所望シフトレシ゛スタシーケンスの特性多項式に従
ってどの排他的ORケ゛ートをその関連ラッチに接続するかを選
択するよう制御される。かかる幾つかの生成器が並列に
構成されてPRBPの個々のヒ゛ットが提供される。任意の所望
幅を有するPRBPを生成するためにLFSR生成器の制御に必
要な特性多項式を識別するための計算上効率的な方法が
説明されている。
Description
【０００１】
【産業上の利用分野】本発明は、疑似ランダム２進パタ
ーンを生成する方法と装置、およびそのような方法と装
置を用いたビットエラー率のテストに関する。
ーンを生成する方法と装置、およびそのような方法と装
置を用いたビットエラー率のテストに関する。
【０００２】
【従来の技術】２進ディジタル通信リンクの品質を評価
するための重要なパラメータは、ビットエラー率（ＢＥ
Ｒ）、即ち、受信機によりビットが不正確に検出される
確率である。このビットエラー率の測定は、一般に、主
としてランダムに選択された長いビットテストシーケン
スをリンクを介して送信し、不正確に受信された数をカ
ウントすることにより行われる。テストシーケンスの生
成と正しい受信のチェックとの両方を行うことのできる
有用な方法として、疑似ランダム２進シーケンス（以
下、ＰＲＢＳと称す）を利用することが挙げられる。
するための重要なパラメータは、ビットエラー率（ＢＥ
Ｒ）、即ち、受信機によりビットが不正確に検出される
確率である。このビットエラー率の測定は、一般に、主
としてランダムに選択された長いビットテストシーケン
スをリンクを介して送信し、不正確に受信された数をカ
ウントすることにより行われる。テストシーケンスの生
成と正しい受信のチェックとの両方を行うことのできる
有用な方法として、疑似ランダム２進シーケンス（以
下、ＰＲＢＳと称す）を利用することが挙げられる。
【０００３】ＰＲＢＳは、図１に示すように、線形フィ
ードバックシフトレジスタを用いて生成することができ
る。そのシフトレジスタの出力信号が、選択された中間
ステージのレジスタの出力と(modulo 2)加算され（例え
ば排他的ＯＲゲートを用いる）、その結果として生じた
信号が前記シフトレジスタの入力にフィードバックされ
る。出力が排他的ＯＲゲートにより合成されるステージ
を適切に選択することにより、ｎステージシフトレジス
タは、2n-1ビットの周期を有する最大長シーケンス、即
ちＰＲＢＳを生成することが可能となる。例えば、図１
に示すフィードバック構成の場合、８ステージシフトレ
ジスタは、255ビットを含む最大長シーケンスを生成す
ることができる。そのようなシーケンスが疑似ランダム
であるため、通信リンクの演習を広範なビットパターン
で行う効果的なテストが提供される。しかし、そのシー
ケンスは実際には完全に確定的なものであるので、その
シーケンスをリンクの受信端で別個に容易に生成して、
受信したシーケンスを無エラーの基準シーケンスと比較
することが可能となる。
ードバックシフトレジスタを用いて生成することができ
る。そのシフトレジスタの出力信号が、選択された中間
ステージのレジスタの出力と(modulo 2)加算され（例え
ば排他的ＯＲゲートを用いる）、その結果として生じた
信号が前記シフトレジスタの入力にフィードバックされ
る。出力が排他的ＯＲゲートにより合成されるステージ
を適切に選択することにより、ｎステージシフトレジス
タは、2n-1ビットの周期を有する最大長シーケンス、即
ちＰＲＢＳを生成することが可能となる。例えば、図１
に示すフィードバック構成の場合、８ステージシフトレ
ジスタは、255ビットを含む最大長シーケンスを生成す
ることができる。そのようなシーケンスが疑似ランダム
であるため、通信リンクの演習を広範なビットパターン
で行う効果的なテストが提供される。しかし、そのシー
ケンスは実際には完全に確定的なものであるので、その
シーケンスをリンクの受信端で別個に容易に生成して、
受信したシーケンスを無エラーの基準シーケンスと比較
することが可能となる。
【０００４】ＰＲＢＳの生成過程において、シフトレジ
スタの内容は、最大長シーケンスのビット数だけ多くの
異なる状態（各シフトレジスタステージ中の値の組み合
わせにより決定される）を有することになる。最大長シ
ーケンスの生成は、シーケンス中の任意のビット位置か
らでも開始することができ、これは、そのビット位置に
対応するシフトレジスタステージに関する一組の値でシ
フトレジスタを初期化する（シードする(seeding)）こ
とにより行われる。
スタの内容は、最大長シーケンスのビット数だけ多くの
異なる状態（各シフトレジスタステージ中の値の組み合
わせにより決定される）を有することになる。最大長シ
ーケンスの生成は、シーケンス中の任意のビット位置か
らでも開始することができ、これは、そのビット位置に
対応するシフトレジスタステージに関する一組の値でシ
フトレジスタを初期化する（シードする(seeding)）こ
とにより行われる。
【０００５】入力へのフィードバックを提供するシフト
レジスタステージの識別は、そのフィードバックを提供
するステージに対応する各項についての単一性係数(coe
fficient of unity)を有する多項式表現により特徴付け
ることができる。従って、図１のＰＲＢＳ生成器に関す
る特性多項式は次のようになる。
レジスタステージの識別は、そのフィードバックを提供
するステージに対応する各項についての単一性係数(coe
fficient of unity)を有する多項式表現により特徴付け
ることができる。従って、図１のＰＲＢＳ生成器に関す
る特性多項式は次のようになる。
【０００６】 ｘ8 ＋ ｘ6 ＋ ｘ5 ＋ ｘ4 ＋ １ …… (1) 図１に示すシフトレジスタ構成は、その出力でＰＲＢＳ
を単一の直列ビットストリームとして生成する。図１に
示すような多数の回路を用いて、ＰＲＢＳの複数の連続
ビット（即ちワード）が同時に即ち並列的に利用可能と
なる態様でＰＲＢＳを生成する技法もまた既知のもので
ある。従って、図２に示すように、ＰＲＢＳは、長さw
（同図ではw＝８）を各々が有する連続するワードから
なるものと考えることができる。それらワードを、図２
の表で示すように、対応するビットを整列させて書いた
場合、Ａ〜Ｈの各列中のビットシーケンス（例えば、列
Ａ中のシーケンス01100000…）は、ワード長wと等しい
デシメーション(decimation)間隔でＰＲＢＳ全体のデシ
メーションを構成する。適切なフィードバック（即ち、
各々のシフトレジスタについて同一となる特性多項式）
と初期化値とを用いて１組の線形フィードバックシフト
レジスタを構成して、それらが列Ａ〜Ｈの個々のシーケ
ンスを同期的に生成するようにすることができる。次い
で、並列に得たそれら生成器の出力が、ＰＲＢＳ全体を
１ワード／回で提供する。
を単一の直列ビットストリームとして生成する。図１に
示すような多数の回路を用いて、ＰＲＢＳの複数の連続
ビット（即ちワード）が同時に即ち並列的に利用可能と
なる態様でＰＲＢＳを生成する技法もまた既知のもので
ある。従って、図２に示すように、ＰＲＢＳは、長さw
（同図ではw＝８）を各々が有する連続するワードから
なるものと考えることができる。それらワードを、図２
の表で示すように、対応するビットを整列させて書いた
場合、Ａ〜Ｈの各列中のビットシーケンス（例えば、列
Ａ中のシーケンス01100000…）は、ワード長wと等しい
デシメーション(decimation)間隔でＰＲＢＳ全体のデシ
メーションを構成する。適切なフィードバック（即ち、
各々のシフトレジスタについて同一となる特性多項式）
と初期化値とを用いて１組の線形フィードバックシフト
レジスタを構成して、それらが列Ａ〜Ｈの個々のシーケ
ンスを同期的に生成するようにすることができる。次い
で、並列に得たそれら生成器の出力が、ＰＲＢＳ全体を
１ワード／回で提供する。
【０００７】wが２のべき乗である場合、各デシメーシ
ョン化シーケンスの特性多項式は、ＰＲＢＳ全体の特性
多項式と同一となる。更に、間隔wが、ＰＲＢＳ全体の
周期と共通の素因数を有さない場合には、各デシメーシ
ョン化シーケンスは、それ自体が、同一周期のＰＲＢＳ
となる。このデシメーションは、適正デシメーションと
して既知のものである。それ以外の場合には、そのデシ
メーションは非適正デシメーションとなる。
ョン化シーケンスの特性多項式は、ＰＲＢＳ全体の特性
多項式と同一となる。更に、間隔wが、ＰＲＢＳ全体の
周期と共通の素因数を有さない場合には、各デシメーシ
ョン化シーケンスは、それ自体が、同一周期のＰＲＢＳ
となる。このデシメーションは、適正デシメーションと
して既知のものである。それ以外の場合には、そのデシ
メーションは非適正デシメーションとなる。
【０００８】以下、線形フィードバックシフトレジスタ
を用いて生成することができる種類のシーケンス（最大
長であるなしにかかわらず）を、そのシーケンス生成に
従来の線形フィードバックシフトレジスタが実際に使用
されたか否かに関係なく、線形フィードバックシフトレ
ジスタ（以下ＬＦＳＲと称す）シーケンスと称すること
とする。また、ＬＦＳＲシーケンスを１ワード／回で生
成する構成を、疑似ランダムパターン生成器（以下、Ｐ
ＲＰＧ）と称することとする。便宜上、以下の説明は、
ＰＲＢＳの生成に用いるＰＲＰＧについて行うこととす
る。
を用いて生成することができる種類のシーケンス（最大
長であるなしにかかわらず）を、そのシーケンス生成に
従来の線形フィードバックシフトレジスタが実際に使用
されたか否かに関係なく、線形フィードバックシフトレ
ジスタ（以下ＬＦＳＲと称す）シーケンスと称すること
とする。また、ＬＦＳＲシーケンスを１ワード／回で生
成する構成を、疑似ランダムパターン生成器（以下、Ｐ
ＲＰＧ）と称することとする。便宜上、以下の説明は、
ＰＲＢＳの生成に用いるＰＲＰＧについて行うこととす
る。
【０００９】ＰＲＰＧは様々な用途を有している。従っ
て、例えば、マルチビットＰＲＰＧ出力を、個々のシー
ケンス生成器のどれよりも高いビット速度を有する単一
の直列ＰＲＢＳに多重化することができる。また、ＰＲ
ＰＧを、マルチビット（並列）通信リンクのチャネルの
同時テストに用いることができる。
て、例えば、マルチビットＰＲＰＧ出力を、個々のシー
ケンス生成器のどれよりも高いビット速度を有する単一
の直列ＰＲＢＳに多重化することができる。また、ＰＲ
ＰＧを、マルチビット（並列）通信リンクのチャネルの
同時テストに用いることができる。
【００１０】通信技術が進歩するにつれ、高速で動作
し、および／または、長い周期を有するＰＲＢＳをもた
らす、ＰＲＰＧを提供することが、一般に必要となって
いる。従来、これは一般に、シーケンス生成器の再設
計、および／または、シーケンス生成器の数を増やすこ
とで達成されてきた。後者の変更は、それ自体が、シー
ケンス生成器の再設計を必要とすることがあり、所与の
ＰＲＢＳの生成のためにＰＲＰＧの多重化出力のビット
速度を、更に多くのシーケンス生成器を設けることによ
り増大させる場合には、一般に、シーケンス生成器のフ
ィードバック接続と初期化値とを変更する必要がある。
し、および／または、長い周期を有するＰＲＢＳをもた
らす、ＰＲＰＧを提供することが、一般に必要となって
いる。従来、これは一般に、シーケンス生成器の再設
計、および／または、シーケンス生成器の数を増やすこ
とで達成されてきた。後者の変更は、それ自体が、シー
ケンス生成器の再設計を必要とすることがあり、所与の
ＰＲＢＳの生成のためにＰＲＰＧの多重化出力のビット
速度を、更に多くのシーケンス生成器を設けることによ
り増大させる場合には、一般に、シーケンス生成器のフ
ィードバック接続と初期化値とを変更する必要がある。
【００１１】制御可能な数のステージおよびフィードバ
ック構成を有するＰＲＢＳ生成器を提供することが既に
知られている。例えば、ソ連特許第1248030号明細書に
は、線形フィードバックシフトレジスタの各ステージが
多極スィッチを介して１組の縦続接続されたモジューロ
２加算（排他的論理和）器に接続された構成が記述され
ている。スィッチの極の選択操作により、モジューロ２
加算器により生成されるフィードバック信号に寄与する
シフトレジスタステージを選択することが可能になる。
そのフィードバック信号は、第２スイッチを介し、活動
シフトレジスタステージの所要数に従って、シフトレジ
スタステージのうちの選択された１ステージへと送られ
る。第２スイッチはまた、現在活動中のステージにクロ
ック信号を供給する。
ック構成を有するＰＲＢＳ生成器を提供することが既に
知られている。例えば、ソ連特許第1248030号明細書に
は、線形フィードバックシフトレジスタの各ステージが
多極スィッチを介して１組の縦続接続されたモジューロ
２加算（排他的論理和）器に接続された構成が記述され
ている。スィッチの極の選択操作により、モジューロ２
加算器により生成されるフィードバック信号に寄与する
シフトレジスタステージを選択することが可能になる。
そのフィードバック信号は、第２スイッチを介し、活動
シフトレジスタステージの所要数に従って、シフトレジ
スタステージのうちの選択された１ステージへと送られ
る。第２スイッチはまた、現在活動中のステージにクロ
ック信号を供給する。
【００１２】
【発明が解決しようとする課題】この構成の重大な欠点
は、１組の縦続接続されたモジューロ２加算器を使用す
る点にある。その加算器の数は、シフトレジスタステー
ジの最大可能数と等しくなければならず、そのフィード
バック信号は、現在活動中のステージの数に関係なく全
ての加算器を通って伝搬しなければならない。これは、
フィードバック信号の生成速度に大幅な遅延をもたら
し、従って、その回路は、現行のおよび計画中の通信装
置での使用に必要とされる高速度で動作することができ
なくなる。
は、１組の縦続接続されたモジューロ２加算器を使用す
る点にある。その加算器の数は、シフトレジスタステー
ジの最大可能数と等しくなければならず、そのフィード
バック信号は、現在活動中のステージの数に関係なく全
ての加算器を通って伝搬しなければならない。これは、
フィードバック信号の生成速度に大幅な遅延をもたら
し、従って、その回路は、現行のおよび計画中の通信装
置での使用に必要とされる高速度で動作することができ
なくなる。
【００１３】ＬＦＳＲシーケンス生成器の様々な設計に
ついては、Paul H. Bardellによる「Design Considerat
ions for Parallel Pseudorandom Pattern Generator
s」(Journal of Electronic Testing: Theory and Appl
ications, 1, 73-87 (1990))で述べられており、同書に
は「可変長線形フィードバックシフトレジスタ」として
回路が説明されている。しかし、その開示の回路は、極
めて少数の特定のシーケンスしか提供することができ
ず、また、特性多項式の次数を変更することはできる
が、これはフィードバック接続の再構成を含まない変更
に限られたものである。
ついては、Paul H. Bardellによる「Design Considerat
ions for Parallel Pseudorandom Pattern Generator
s」(Journal of Electronic Testing: Theory and Appl
ications, 1, 73-87 (1990))で述べられており、同書に
は「可変長線形フィードバックシフトレジスタ」として
回路が説明されている。しかし、その開示の回路は、極
めて少数の特定のシーケンスしか提供することができ
ず、また、特性多項式の次数を変更することはできる
が、これはフィードバック接続の再構成を含まない変更
に限られたものである。
【００１４】可変幅および可変特性多項式を有するパタ
ーンを生成可能なＰＲＰＧを実施するに当たっては、所
望パターンを生成することになる特性多項式を決定する
ことができることが必要である。これを達成する周知の
方法は、一般に、考え得る全てのパターンには適用でき
ないものであり、および／または、多項式を導出するの
に必要な計算に関して大幅なコスト増を招くものであっ
た。
ーンを生成可能なＰＲＰＧを実施するに当たっては、所
望パターンを生成することになる特性多項式を決定する
ことができることが必要である。これを達成する周知の
方法は、一般に、考え得る全てのパターンには適用でき
ないものであり、および／または、多項式を導出するの
に必要な計算に関して大幅なコスト増を招くものであっ
た。
【００１５】
【課題を解決するための手段】本発明の一態様によれ
ば、可変特性多項式を有する疑似ランダム２進パターン
を生成する装置が提供される。この装置は、前記パター
ンの前記多項式に関連する可変特性多項式を有する個々
のＬＦＳＲシーケンスを各々が生成する複数のＬＦＳＲ
シーケンス生成器を備えたものであり、その各生成器
は、前記パターンの１ビット位置についてのビットを生
成するよう構成され、その各生成器が、１つの入力ステ
ージと、少なくとも１つの中間ステージと、１つの出力
ステージとを備え、各生成器のステージが、それらステ
ージを介して信号を順次伝搬するように接続され、各生
成器のステージのうちの少なくとも１つのステージが、
その生成器のそのステージについての個々の制御信号に
応じて、そのステージを通る信号伝搬がその生成器につ
いてのフィードバック信号により影響を受けるか否かを
判定し、前記制御信号が、ＬＦＳＲシーケンスについて
の前記特性多項式と関連するものであり、各ステージに
ついての前記制御信号が、前記２進パターン中の選択さ
れたビット位置で生じる所定長のビットシーケンスの部
分を生成し、前記部分から前記制御信号を導出する、と
いうステップにより導出されるものである。
ば、可変特性多項式を有する疑似ランダム２進パターン
を生成する装置が提供される。この装置は、前記パター
ンの前記多項式に関連する可変特性多項式を有する個々
のＬＦＳＲシーケンスを各々が生成する複数のＬＦＳＲ
シーケンス生成器を備えたものであり、その各生成器
は、前記パターンの１ビット位置についてのビットを生
成するよう構成され、その各生成器が、１つの入力ステ
ージと、少なくとも１つの中間ステージと、１つの出力
ステージとを備え、各生成器のステージが、それらステ
ージを介して信号を順次伝搬するように接続され、各生
成器のステージのうちの少なくとも１つのステージが、
その生成器のそのステージについての個々の制御信号に
応じて、そのステージを通る信号伝搬がその生成器につ
いてのフィードバック信号により影響を受けるか否かを
判定し、前記制御信号が、ＬＦＳＲシーケンスについて
の前記特性多項式と関連するものであり、各ステージに
ついての前記制御信号が、前記２進パターン中の選択さ
れたビット位置で生じる所定長のビットシーケンスの部
分を生成し、前記部分から前記制御信号を導出する、と
いうステップにより導出されるものである。
【００１６】本発明の別態様によれば、可変特性多項式
を有する疑似ランダム２進パターンを生成する方法が提
供される。この方法は、前記パターンの前記多項式に関
連する可変特性多項式を各々が有する複数のＬＦＳＲシ
ーケンスを生成し、その各ＬＦＳＲシーケンスが、前記
パターンの１ビット位置についてのビットに寄与し、各
々のＬＦＳＲシーケンスの生成が、個々の制御信号に応
じて、そのシーケンスに寄与しているビット信号伝搬が
そのシーケンスについてのフィードバック信号により影
響を受けるか否かを判定し、前記制御信号が、ＬＦＳＲ
シーケンスについての特性多項式に関連しており、前記
制御信号が、前記２進パターン中の選択されたビット位
置で生じる所定長のビットシーケンスの部分を生成し、
前記部分から前記制御信号を導出する、というステップ
により導出される。
を有する疑似ランダム２進パターンを生成する方法が提
供される。この方法は、前記パターンの前記多項式に関
連する可変特性多項式を各々が有する複数のＬＦＳＲシ
ーケンスを生成し、その各ＬＦＳＲシーケンスが、前記
パターンの１ビット位置についてのビットに寄与し、各
々のＬＦＳＲシーケンスの生成が、個々の制御信号に応
じて、そのシーケンスに寄与しているビット信号伝搬が
そのシーケンスについてのフィードバック信号により影
響を受けるか否かを判定し、前記制御信号が、ＬＦＳＲ
シーケンスについての特性多項式に関連しており、前記
制御信号が、前記２進パターン中の選択されたビット位
置で生じる所定長のビットシーケンスの部分を生成し、
前記部分から前記制御信号を導出する、というステップ
により導出される。
【００１７】
【実施例】20次までのあらゆる特性多項式を有するＬＦ
ＳＲシーケンスの生成器を図３に示す。この回路はま
た、可変多項式逆除算器(reciprocal divider)の機能を
提供するものである。
ＳＲシーケンスの生成器を図３に示す。この回路はま
た、可変多項式逆除算器(reciprocal divider)の機能を
提供するものである。
【００１８】図３において、生成器100は、均一な設計
を有する20のステージ（出力ステージを除く）を有し、
そのうちの破線102中に示す１ステージ（出力ステージ
から数えて18番目のステージ）を、本設計を例示するも
のとして詳細に説明することとする。そのステージの動
作状態は、Ｄラッチ即ちフリップフロップ104の状態と
して記憶される。そのラッチ104のＱ出力が、そのステ
ージの出力信号S[18]を供給する。ラッチ104のＤ入力
は、２→１マルチプレクサ106からの出力を受信する。
そのマルチプレクサ106は、２つの信号入力と、このス
テージのための制御信号P[18]を受信する１つの制御入
力とを有する。信号P[18]が値０を有する場合、マルチ
プレクサ106は、先行（19番目の）ステージからの出力
信号S[19]をラッチ104のＤ入力に切り換える。また制御
信号P[18]が値１を有することに対応して、このマルチ
プレクサ106は、排他的ＯＲゲート108からの出力信号を
ラッチ104のＤ入力に接続する。その排他的ＯＲゲート1
08は、先行ステージからの出力信号S[19]と、生成器の
最初の（出力）ステージ中のラッチ104からのフィード
バックライン110上の出力信号S[1]とを、入力として受
信する。
を有する20のステージ（出力ステージを除く）を有し、
そのうちの破線102中に示す１ステージ（出力ステージ
から数えて18番目のステージ）を、本設計を例示するも
のとして詳細に説明することとする。そのステージの動
作状態は、Ｄラッチ即ちフリップフロップ104の状態と
して記憶される。そのラッチ104のＱ出力が、そのステ
ージの出力信号S[18]を供給する。ラッチ104のＤ入力
は、２→１マルチプレクサ106からの出力を受信する。
そのマルチプレクサ106は、２つの信号入力と、このス
テージのための制御信号P[18]を受信する１つの制御入
力とを有する。信号P[18]が値０を有する場合、マルチ
プレクサ106は、先行（19番目の）ステージからの出力
信号S[19]をラッチ104のＤ入力に切り換える。また制御
信号P[18]が値１を有することに対応して、このマルチ
プレクサ106は、排他的ＯＲゲート108からの出力信号を
ラッチ104のＤ入力に接続する。その排他的ＯＲゲート1
08は、先行ステージからの出力信号S[19]と、生成器の
最初の（出力）ステージ中のラッチ104からのフィード
バックライン110上の出力信号S[1]とを、入力として受
信する。
【００１９】生成器の20番目のステージには先行ステー
ジが存在しないので、そのような先行ステージからの出
力信号が、20番目のステージ中の排他的ＯＲゲートおよ
びマルチプレクサに供給されることはない。その代わ
り、極性制御信号Polがライン114上でそれら回路に供給
される。このPol信号により、生成器で生成されたシー
ケンス中の２進数の値を必要に応じて反転させることが
可能になる。
ジが存在しないので、そのような先行ステージからの出
力信号が、20番目のステージ中の排他的ＯＲゲートおよ
びマルチプレクサに供給されることはない。その代わ
り、極性制御信号Polがライン114上でそれら回路に供給
される。このPol信号により、生成器で生成されたシー
ケンス中の２進数の値を必要に応じて反転させることが
可能になる。
【００２０】各ステージは、ライン116上のクロック信
号を受信してラッチ104の動作を調整する。各クロック
パルスの発生時に、２番目から20番目のステージ中の各
ラッチ104は、個々の制御信号P[2]〜P[20]の値に従っ
て、関連するマルチプレクサ106を介して供給された信
号、即ち、先行ステージからの出力信号（20番目のステ
ージの場合はPol信号）と出力ステージからの出力信号S
[1]との（排他的ＯＲゲート108からの）排他的ＯＲ演
算、または、先行ステージからの出力信号（またはPol
信号）を、直接受信して記憶する。
号を受信してラッチ104の動作を調整する。各クロック
パルスの発生時に、２番目から20番目のステージ中の各
ラッチ104は、個々の制御信号P[2]〜P[20]の値に従っ
て、関連するマルチプレクサ106を介して供給された信
号、即ち、先行ステージからの出力信号（20番目のステ
ージの場合はPol信号）と出力ステージからの出力信号S
[1]との（排他的ＯＲゲート108からの）排他的ＯＲ演
算、または、先行ステージからの出力信号（またはPol
信号）を、直接受信して記憶する。
【００２１】出力ステージ中のマルチプレクサ106から
の信号はマルチプレクサ112に供給される。このマルチ
プレクサ112はまた、ライン118上のシードデータ／テス
トデータの直列ビットストリームを受信し、およびライ
ン120上のシード／ラン制御信号を受信する。シード／
ラン制御信号が値０を有する場合（通常状態）、マルチ
プレクサ112は、（信号P[1]により制御された）マルチ
プレクサ106からの信号をラッチ104に供給し、次いでそ
のラッチ104は、その信号を信号S[1]としてフィードバ
ックライン110へ、および（直列ビットストリームの一
部として）シーケンス生成器からの出力へ供給する。ま
た、シード／ラン制御信号が値１を有する場合には、マ
ルチプレクサ112は、上記の代わりにシードデータ／テ
ストデータの直列ビットストリームを選択する。
の信号はマルチプレクサ112に供給される。このマルチ
プレクサ112はまた、ライン118上のシードデータ／テス
トデータの直列ビットストリームを受信し、およびライ
ン120上のシード／ラン制御信号を受信する。シード／
ラン制御信号が値０を有する場合（通常状態）、マルチ
プレクサ112は、（信号P[1]により制御された）マルチ
プレクサ106からの信号をラッチ104に供給し、次いでそ
のラッチ104は、その信号を信号S[1]としてフィードバ
ックライン110へ、および（直列ビットストリームの一
部として）シーケンス生成器からの出力へ供給する。ま
た、シード／ラン制御信号が値１を有する場合には、マ
ルチプレクサ112は、上記の代わりにシードデータ／テ
ストデータの直列ビットストリームを選択する。
【００２２】シードデータ／テストデータのビットスト
リームおよび出力ステージ中のマルチプレクサ106から
の信号はまた、排他的ＯＲゲート122に供給され、その
出力は、Ｄラッチ124のＤ入力に接続される。このラッ
チ124は、ラッチ104と同期してクロックされ、信号S[1]
とシードデータ／テストデータ信号とが異なる場合に、
ラッチエラー信号Errをライン126に出力する。この機能
は、テスト中の装置を介して受信されたシーケンスとの
比較用の基準シーケンスを生成器が提供している際に使
用するために含まれるものである。
リームおよび出力ステージ中のマルチプレクサ106から
の信号はまた、排他的ＯＲゲート122に供給され、その
出力は、Ｄラッチ124のＤ入力に接続される。このラッ
チ124は、ラッチ104と同期してクロックされ、信号S[1]
とシードデータ／テストデータ信号とが異なる場合に、
ラッチエラー信号Errをライン126に出力する。この機能
は、テスト中の装置を介して受信されたシーケンスとの
比較用の基準シーケンスを生成器が提供している際に使
用するために含まれるものである。
【００２３】本シーケンス生成器は、適切な制御信号P
[1]〜P[20]を適用することにより、特定の特性多項式を
有するシーケンスを生成するように制御されるものであ
る。特性多項式の対応項が係数１を有する場合、制御信
号は値１を有する。特性多項式の次数が20未満の次数を
有する場合には、P[20]等の無使用制御信号は０に設定
される。従って、８次の特性多項式： ｘ8 ＋ ｘ6 ＋ ｘ5 ＋ ｘ4 ＋ １ の場合、制御信号P[8],P[6],P[5],P[4]は１に設定さ
れ、P[20]他の全制御信号は０に設定される。
[1]〜P[20]を適用することにより、特定の特性多項式を
有するシーケンスを生成するように制御されるものであ
る。特性多項式の対応項が係数１を有する場合、制御信
号は値１を有する。特性多項式の次数が20未満の次数を
有する場合には、P[20]等の無使用制御信号は０に設定
される。従って、８次の特性多項式： ｘ8 ＋ ｘ6 ＋ ｘ5 ＋ ｘ4 ＋ １ の場合、制御信号P[8],P[6],P[5],P[4]は１に設定さ
れ、P[20]他の全制御信号は０に設定される。
【００２４】ラッチ104の初期内容は、シードデータ／
テストデータ入力と共にシード／ラン信号入力を用いて
決定される。ラッチ104の内容を初期化する必要がある
場合には、20クロックパルス間隔にわたり２進「１」信
号がシード／ラン入力に加えられる。生成器に必要な初
期化ないしシード値を規定する20の２進数字は、クロッ
クパルスと同期してシードデータ／テストデータ入力に
加えられる。それらの20ビットは、生成器からの出力信
号が開始することが必要とされる時点の直前のシーケン
ス部分を構成するものである。この部分の内容は、例え
ば、特性多項式を用いて所望の開始点から逆にシーケン
スを計算し、20ビットの値をその時点の先行シーケンス
に格納することにより、決定することができる。このシ
ード値は、特性多項式の次数に関わらず20ビット長でな
ければならない。これは、生成器からの出力信号が利用
される前に、極性制御信号Polの値が確実に出力ステー
ジへと伝搬するようにするためである。
テストデータ入力と共にシード／ラン信号入力を用いて
決定される。ラッチ104の内容を初期化する必要がある
場合には、20クロックパルス間隔にわたり２進「１」信
号がシード／ラン入力に加えられる。生成器に必要な初
期化ないしシード値を規定する20の２進数字は、クロッ
クパルスと同期してシードデータ／テストデータ入力に
加えられる。それらの20ビットは、生成器からの出力信
号が開始することが必要とされる時点の直前のシーケン
ス部分を構成するものである。この部分の内容は、例え
ば、特性多項式を用いて所望の開始点から逆にシーケン
スを計算し、20ビットの値をその時点の先行シーケンス
に格納することにより、決定することができる。このシ
ード値は、特性多項式の次数に関わらず20ビット長でな
ければならない。これは、生成器からの出力信号が利用
される前に、極性制御信号Polの値が確実に出力ステー
ジへと伝搬するようにするためである。
【００２５】シーケンスのどこで生成器の出力が開始す
るかが重要ではない場合には、全てが０または全てが１
（極性によって決まる）の場合を除いた任意のシード値
を用いることができる。
るかが重要ではない場合には、全てが０または全てが１
（極性によって決まる）の場合を除いた任意のシード値
を用いることができる。
【００２６】wビット幅の疑似ランダムテストパターン
を生成するＰＲＰＧは、図３に示す種類のw個のシーケ
ンス生成器からなる。例えば、８ビット幅のテストパタ
ーンを生成するＰＲＰＧを図４に示す。同図中の普通の
線は単一の信号経路を示し、また太線は明確化のために
１本の線として描いた多数信号経路を示している。
を生成するＰＲＰＧは、図３に示す種類のw個のシーケ
ンス生成器からなる。例えば、８ビット幅のテストパタ
ーンを生成するＰＲＰＧを図４に示す。同図中の普通の
線は単一の信号経路を示し、また太線は明確化のために
１本の線として描いた多数信号経路を示している。
【００２７】同図には８つのシーケンス生成器130〜137
がある。それらの生成器の各々は、必要な特性多項式
と、シード／ラン制御信号と、Pol制御信号と、クロッ
ク信号とを規定する制御信号P[1]〜P[20]を受信する。
更に、各生成器は、シード値と、必要とあらばその生成
器に固有のテスト値とを受信する個々のシードデータ／
テストデータ入力ライン（図４に「シード」と示す）を
有している。各生成器130〜137は、直列ビットシーケン
スを提供する出力ラインS[1][A]〜S[1][H]のそれぞれ
と、エラー信号ラインErr[A]〜Err[H]のそれぞれとを有
している。
がある。それらの生成器の各々は、必要な特性多項式
と、シード／ラン制御信号と、Pol制御信号と、クロッ
ク信号とを規定する制御信号P[1]〜P[20]を受信する。
更に、各生成器は、シード値と、必要とあらばその生成
器に固有のテスト値とを受信する個々のシードデータ／
テストデータ入力ライン（図４に「シード」と示す）を
有している。各生成器130〜137は、直列ビットシーケン
スを提供する出力ラインS[1][A]〜S[1][H]のそれぞれ
と、エラー信号ラインErr[A]〜Err[H]のそれぞれとを有
している。
【００２８】図４に示すように、ＰＲＰＧはまた、以下
で詳述する最大ランレングス（ＭＲＬ）検出器140を備
えることができ、これにより、シーケンス生成器137か
らの出力中の最大長シーケンス即ち２進数１の「ラン
(連続)」と、その最大長のランの発生時におけるシーケ
ンス生成器の内容とを識別して、特定のデシメーション
化シーケンスの特性多項式の導出に使用することができ
る。
で詳述する最大ランレングス（ＭＲＬ）検出器140を備
えることができ、これにより、シーケンス生成器137か
らの出力中の最大長シーケンス即ち２進数１の「ラン
(連続)」と、その最大長のランの発生時におけるシーケ
ンス生成器の内容とを識別して、特定のデシメーション
化シーケンスの特性多項式の導出に使用することができ
る。
【００２９】例えば、或る装置のビットエラー率のテス
トには、一般に、図４に関して上述したような２つのＰ
ＲＰＧを組み込んだ図５に示すような構成が必要とな
る。
トには、一般に、図４に関して上述したような２つのＰ
ＲＰＧを組み込んだ図５に示すような構成が必要とな
る。
【００３０】ここで図５を参照する。その構成は、ま
ず、送信側(Tx)ＰＲＰＧ200およびそれに関連する送信
側(Tx)制御装置202がある。送信側ＰＲＰＧの出力ライ
ンS[1][A]〜S[1][H]のうちの一部またはその全部が、被
テスト装置(SUT)204の入力に接続され、その被テスト装
置の出力が、関連する受信側(Rx)制御装置208を有する
第２の受信側(Rx)ＰＲＰＧ206のシードデータ／テスト
データ入力に接続されている。受信側制御装置208は、
受信側ＰＲＰＧ206からのエラー信号ライン上の信号を
受信するよう接続されている。
ず、送信側(Tx)ＰＲＰＧ200およびそれに関連する送信
側(Tx)制御装置202がある。送信側ＰＲＰＧの出力ライ
ンS[1][A]〜S[1][H]のうちの一部またはその全部が、被
テスト装置(SUT)204の入力に接続され、その被テスト装
置の出力が、関連する受信側(Rx)制御装置208を有する
第２の受信側(Rx)ＰＲＰＧ206のシードデータ／テスト
データ入力に接続されている。受信側制御装置208は、
受信側ＰＲＰＧ206からのエラー信号ライン上の信号を
受信するよう接続されている。
【００３１】送信側制御装置202は、送信側ＰＲＰＧ200
で使用するシーケンス生成器の各々の所要のシード値に
従って、送信側ＰＲＰＧ200のシードデータ／テストデ
ータ入力に入力信号を提供する。
で使用するシーケンス生成器の各々の所要のシード値に
従って、送信側ＰＲＰＧ200のシードデータ／テストデ
ータ入力に入力信号を提供する。
【００３２】図５におけるシード、シード／テスト、S
[1]ライン、Errラインの幾つかについて破線で示すよう
に、特定のテスト構成で実際に使用されるラインの正確
な数は、被テスト装置204に加えられるテストパターン
ワードの所要幅wによって決まる。
[1]ライン、Errラインの幾つかについて破線で示すよう
に、特定のテスト構成で実際に使用されるラインの正確
な数は、被テスト装置204に加えられるテストパターン
ワードの所要幅wによって決まる。
【００３３】送信側制御装置202は、シード／ラン、Po
l、およびクロック信号と共に、制御信号P[1]〜P[20]
を、送信側ＰＲＰＧ200に供給する。また受信側制御装
置208はそれに対応する接続を受信側ＰＲＰＧ206に対し
て有している。ＭＲＬ検出器140が各ＰＲＰＧに存在す
る場合には、制御装置202,208はまた、それぞれに関す
るＰＲＰＧとの間で、信号FindMRL,Dcm[0]〜Dcm[5],Deg
[0]〜Deg[4]およびリセット信号の供給と、信号MRLFoun
d,MRLS[1]〜MRLS[20]の受信とを行う。それら信号を図
６に関連して以下で説明する。
l、およびクロック信号と共に、制御信号P[1]〜P[20]
を、送信側ＰＲＰＧ200に供給する。また受信側制御装
置208はそれに対応する接続を受信側ＰＲＰＧ206に対し
て有している。ＭＲＬ検出器140が各ＰＲＰＧに存在す
る場合には、制御装置202,208はまた、それぞれに関す
るＰＲＰＧとの間で、信号FindMRL,Dcm[0]〜Dcm[5],Deg
[0]〜Deg[4]およびリセット信号の供給と、信号MRLFoun
d,MRLS[1]〜MRLS[20]の受信とを行う。それら信号を図
６に関連して以下で説明する。
【００３４】被テスト装置204の構成（例えば入出力が
近接した小さくてコンパクトな装置、または入出力が離
れた大きな装置）に依存して、送信側および受信側制御
装置202,208は、共通の監視装置（図示せず）に接続し
たり、また、そのそれぞれが個々に監視機能を有するこ
とができる。監視装置または監視機能は、例えば、自動
テスト装置の一部から構成することができ、および／ま
たは、ユーザインターフェイスを通してオペレータが制
御を行うための手段を備えることもできる。
近接した小さくてコンパクトな装置、または入出力が離
れた大きな装置）に依存して、送信側および受信側制御
装置202,208は、共通の監視装置（図示せず）に接続し
たり、また、そのそれぞれが個々に監視機能を有するこ
とができる。監視装置または監視機能は、例えば、自動
テスト装置の一部から構成することができ、および／ま
たは、ユーザインターフェイスを通してオペレータが制
御を行うための手段を備えることもできる。
【００３５】ＰＲＰＧ200,206により生成されるテスト
パターンワードの所要幅w、およびＰＲＢＳ全体の特性
多項式は、例えば監視装置を介して、制御装置202,208
に入力される。次いで制御装置は、以下で説明する手順
を用いて、並列に供給された際に所要ＰＲＢＳを生成す
ることになるＬＦＳＲシーケンスについての特性多項式
を導出する。
パターンワードの所要幅w、およびＰＲＢＳ全体の特性
多項式は、例えば監視装置を介して、制御装置202,208
に入力される。次いで制御装置は、以下で説明する手順
を用いて、並列に供給された際に所要ＰＲＢＳを生成す
ることになるＬＦＳＲシーケンスについての特性多項式
を導出する。
【００３６】送信側制御装置202の場合、送信側ＰＲＰ
Ｇ200中のシーケンス生成器130〜137のための適切なシ
ード値もまた導出される。これは、例えば、ＰＲＢＳ全
体の特性多項式からそのシーケンス全体のうちの長さ20
wビットの部分を計算し、その生成された部分をデシメ
ーション間隔wでデシメーション化して、20ビット長を
各々が有するw組のシード値を得ることにより、実施す
ることができる。従って、シード値は、以下の生成部分
のビットからなる。
Ｇ200中のシーケンス生成器130〜137のための適切なシ
ード値もまた導出される。これは、例えば、ＰＲＢＳ全
体の特性多項式からそのシーケンス全体のうちの長さ20
wビットの部分を計算し、その生成された部分をデシメ
ーション間隔wでデシメーション化して、20ビット長を
各々が有するw組のシード値を得ることにより、実施す
ることができる。従って、シード値は、以下の生成部分
のビットからなる。
【００３７】シードA： ビット1，w+1，2w+1，3w+
1，4w+1，…，19w+1 シードB： ビット2，w+2，2w+2，3w+2，4w+2，…，1
9w+2 シードC： ビット3，w+3，2w+3，3w+3，4w+3，…，1
9w+3 シードD： ビット4，w+4，2w+4，3w+4，4w+4，…，1
9w+4 （以下同様） 各制御装置202,208は、個々のＬＦＳＲシーケンスにつ
いての多項式を規定する制御信号をその関連のＰＲＰＧ
にラインP[1]〜P[20]を介して加えると共に、所要極性
をラインPolを介して加え、次いでクロック入力上のク
ロック信号を開始する。
1，4w+1，…，19w+1 シードB： ビット2，w+2，2w+2，3w+2，4w+2，…，1
9w+2 シードC： ビット3，w+3，2w+3，3w+3，4w+3，…，1
9w+3 シードD： ビット4，w+4，2w+4，3w+4，4w+4，…，1
9w+4 （以下同様） 各制御装置202,208は、個々のＬＦＳＲシーケンスにつ
いての多項式を規定する制御信号をその関連のＰＲＰＧ
にラインP[1]〜P[20]を介して加えると共に、所要極性
をラインPolを介して加え、次いでクロック入力上のク
ロック信号を開始する。
【００３８】最初の20クロックパルスでは、送信側ＰＲ
ＰＧ200のシード／ラン信号が２進数１に設定される。
使用中のシーケンス生成器の各々についてのシード値
は、それらのクロックパルスと同期して、送信側ＰＲＰ
Ｇ200のシードデータ／テストデータライン上に供給さ
れる。次いでそのＰＲＰＧについてのシード／ラン信号
が２進数０に設定され、その後、送信側ＰＲＰＧ200
が、所要ＰＲＢＳの連続ワードを生成する。そのＰＲＢ
Ｓが被テスト装置204に加えられ、その被テスト装置204
からの出力信号が受信側ＰＲＰＧ206に供給される。
ＰＧ200のシード／ラン信号が２進数１に設定される。
使用中のシーケンス生成器の各々についてのシード値
は、それらのクロックパルスと同期して、送信側ＰＲＰ
Ｇ200のシードデータ／テストデータライン上に供給さ
れる。次いでそのＰＲＰＧについてのシード／ラン信号
が２進数０に設定され、その後、送信側ＰＲＰＧ200
が、所要ＰＲＢＳの連続ワードを生成する。そのＰＲＢ
Ｓが被テスト装置204に加えられ、その被テスト装置204
からの出力信号が受信側ＰＲＰＧ206に供給される。
【００３９】また、受信側制御装置208は、最初に受信
側ＰＲＰＧ206についてのシード／ラン信号を２進数１
に設定する。従って、被テスト装置204からの出力信号
が受信側ＰＲＰＧ206によりシードデータとして扱われ
て、使用中のシーケンス生成器130〜137の各々における
ラッチ104の初期内容が判定される。これと同時に、受
信側ＰＲＰＧ206における各シーケンス生成器中の排他
的ＯＲゲート122が、そのシーケンス生成器により局所
的に生成されている基準シーケンスを、被テスト装置20
4からその生成器が受信している対応するシーケンスと
比較し、これに従って、個々のErr信号を制御する。
側ＰＲＰＧ206についてのシード／ラン信号を２進数１
に設定する。従って、被テスト装置204からの出力信号
が受信側ＰＲＰＧ206によりシードデータとして扱われ
て、使用中のシーケンス生成器130〜137の各々における
ラッチ104の初期内容が判定される。これと同時に、受
信側ＰＲＰＧ206における各シーケンス生成器中の排他
的ＯＲゲート122が、そのシーケンス生成器により局所
的に生成されている基準シーケンスを、被テスト装置20
4からその生成器が受信している対応するシーケンスと
比較し、これに従って、個々のErr信号を制御する。
【００４０】Errライン上の信号の発生率が所定のエラ
ー率しきい値を超え、これにより、少なくとも１つのシ
ーケンス生成器について、局所的に生成されたシーケン
スと受信されたシーケンスとの間に過度の不一致が示さ
れている限り、受信側制御装置208は、受信側ＰＲＰＧ2
06のシード／ラン制御に２進数１を加え続ける。しか
し、最終的には、被テスト装置204に誤動作がないもの
と仮定すると、全シーケンス生成器についての局所的に
生成されたシーケンスと受信したシーケンスとの間の不
一致全体は、所定のエラー率しきい値未満となる。この
時点で、受信側制御装置208は、シード／ラン制御信号
を２進数０に切り換える。その後、受信側ＰＲＰＧ 206
は、基準ＬＦＳＲシーケンスを独立して生成し続け、そ
れらを被テスト装置204からの出力信号と比較する。２
組の信号間に不一致が存在する場合には、ラインErr[A]
〜Err[H]のうちの１つまたは複数のラインに必ずエラー
信号が生じることになる。それらエラー信号の発生率が
所定のしきい値を超える場合には、受信側制御装置208
は、監視装置に障害を示し、受信側ＰＲＰＧ206のシー
ド／ラン制御に２進数１を再度加えて、可能であれば、
それ自体を、送信側ＰＲＰＧ200により生成されている
ＬＦＳＲシーケンスに再度同期させることができるよう
にする。
ー率しきい値を超え、これにより、少なくとも１つのシ
ーケンス生成器について、局所的に生成されたシーケン
スと受信されたシーケンスとの間に過度の不一致が示さ
れている限り、受信側制御装置208は、受信側ＰＲＰＧ2
06のシード／ラン制御に２進数１を加え続ける。しか
し、最終的には、被テスト装置204に誤動作がないもの
と仮定すると、全シーケンス生成器についての局所的に
生成されたシーケンスと受信したシーケンスとの間の不
一致全体は、所定のエラー率しきい値未満となる。この
時点で、受信側制御装置208は、シード／ラン制御信号
を２進数０に切り換える。その後、受信側ＰＲＰＧ 206
は、基準ＬＦＳＲシーケンスを独立して生成し続け、そ
れらを被テスト装置204からの出力信号と比較する。２
組の信号間に不一致が存在する場合には、ラインErr[A]
〜Err[H]のうちの１つまたは複数のラインに必ずエラー
信号が生じることになる。それらエラー信号の発生率が
所定のしきい値を超える場合には、受信側制御装置208
は、監視装置に障害を示し、受信側ＰＲＰＧ206のシー
ド／ラン制御に２進数１を再度加えて、可能であれば、
それ自体を、送信側ＰＲＰＧ200により生成されている
ＬＦＳＲシーケンスに再度同期させることができるよう
にする。
【００４１】上述したように、図５に示すテスト構成の
動作は、送信側ＰＲＰＧ200が任意の特定ＰＲＢＳを生
成することを可能にする特性多項式の導出を必要とする
ものである。
動作は、送信側ＰＲＰＧ200が任意の特定ＰＲＢＳを生
成することを可能にする特性多項式の導出を必要とする
ものである。
【００４２】テストパターンワードの幅wであり、それ
故、ＰＲＢＳ全体のデシメーション間隔が２の正の整数
べき乗である場合には、ＬＦＳＲシーケンスの各々の特
性多項式は、ＰＲＢＳ全体の特性多項式と同一となる。
故、ＰＲＢＳ全体のデシメーション間隔が２の正の整数
べき乗である場合には、ＬＦＳＲシーケンスの各々の特
性多項式は、ＰＲＢＳ全体の特性多項式と同一となる。
【００４３】wの他の値については、必要とされる多項
式の導出は、最初に、所与のデシメーション間隔（即ち
ワード幅）wにわたり、多重化時に長さ２n−１の特定Ｐ
ＲＢＳを形成する所要ＬＦＳＲシーケンスが、ｎ以下の
次数の単一の特性多項式を用いてすべて生成可能である
ことを観察することにより、達成することができる。従
って、任意の所要ＬＦＳＲシーケンス（全てが０からな
るＬＦＳＲシーケンスを除く）の２ｎの連続ビットによ
り、Berlekamp-Massey アルゴリズムを用いて特性多項
式を決定することが可能となる。このアルゴリズムの原
理は、例えば、R.E. Blahutによる「Theory and Practi
ce of Error Control Codes」(Addison-Wesley, Massac
husetts, USA, 1983)に説明されている。このアルゴリ
ズムは、以下に示すＣプログラム言語によるプログラム
で本目的のために実施することができる。
式の導出は、最初に、所与のデシメーション間隔（即ち
ワード幅）wにわたり、多重化時に長さ２n−１の特定Ｐ
ＲＢＳを形成する所要ＬＦＳＲシーケンスが、ｎ以下の
次数の単一の特性多項式を用いてすべて生成可能である
ことを観察することにより、達成することができる。従
って、任意の所要ＬＦＳＲシーケンス（全てが０からな
るＬＦＳＲシーケンスを除く）の２ｎの連続ビットによ
り、Berlekamp-Massey アルゴリズムを用いて特性多項
式を決定することが可能となる。このアルゴリズムの原
理は、例えば、R.E. Blahutによる「Theory and Practi
ce of Error Control Codes」(Addison-Wesley, Massac
husetts, USA, 1983)に説明されている。このアルゴリ
ズムは、以下に示すＣプログラム言語によるプログラム
で本目的のために実施することができる。
【００４４】
【表１】
【００４５】
【表２】
【００４６】
【表３】
【００４７】
【表４】
【００４８】代替的には、ＰＲＢＳ全体の適正デシメー
ションの場合（即ち、ワード幅wがＰＲＢＳ全体の長さ
２n−１と共通の素因数を有さない場合）に、所要多項
式は、ＰＲＢＳ全体の間隔wでのデシメーションにおけ
るｎの２進数１からなる最大ランレングスシーケンス
（例えば、特性多項式(1)を有するＰＲＢＳの適正デシ
メーションにおける８つの連続した２進数１からなるシ
ーケンス）の直後の部分から導出することができる。最
大ランレングスシーケンスの位置、および、そのシーケ
ンスが生じる際のシーケンス生成器の関連状態の判定
は、図４に示し、図６に更に詳細に示すＭＲＬ検出器14
0を用いて行うことができる。
ションの場合（即ち、ワード幅wがＰＲＢＳ全体の長さ
２n−１と共通の素因数を有さない場合）に、所要多項
式は、ＰＲＢＳ全体の間隔wでのデシメーションにおけ
るｎの２進数１からなる最大ランレングスシーケンス
（例えば、特性多項式(1)を有するＰＲＢＳの適正デシ
メーションにおける８つの連続した２進数１からなるシ
ーケンス）の直後の部分から導出することができる。最
大ランレングスシーケンスの位置、および、そのシーケ
ンスが生じる際のシーケンス生成器の関連状態の判定
は、図４に示し、図６に更に詳細に示すＭＲＬ検出器14
0を用いて行うことができる。
【００４９】ＭＲＬ検出器140は、FindMRL 制御信号を
受信して、最大長のラン、リセット制御信号、およびク
ロック信号の検出を開始する。ＭＲＬ検出器140はま
た、デシメーション間隔（生成中の疑似ランダムパター
ンの幅wに等しい）を規定する６ビット信号Dcm[0]〜Dcm
[5]を受信する。即ち、この６ビット値により、最大63
までのデシメーション間隔を受容することができる。図
４のＰＲＰＧの場合、信号Dcmは、シーケンス生成器130
〜137の総数に対応して、８という最大値w（２進数0010
00）を有することになる。
受信して、最大長のラン、リセット制御信号、およびク
ロック信号の検出を開始する。ＭＲＬ検出器140はま
た、デシメーション間隔（生成中の疑似ランダムパター
ンの幅wに等しい）を規定する６ビット信号Dcm[0]〜Dcm
[5]を受信する。即ち、この６ビット値により、最大63
までのデシメーション間隔を受容することができる。図
４のＰＲＰＧの場合、信号Dcmは、シーケンス生成器130
〜137の総数に対応して、８という最大値w（２進数0010
00）を有することになる。
【００５０】ＭＲＬ検出器140への５ビット入力信号Deg
[0]〜Deg[4]は、デシメーション化されているＰＲＢＳ
についての特性多項式の次数を規定し、従って、検出す
べき最大ランレングスを規定する。多項式(1)の場合、
信号Degは、８という値（２進数01000）を有することに
なる。
[0]〜Deg[4]は、デシメーション化されているＰＲＢＳ
についての特性多項式の次数を規定し、従って、検出す
べき最大ランレングスを規定する。多項式(1)の場合、
信号Degは、８という値（２進数01000）を有することに
なる。
【００５１】シーケンス生成器137からの出力信号S[1]
は、最大長のランの発生を監視し、そのランが生じた際
にシーケンス生成器の内容を残りの出力ラインS[2]〜S
[20]と共に識別するために、ＭＲＬ検出器140に供給さ
れる。
は、最大長のランの発生を監視し、そのランが生じた際
にシーケンス生成器の内容を残りの出力ラインS[2]〜S
[20]と共に識別するために、ＭＲＬ検出器140に供給さ
れる。
【００５２】ＭＲＬ検出器140は、最大長のランが検出
されたことを示す信号のための出力ラインMRLFoundと、
最大長のランの終わりにおいてシーケンス生成器137の
内容を示す１組の20出力ラインMRLS[1]〜MRLS[20]とを
有している。出力ラインMRLFound上の信号は、ＭＲＬ検
出器140へのリセット入力ラインを介してリセット可能
なものである。
されたことを示す信号のための出力ラインMRLFoundと、
最大長のランの終わりにおいてシーケンス生成器137の
内容を示す１組の20出力ラインMRLS[1]〜MRLS[20]とを
有している。出力ラインMRLFound上の信号は、ＭＲＬ検
出器140へのリセット入力ラインを介してリセット可能
なものである。
【００５３】図６において、６ビット信号Dcm（w）は、
カウントダウンカウンタ142のデータ入力Dに接続されて
いる。このカウンタ142はまた、そのイネーブル*入力En
（ここで、イネーブル* は、負論理のイネーブル入力を
示すものである）において信号FindMRLを受信する。こ
のカウンタ142の終端カウント*出力TCは、そのデータロ
ード*入力Ldと、Ｄラッチ144のイネーブル*入力と、第
２カウントダウンカウンタ146のイネーブル*入力とに接
続されている。
カウントダウンカウンタ142のデータ入力Dに接続されて
いる。このカウンタ142はまた、そのイネーブル*入力En
（ここで、イネーブル* は、負論理のイネーブル入力を
示すものである）において信号FindMRLを受信する。こ
のカウンタ142の終端カウント*出力TCは、そのデータロ
ード*入力Ldと、Ｄラッチ144のイネーブル*入力と、第
２カウントダウンカウンタ146のイネーブル*入力とに接
続されている。
【００５４】Ｄラッチ144のデータロード*入力は、シー
ケンス生成器137からの出力S[1]を受信し、このラッチ1
44のＱ出力は、カウンタ146のデータロード*入力に接続
される。カウンタ146のデータ入力Dは、５ビットのDeg
信号を受信し、その端子カウント*出力TCは、ＳＲフリ
ップフロップ148のセット*入力Sと、１グループをなす2
0のＤラッチ150のイネーブル*入力とに接続されてい
る。フリップフロップ148のリセット*入力Rはリセット
信号を受信し、そのＱ出力が信号MRLFoundを供給する。
ケンス生成器137からの出力S[1]を受信し、このラッチ1
44のＱ出力は、カウンタ146のデータロード*入力に接続
される。カウンタ146のデータ入力Dは、５ビットのDeg
信号を受信し、その端子カウント*出力TCは、ＳＲフリ
ップフロップ148のセット*入力Sと、１グループをなす2
0のＤラッチ150のイネーブル*入力とに接続されてい
る。フリップフロップ148のリセット*入力Rはリセット
信号を受信し、そのＱ出力が信号MRLFoundを供給する。
【００５５】ラッチ150の各Ｄ入力は、シーケンス生成
器137からの出力信号S[1]〜S[20]をそれぞれ受信し、そ
れらラッチ150の各Ｑ出力が、出力信号MRLS[1]〜MRLS[2
0]のうちの対応する信号を１つずつ供給する。
器137からの出力信号S[1]〜S[20]をそれぞれ受信し、そ
れらラッチ150の各Ｑ出力が、出力信号MRLS[1]〜MRLS[2
0]のうちの対応する信号を１つずつ供給する。
【００５６】カウンタ142,146およびラッチ144,150はま
た、それらのクロック入力でクロック信号を受信する。
た、それらのクロック入力でクロック信号を受信する。
【００５７】ＰＲＢＳ全体のデシメーションで最大長の
ランを識別することが所望される場合には、制御信号P
[1]〜P[20]がＰＲＢＳの特性多項式に対応する値でＰＲ
ＰＧに加えられ、極性制御信号Polが０に設定される。
クロック信号が開始されて、適切なシード値がシーケン
ス生成器137へとクロックされる。
ランを識別することが所望される場合には、制御信号P
[1]〜P[20]がＰＲＢＳの特性多項式に対応する値でＰＲ
ＰＧに加えられ、極性制御信号Polが０に設定される。
クロック信号が開始されて、適切なシード値がシーケン
ス生成器137へとクロックされる。
【００５８】リセット信号が印加されて出力MRLFoundが
クリアされ、次いで低レベル入力がラインFindMRLに印
加されて、カウンタ142によるカウントが可能となる。
各クロックパルスの発生時に、カウンタ142は、ゼロに
到達するまでその初期カウントをデクリメントする。そ
のカウントがゼロに達した時点で、そのカウンタ142の
終端カウント*出力TCがデータロード*入力Ldを起動す
る。これにより、そのカウンタ142が、６ビット信号Dcm
により規定される総カウントwにリセットされ、更に、
ラッチ144がシーケンス生成器137からの出力信号S[1]の
現在値を受信して格納し、またカウンタ146がそのカウ
ントのデクリメントを行うのが可能となる。
クリアされ、次いで低レベル入力がラインFindMRLに印
加されて、カウンタ142によるカウントが可能となる。
各クロックパルスの発生時に、カウンタ142は、ゼロに
到達するまでその初期カウントをデクリメントする。そ
のカウントがゼロに達した時点で、そのカウンタ142の
終端カウント*出力TCがデータロード*入力Ldを起動す
る。これにより、そのカウンタ142が、６ビット信号Dcm
により規定される総カウントwにリセットされ、更に、
ラッチ144がシーケンス生成器137からの出力信号S[1]の
現在値を受信して格納し、またカウンタ146がそのカウ
ントのデクリメントを行うのが可能となる。
【００５９】信号Dcmにより規定された更なる数のクロ
ックパルスの後、カウンタ142が再びリセットされ、信
号S[1]の値がラッチ144によりラッチされ、カウンタ146
がそのカウントをデクリメントする。従って、ラッチ14
4によりラッチされた値は、このラッチが受信した前の
値からビットストリームS[1]中でwビットだけ間隔が形
成されたものとなる。従って、ラッチ144の出力Ｑに現
れるビットシーケンスは、wのデシメーション間隔での
ビットストリームS[1]の所要のデシメーション化を構成
するものとなる。
ックパルスの後、カウンタ142が再びリセットされ、信
号S[1]の値がラッチ144によりラッチされ、カウンタ146
がそのカウントをデクリメントする。従って、ラッチ14
4によりラッチされた値は、このラッチが受信した前の
値からビットストリームS[1]中でwビットだけ間隔が形
成されたものとなる。従って、ラッチ144の出力Ｑに現
れるビットシーケンスは、wのデシメーション間隔での
ビットストリームS[1]の所要のデシメーション化を構成
するものとなる。
【００６０】このプロセスは、信号S[1]のラッチ値が２
進数１に留まる限り続行される。また、その値が２進数
０になった場合には、カウンタ146のデータロード*入力
Ldが起動されて、そのカウンタ146のカウントがその開
始値にリセットされる。従って、最大長よりも短いデシ
メーション化シーケンスにおける２進数１からなる任意
のシーケンスに対し、そのシーケンスに続く２進数０
が、カウンタ146中のカウントをリセットすることにな
る。
進数１に留まる限り続行される。また、その値が２進数
０になった場合には、カウンタ146のデータロード*入力
Ldが起動されて、そのカウンタ146のカウントがその開
始値にリセットされる。従って、最大長よりも短いデシ
メーション化シーケンスにおける２進数１からなる任意
のシーケンスに対し、そのシーケンスに続く２進数０
が、カウンタ146中のカウントをリセットすることにな
る。
【００６１】最大長のランが発生しない場合には、カウ
ンタ146はゼロまでカウントダウンすることができ、ゼ
ロまでカウントダウンした際に、その終端カウント*出
力TCがＳＲフリップフロップ148をセットして出力MRLFo
undを起動させ、更に１グループのＤラッチ150をイネー
ブルにする。それらのラッチは、その時点で、シーケン
ス生成器137からの出力信号S[1]〜S[20]の値を受信して
格納し、それらの値が、所要の特性多項式の計算のため
に出力ラインMRLS[1]〜MRLS[20]上で利用可能となるよ
うにする。
ンタ146はゼロまでカウントダウンすることができ、ゼ
ロまでカウントダウンした際に、その終端カウント*出
力TCがＳＲフリップフロップ148をセットして出力MRLFo
undを起動させ、更に１グループのＤラッチ150をイネー
ブルにする。それらのラッチは、その時点で、シーケン
ス生成器137からの出力信号S[1]〜S[20]の値を受信して
格納し、それらの値が、所要の特性多項式の計算のため
に出力ラインMRLS[1]〜MRLS[20]上で利用可能となるよ
うにする。
【００６２】その時点でのシーケンス生成器137の状態
が与えられる（出力ラインMRLS[1]〜MRLS[20]上に提供
される）と、最大ランレングスシーケンスの直後に続く
デシメーション化シーケンスの部分は、ＰＲＢＳ全体に
ついての既知の多項式とＭＲＬ検出器により見いだされ
た生成器の状態とから、ＰＲＢＳ全体の更なるビットを
計算し、それらの更なるビットのうちのw番目毎のビッ
トを選択することにより、導出することができる。ｎビ
ットの合計が選択される必要がある。ここで、ｎはＰＲ
ＢＳ全体の特性多項式の次数である。
が与えられる（出力ラインMRLS[1]〜MRLS[20]上に提供
される）と、最大ランレングスシーケンスの直後に続く
デシメーション化シーケンスの部分は、ＰＲＢＳ全体に
ついての既知の多項式とＭＲＬ検出器により見いだされ
た生成器の状態とから、ＰＲＢＳ全体の更なるビットを
計算し、それらの更なるビットのうちのw番目毎のビッ
トを選択することにより、導出することができる。ｎビ
ットの合計が選択される必要がある。ここで、ｎはＰＲ
ＢＳ全体の特性多項式の次数である。
【００６３】例えば、選択されたｎビットが001010であ
ることが分かっている次数ｎ＝６の特性多項式を有する
（デシメーション化）ＰＲＢＳの場合、その多項式は以
下のようにして導出される。即ち、選択されたｎビット
には最大長の２進数１のランが先行していることが既知
であり、以下のサンプルシーケンス（選択されたｎビッ
トを符号Ｕ〜Ｚで示す）が与えられる。
ることが分かっている次数ｎ＝６の特性多項式を有する
（デシメーション化）ＰＲＢＳの場合、その多項式は以
下のようにして導出される。即ち、選択されたｎビット
には最大長の２進数１のランが先行していることが既知
であり、以下のサンプルシーケンス（選択されたｎビッ
トを符号Ｕ〜Ｚで示す）が与えられる。
【００６４】
【表５】
【００６５】特性多項式は次の一般的な形式を有する。
【００６６】ｈ6ｘ6 ＋ ｈ5ｘ5 ＋ ｈ4ｘ4 ＋ ｈ3ｘ3
＋ ｈ2ｘ2 ＋ ｈ1ｘ ＋ １ ここで、係数ｈ1〜ｈ6は、その関連項ｘ〜ｘ6が多項式
中に存在するか否かに依存して１または０の値をそれぞ
れ有する。シーケンス中の各々の連続したビットｂは、
次の数式（排他的ＯＲ演算）によりその６つ前のビット
と関連している。
＋ ｈ2ｘ2 ＋ ｈ1ｘ ＋ １ ここで、係数ｈ1〜ｈ6は、その関連項ｘ〜ｘ6が多項式
中に存在するか否かに依存して１または０の値をそれぞ
れ有する。シーケンス中の各々の連続したビットｂは、
次の数式（排他的ＯＲ演算）によりその６つ前のビット
と関連している。
【００６７】 ｂ＝ｈ6ｂ-6＋ｈ5ｂ-5＋ｈ4ｂ-4＋ｈ3ｂ-3＋ｈ2ｂ-2＋ｈ1ｂ-1 (3) ここでｂ-1はｂの直前のビットを示し、ｂ-6はビットｂ
の６ビット前で生じるビットを示している。必要なこと
は、ｈ1〜ｈ6の値を決定することである。これは、項ｂ
-1〜ｂ-6に実際のビット値を代入して既選択ビットＵ〜
Ｚの各々について数式３を評価することにより行うこと
ができる。その結果としてのビットＵ〜Ｚについての数
式を以下に示す。ここで、左側のサンプルシーケンスに
は、代入されたビット値が下線で示されている。
の６ビット前で生じるビットを示している。必要なこと
は、ｈ1〜ｈ6の値を決定することである。これは、項ｂ
-1〜ｂ-6に実際のビット値を代入して既選択ビットＵ〜
Ｚの各々について数式３を評価することにより行うこと
ができる。その結果としてのビットＵ〜Ｚについての数
式を以下に示す。ここで、左側のサンプルシーケンスに
は、代入されたビット値が下線で示されている。
【００６８】111111 001010 Ｕ=０=(ｈ6*１+ｈ5*１+ｈ4*１+ｈ3*１+ｈ2*１)+ｈ1*１ (4) 111111001010 Ｖ＝０＝(ｈ6*１+ｈ5*１+ｈ4*１+ｈ3*１)+ｈ2*１+０ (5) 数式(5)の最終項は０に設定することができる。これ
は、この数式(5)のビットｂ-1が０であることが分かっ
ているからである。ビットＶについての数式(5)は、ｈ1
の値に関係なくビットＵについての数式(4)の括弧中の
部分と等価であることが分かる。更に、選択されたｎビ
ットより、ビットＶは０に等しいことが分かっている。
この値をビットＵについての数式(4)の括弧中の部分に
代入すると、ｈ1について値０が直ちにもたらされる。
ここで、このｈ1についての値を含め、ビットＷについ
ての数式を同様にして公式化することができる。
は、この数式(5)のビットｂ-1が０であることが分かっ
ているからである。ビットＶについての数式(5)は、ｈ1
の値に関係なくビットＵについての数式(4)の括弧中の
部分と等価であることが分かる。更に、選択されたｎビ
ットより、ビットＶは０に等しいことが分かっている。
この値をビットＵについての数式(4)の括弧中の部分に
代入すると、ｈ1について値０が直ちにもたらされる。
ここで、このｈ1についての値を含め、ビットＷについ
ての数式を同様にして公式化することができる。
【００６９】 111111001010 Ｗ＝１＝(ｈ6*１+ｈ5*１+ｈ4*１)+ｈ3*１+０+０*０ (6) ビットｂ-2が０であることが分かっているので、この場
合も、ｈ2の実際の値に関係なく、終わりから２番目の
項を０に設定することができる。数式(5)の括弧中の部
分にビットＷについての既知の値１を代入すると、ｈ2
について値１がもたらされる（この文脈における全ての
演算が排他的ＯＲ(modulo2)であるので符号は無視でき
る)。この手順をビットＸについて繰り返すと、以下の
結果がもたらされる。
合も、ｈ2の実際の値に関係なく、終わりから２番目の
項を０に設定することができる。数式(5)の括弧中の部
分にビットＷについての既知の値１を代入すると、ｈ2
について値１がもたらされる（この文脈における全ての
演算が排他的ＯＲ(modulo2)であるので符号は無視でき
る)。この手順をビットＸについて繰り返すと、以下の
結果がもたらされる。
【００７０】 111111001010 Ｘ＝０＝(ｈ6*１+ｈ5*１)+ｈ4*１+０+１*０+０*１ (7) これを数式(6)に代入すると、ｈ3についての値１がもた
らされる。ビットＹについての数式は次の通りである。
らされる。ビットＹについての数式は次の通りである。
【００７１】 111111001010 Ｙ＝１＝(ｈ6*１)+ｈ5*１+０+１*０+１*１+０*０ (8) これより、数式(7)の括弧中の部分が０に等しいことが
分かり、ｈ4について値０が得られる。最後に、ビット
Ｚについての数式は次のようになる。
分かり、ｈ4について値０が得られる。最後に、ビット
Ｚについての数式は次のようになる。
【００７２】 111111001010 Ｚ＝０＝ｈ6*１+０+０*０+１*１+１*０+０*１ (9) これよりｈ6について値１が得られ、更に数式(8)からｈ
5について値１が得られる。従って、所要の多項式は次
の通りとなる。
5について値１が得られる。従って、所要の多項式は次
の通りとなる。
【００７３】 ｘ6 ＋ ｘ5 ＋ ｘ3 ＋ ｘ2 ＋ １
（１０） 以下に本発明の実施態様を列挙する。
（１０） 以下に本発明の実施態様を列挙する。
【００７４】１．可変特性多項式を有する疑似ランダム
２進パターンを生成する装置であって、この装置が、前
記パターンの前記多項式に関連する可変特性多項式を有
する個々のＬＦＳＲシーケンスを各々が生成する複数の
ＬＦＳＲシーケンス生成器を備え、その各生成器は、前
記パターンの１ビット位置についてのビットを生成する
よう構成されており、その各生成器が、１つの入力ステ
ージと、少なくとも１つの中間ステージと、１つの出力
ステージとを備えており、各生成器の前記ステージが、
それらステージを介して信号を順次伝搬するように接続
され、各生成器中のステージのうちの少なくとも１つの
ステージが、その生成器のそのステージについての個々
の制御信号に応じて、そのステージを通る信号伝搬がそ
の生成器についてのフィードバック信号により影響を受
けるか否かを判定し、前記制御信号が、ＬＦＳＲシーケ
ンスについての前記特性多項式と関連するものであり、
各ステージについての前記制御信号が、前記２進パター
ン中の選択されたビット位置で生じる所定長のビットシ
ーケンスの部分を生成し、前記部分から前記制御信号を
導出する、というステップにより導出されることを特徴
とする、疑似ランダム２進パターンの生成装置。
２進パターンを生成する装置であって、この装置が、前
記パターンの前記多項式に関連する可変特性多項式を有
する個々のＬＦＳＲシーケンスを各々が生成する複数の
ＬＦＳＲシーケンス生成器を備え、その各生成器は、前
記パターンの１ビット位置についてのビットを生成する
よう構成されており、その各生成器が、１つの入力ステ
ージと、少なくとも１つの中間ステージと、１つの出力
ステージとを備えており、各生成器の前記ステージが、
それらステージを介して信号を順次伝搬するように接続
され、各生成器中のステージのうちの少なくとも１つの
ステージが、その生成器のそのステージについての個々
の制御信号に応じて、そのステージを通る信号伝搬がそ
の生成器についてのフィードバック信号により影響を受
けるか否かを判定し、前記制御信号が、ＬＦＳＲシーケ
ンスについての前記特性多項式と関連するものであり、
各ステージについての前記制御信号が、前記２進パター
ン中の選択されたビット位置で生じる所定長のビットシ
ーケンスの部分を生成し、前記部分から前記制御信号を
導出する、というステップにより導出されることを特徴
とする、疑似ランダム２進パターンの生成装置。
【００７５】２．前記疑似ランダム２進パターンが長さ
２ｎ−１ビットを有し、前記部分が少なくとも２ｎビッ
トからなることを特徴とする、前項１記載の装置。
２ｎ−１ビットを有し、前記部分が少なくとも２ｎビッ
トからなることを特徴とする、前項１記載の装置。
【００７６】３．各ステージについての前記制御信号が
Berlekamp-Masseyアルゴリズムに従って前記部分から導
出されることを特徴とする、前項２記載の装置。
Berlekamp-Masseyアルゴリズムに従って前記部分から導
出されることを特徴とする、前項２記載の装置。
【００７７】４．所定値の最大長ビットシーケンスの発
生を検出する手段を含むことを特徴とする、前項１ない
し前項３の何れかに記載の装置。
生を検出する手段を含むことを特徴とする、前項１ない
し前項３の何れかに記載の装置。
【００７８】５．前記制御信号をＬＦＳＲシーケンスの
前記特性多項式と関連させて、非ゼロの係数を有する多
項式の項に対応するステージを介した信号伝搬が前記フ
ィードバック信号による影響を受けるようにしたことを
特徴とする、前項１ないし前項４の何れかに記載の装
置。
前記特性多項式と関連させて、非ゼロの係数を有する多
項式の項に対応するステージを介した信号伝搬が前記フ
ィードバック信号による影響を受けるようにしたことを
特徴とする、前項１ないし前項４の何れかに記載の装
置。
【００７９】６．前記生成器についての前記フィードバ
ック信号が、その生成器の前記出力ステージからの出力
信号からなることを特徴とする、前項５記載の装置。
ック信号が、その生成器の前記出力ステージからの出力
信号からなることを特徴とする、前項５記載の装置。
【００８０】７．各ステージが、ステージの動作状態を
表す信号を記憶する記憶手段と、ステージについての入
力信号と前記出力ステージからの前記出力信号とのモジ
ューロ２加算を行って加算信号を生成する手段と、前記
ステージについての前記制御信号に応じて、前記入力信
号と前記加算信号とのうちの選択された１つを前記記憶
手段へ接続する切換手段とからなり、前記中間ステージ
および前記出力ステージの各々が、その各々の先行ステ
ージからの出力信号を前記入力信号として受信すること
を特徴とする、前項６記載の装置。
表す信号を記憶する記憶手段と、ステージについての入
力信号と前記出力ステージからの前記出力信号とのモジ
ューロ２加算を行って加算信号を生成する手段と、前記
ステージについての前記制御信号に応じて、前記入力信
号と前記加算信号とのうちの選択された１つを前記記憶
手段へ接続する切換手段とからなり、前記中間ステージ
および前記出力ステージの各々が、その各々の先行ステ
ージからの出力信号を前記入力信号として受信すること
を特徴とする、前項６記載の装置。
【００８１】８．前記加算手段が排他的ＯＲゲートから
なることを特徴とする、前項７記載の装置。
なることを特徴とする、前項７記載の装置。
【００８２】９．前記切換手段がマルチプレクサからな
ることを特徴とする、前項７または前項８記載の装置。
ることを特徴とする、前項７または前項８記載の装置。
【００８３】１０．前記記憶手段がＤラッチ回路からな
ることを特徴とする、前項７ないし前項９の何れかに記
載の装置。
ることを特徴とする、前項７ないし前項９の何れかに記
載の装置。
【００８４】１１．前記出力ステージが、前記出力ステ
ージの動作状態を表す信号と入力端子における信号との
うちの１つを選択する出力切換手段を含み、前記出力ス
テージからの前記出力信号が、前記出力切換手段により
選択された信号から導出されることを特徴とする、前項
１ないし前項１０の何れかに記載の装置。
ージの動作状態を表す信号と入力端子における信号との
うちの１つを選択する出力切換手段を含み、前記出力ス
テージからの前記出力信号が、前記出力切換手段により
選択された信号から導出されることを特徴とする、前項
１ないし前項１０の何れかに記載の装置。
【００８５】１２．前記出力ステージの動作状態を表す
前記信号が前記出力ステージ中の前記切換手段から取ら
れることを特徴とする、前項７ないし前項１０の何れか
に従属する前項１１記載の装置。
前記信号が前記出力ステージ中の前記切換手段から取ら
れることを特徴とする、前項７ないし前項１０の何れか
に従属する前項１１記載の装置。
【００８６】１３．可変特性多項式を有する疑似ランダ
ム２進パターンを生成する方法であって、この方法が、
前記パターンの前記多項式に関連する可変特性多項式を
各々が有する複数のＬＦＳＲシーケンスを生成し、その
各ＬＦＳＲシーケンスが、前記パターンの１ビット位置
についてのビットに寄与し、各々のＬＦＳＲシーケンス
の生成が、個々の制御信号に応じて、そのシーケンスに
寄与しているビット信号伝搬がそのシーケンスについて
のフィードバック信号により影響を受けるか否かを判定
し、前記制御信号が、ＬＦＳＲシーケンスについての特
性多項式に関連しており、前記制御信号が、前記２進パ
ターン中の選択されたビット位置で生じる所定長のビッ
トシーケンスの部分を生成し、前記部分から前記制御信
号を導出する、というステップにより導出される、とい
うステップを含むことを特徴とする、前記の疑似ランダ
ム２進パターンの生成方法。
ム２進パターンを生成する方法であって、この方法が、
前記パターンの前記多項式に関連する可変特性多項式を
各々が有する複数のＬＦＳＲシーケンスを生成し、その
各ＬＦＳＲシーケンスが、前記パターンの１ビット位置
についてのビットに寄与し、各々のＬＦＳＲシーケンス
の生成が、個々の制御信号に応じて、そのシーケンスに
寄与しているビット信号伝搬がそのシーケンスについて
のフィードバック信号により影響を受けるか否かを判定
し、前記制御信号が、ＬＦＳＲシーケンスについての特
性多項式に関連しており、前記制御信号が、前記２進パ
ターン中の選択されたビット位置で生じる所定長のビッ
トシーケンスの部分を生成し、前記部分から前記制御信
号を導出する、というステップにより導出される、とい
うステップを含むことを特徴とする、前記の疑似ランダ
ム２進パターンの生成方法。
【００８７】１４．前記疑似ランダム２進パターンが長
さ２n−１ビットを有し、前記部分が少なくとも２ｎビ
ットからなることを特徴とする、前項１３記載の方法。
さ２n−１ビットを有し、前記部分が少なくとも２ｎビ
ットからなることを特徴とする、前項１３記載の方法。
【００８８】１５．前記制御信号がBerlekamp-Masseyア
ルゴリズムに従って前記部分から導出されることを特徴
とする、前項１４記載の方法。
ルゴリズムに従って前記部分から導出されることを特徴
とする、前項１４記載の方法。
【００８９】１６．前記ビット信号伝搬が、ＬＦＳＲシ
ーケンスの前記特性多項式の対応項における非ゼロの係
数を示す値を前記制御信号が有する伝搬ステップに関し
て、前記フィードバック信号により影響を受けることを
特徴とする、前項１３ないし前項１５の何れかに記載の
方法。
ーケンスの前記特性多項式の対応項における非ゼロの係
数を示す値を前記制御信号が有する伝搬ステップに関し
て、前記フィードバック信号により影響を受けることを
特徴とする、前項１３ないし前項１５の何れかに記載の
方法。
【００９０】
【発明の効果】本発明は上述のように構成したので、可
変特性多項式を有する考え得る全てのパターンを生成可
能な低コストの疑似ランダム２進パターン生成方法およ
び装置を提供することができる。
変特性多項式を有する考え得る全てのパターンを生成可
能な低コストの疑似ランダム２進パターン生成方法およ
び装置を提供することができる。
【図１】線形フィードバックシフトレジスタを示すブロ
ック図である。
ック図である。
【図２】ＰＲＢＳの一部およびそのデシメーションを示
す説明図である。
す説明図である。
【図３】ＬＦＳＲシーケンスを生成し、特性多項式の変
更手段を組み込んだ回路の概要を示すブロック図であ
る。
更手段を組み込んだ回路の概要を示すブロック図であ
る。
【図４】図３に示す回路を８つ組み込んだ疑似ランダム
パターン生成器の概要を示すブロック図である。
パターン生成器の概要を示すブロック図である。
【図５】図４に示す疑似ランダムパターン生成器を２つ
組み込んだ、装置のビットエラー率をテストするための
構成の概要を示すブロック図である。
組み込んだ、装置のビットエラー率をテストするための
構成の概要を示すブロック図である。
【図６】疑似ランダム２進シーケンス中の２進数１の最
大長のランの発生を検出する回路の概要を示すブロック
図である。
大長のランの発生を検出する回路の概要を示すブロック
図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 5/156 Ｚ 7402−5Ｊ
Claims (1)
- 【請求項１】可変特性多項式を有する疑似ランダム２進
パターンを生成する装置であって、この装置が、前記パ
ターンの前記多項式に関連する可変特性多項式を有する
個々の線形フィードバックシフトレジスタシーケンスを
各々が生成する複数の線形フィードバックシフトレジス
タシーケンス生成器を備え、その各生成器は、前記パタ
ーンの１ビット位置についてのビットを生成するよう構
成されており、その各生成器が、１つの入力ステージ
と、少なくとも１つの中間ステージと、１つの出力ステ
ージとを備えており、各生成器の前記ステージが、それ
らステージを介して信号を順次伝搬するように接続さ
れ、各生成器中のステージのうちの少なくとも１つのス
テージが、その生成器のそのステージについての個々の
制御信号に応じて、そのステージを通る信号伝搬がその
生成器についてのフィードバック信号により影響を受け
るか否かを判定し、前記制御信号が、線形フィードバッ
クシフトレジスタシーケンスについての前記特性多項式
と関連するものであり、各ステージについての前記制御
信号が、 前記２進パターン中の選択されたビット位置で生じる所
定長のビットシーケンスの部分を生成し、 前記部分から前記制御信号を導出する、というステップ
により導出されることを特徴とする、疑似ランダム２進
パターン生成装置。
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Publications (2)
| Publication Number | Publication Date |
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| JPH0772222A true JPH0772222A (ja) | 1995-03-17 |
| JP3437635B2 JP3437635B2 (ja) | 2003-08-18 |
Family
ID=8214373
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| US (1) | US5446683A (ja) |
| EP (1) | EP0620518B1 (ja) |
| JP (1) | JP3437635B2 (ja) |
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