JPH0777384B2

JPH0777384B2 - 回線シミュレータ

Info

Publication number: JPH0777384B2
Application number: JP63138378A
Authority: JP
Inventors: 孝次小林; 敦勝亦
Original assignee: 山武ハネウエル株式会社
Priority date: 1988-06-07
Filing date: 1988-06-07
Publication date: 1995-08-16
Anticipated expiration: 2010-08-16
Also published as: JPH01309446A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、通信機器の性能試験等のために通信路に生じ
得るノイズや通信障害となる現象を模擬的に発生させる
回線シミュレータに関する。

［従来の技術］近年、ディジタル通信技術の発達に伴ない、種々の通信
手順を内蔵したLSIの開発が盛んに行われているが、通
信用に開発されたLSIをテストし評価するには、実際の
通信路において起こり得る現象を取り入れる必要があ
る。特に実際の通信路にはノイズがつきものであり、ノ
イズによるエラーが伝送信号に発生する。それ故、通信
用LSIは、通信路に生じ得るノイズを考慮して設計され
なければならない。そこで、通信用LSIを試作した時に
テストするため、一定のノイズを与えてそれに対するエ
ラーレート（発生率）を測定する装置が知られている。

［発明が解決しようとする課題］しかしながら、従来のエラーレート測定装置では、通信
用LSIに与えるノイズは静電ノイズ発生器で発生するア
ナログノイズであり、そのパターンは一定のものに固定
されているため、実際に生じ得るノイズやその他の現象
を反映しているものでなく、種々のノイズに対するエラ
ーレートの測定はできないという問題点があった。

本発明の目的は、通信用LSI等の開発に際し通信回線に
おいて実際に生じ得るノイズや通信障害となる現象を模
擬的に発生させることができ、特に伝送信号に波形歪を
生じさせる立上り遅れ時間と立下り遅れ時間の設定及び
変更ができる回線シミュレータを提供することである。

［課題を解決するための手段］本発明は、実際の通信回線をシミュレートする回線シミ
ュレータであって、通信回線で生じ得る波形歪を発生す
るための立上り遅れ時間と立下り遅れ時間をそれぞれ個
別に可変設定可能なパラメータ設定手段と、該パラメー
タ設定手段で設定された立上り遅れ時間と立下り遅れ時
間に応じて、外部から入力された信号のデューティ比を
変えて出力する回線部とを備えて構成される。

［作用］本発明の回線シミュレータにおいては、パラメータ設定
手段で立上り遅れ時間と立下り遅れ時間をそれぞれ個別
に設定できる。回線部では、パラメータ設定手段で設定
された立上り遅れ時間と立下り遅れ時間に応じて入力信
号のデューティ比を変える。これにより、プログラマブ
ルに設定された波形歪をもつ信号が回線部から出力さ
れ、種々の波形歪に対する通信テストをすることができ
る。また、立上り遅れと立下り遅れを短時間のうちに変
えていくことにより、ジッタ（波形のゆらぎ）を生じさ
せることもできる。

このように、立上り遅れ時間と立下り遅れ時間をそれぞ
れ個別に設定可能とし、その設定によって正常な入力信
号に任意の波形歪を加えることができ、実際の通信路に
おいて起こり得る波形歪に対するテスト等が可能にな
る。

［実施例］第１図は本発明の一実施例を示し、第２図は実施例の回
線シミュレータを接続した通信システムを示す。図の回
線シミュレータは、パラメータ設定器１とシミュレータ
本体３と回線部４とから成る。

パラメータ設定器１は、通信回線で生じ得るノイズを発
生するためのビットエラーレート等のパラメータをバス
２を介してシミュレータ本体３に入力するものであり、
このパラメータ設定器としてはマイクロコンピュータが
使用できる。

シミュレータ本体３は、パラメータ設定器１で設定され
たパラメータを保持すると共に、後述の回路で発生した
乱数を上記パラメータに従って選択してビットエラー信
号を発生するものであり、第１図に示す各種のレジスタ
から成るレジスタファイル７と、ビットエラー信号を発
生する信号発生部８と、各回路部の動作に必要なクロッ
ク信号を供給するクロック発生回路９とを含む。

第２図の通信システムでは、本発明の回線シミュレータ
で複数（この場合３本）の回線のシミュレーションを行
うため、シミュレータ本体３に複数の回線部4A,4B,4Cを
接続している。各回線部は、複数の通信装置5A,5B,5Cを
ループ状に接続した伝送路6A,6B,6Cに接続される。使用
時には、シミュレータ本体３で発生したビットエラー信
号を回線部4A,4B,4Cに送り、各回線部で各伝送路6A,6B,
6Cから入力された信号にノイズを加える処理を施して出
力する。従って、各通信装置5A,5B,5Cの出力をチェック
することにより、耐ノイズ性等のテストをすることがで
きる。

以下、第１図に示した回線シミュレータの構成と作用を
説明する。

まず、レジスタファイル７は、パラメータ設定器１で設
定されたパラメータを保持する保持手段として機能する
もので、乱数初期値設定レジスタ11、ビットエラーレー
ト設定レジスタ12、ビットエラーパルス幅設定レジスタ
13、ビットエラーモード設定レジスタ14、立上り遅れ設
定レジスタ15、立下り遅れ設定レジスタ16、及び回線断
続レジスタ17を含んでいる。

乱数初期値設定レジスタ11は、後述の疑似乱数発生回路
21の初期値を設定するためのレジスタである。このレジ
スタに初期値を書き込むことにより、類似乱数発生回路
21に直接プリセットを行う。また、このレジスタで一定
の初期値を設定すると、疑似乱数発生回路21から同じビ
ットエラーパターンを生成できるので、再テストをする
場合等に有効である。

ビットエラーレート設定レジスタ12は、ビットエラーレ
ートを設定するためのレジスタで、１回線当り約10^-3〜
10^-8回/bitのエラーを設定できる。各回線は、同じビッ
トエラーレートでビットエラーを発生する。また、この
レジスタにより各回線毎にビットエラー発生又は非発生
を設定することができる。

ビットエラーパルス幅設定レジスタ13は、後述のビット
エラー発生時にそのパルス幅を設定するレジスタであ
る。設定範囲は０〜FFFFであり、その設定値ｎによりｎ
〜（ｎ＋１）μsecのパルス幅が発生する。

ビットエラーモード設定レジスタ14は、後述のように、
通信路から回線部４に入力された信号にノイズとして付
加するビットエラーの種類（Normal、High、Low又は反
転）を設定するためのレジスタである。これを“Norma
l"に設定した場合は、後述のビットエラー発生時でも、
回線部４に入力された信号は変化しない。しかし、“Hi
gh"に設定した場合は、ビットエラー発生時に入力信号
がＨレベルに変化して回線部４から出力され、“Low"に
設定した場合は、ビットエラー発生時に入力信号がＬレ
ベルに変化して出力される。また、反転モードにした場
合は、ビットエラー発生時に入力信号が反転して出力さ
れる。このビットエラーモード設定レジスタ14は、複数
の回線に対し別々に設定できる。

立上り、立下り遅れ設定レジスタ15,16は、実際の通信
路で起こり得る障害の一つとして、立上り時間の遅れ及
び立下り時間の遅れを個別に設定するレジスタである。
クロック発生回路９で発生するクロック周波数をポーレ
ートの16倍に設定した場合、1/16データビット時間単位
の遅れを設定できる。これらのレジスタによる遅れ時間
の設定も、複数の回線に対して別々にできる。

回線断続レジスタ17は、通信障害の一つとして回線別に
通信路を断続するための手段であり、回線断の場合に
は、回線部４からの出力を高インピーダンスにすること
ができる。

次に、信号発生部８は、実際の通信回線に生じ得るノイ
ズを模擬的に発生させるためのエラー信号を生成する回
路部であり、類似乱数発生回路21、ビットエラー発生回
路22及びビットエラーパルス幅発生回路23から成る。

類似乱数発生回路21は、第３図に示すように、32個のＤ
フリップフロップD₁〜D₃₂と、13個のExclusive OR回路E
₁〜E₁₃とから成り、次式に従って類似乱数を生成する。

X³²＋X²⁶＋X²³＋X²²＋X¹⁶＋X¹²＋X¹¹＋X¹⁰ ＋X⁸＋X⁷＋X⁵＋X⁴＋X²＋X¹＋１すなわち、順次接続したＤフリップフロップD₁〜D₃₂の
間にExclusive OR回路E₁〜E₁₃を介在させ、各フリップ
フロップD₃₂〜D₁の出力X³²〜X¹を変化させることによ
り、類似乱数を発生するものである。このような構成の
疑似乱数発生回路それ自体は公知である。

この疑似乱数発生回路21に供給されるクロック周波数の
範囲は1M Hz〜31.25K Hzで、通常は通信速度（ボーレー
ト）に合わせる。しかし、通信速度と異なる値に設定す
ることにより、ビットエラーレートを大きく変えること
もできる。例えば1M Hzのクロックで動作させた場合の
周期は、約1.2時間である。

この類似乱数発生回路21では、発生する乱数の初期値を
設定するため、各ＤフリップフロップD₁〜D₃₂はセット
端子を有し、その端子に前述の乱数初期値設定レジスタ
11の出力信号を入力することで、Ｄフリップフロップを
セット状態にする。すなわち、乱数初期値設定レジスタ
11に初期値を書き込むことにより、そのレジスタ出力が
ＤフリップフロップD₁〜D₃₂のセット端子に加えられ、
疑似乱数発生回路21の初期値をプリセットすることがで
きる。

次に、ビットエラー発生回路22は、第４図に示すよう
に、前記ビットエラーレート設定レジスタ12からのビッ
トエラー信号をデコードするデコーダ31と、このデコー
ダ31からの信号により、疑似乱数発生回路21で生成した
疑似乱数のうち使用する信号のみを出力するデータセレ
クタ32と、このデータセレクタ32から出力される信号が
全てＨのときにビットエラー発生信号を出力するAND回
路33とから成る。結果として、データセレクタ32で選択
された乱数信号の数をｎとすると、1/2^Mの確率でビット
エラー発生信号が出力される。

また、ビットエラーパルス幅発生回路23は、第５図に示
すようにタイマ34とRSフリップフロップ35とから成る。
動作時には、第６図に示すように、上記ビットエラー発
生回路22からの出力（ビットエラー発生信号）をスター
ト信号としてタイマ34を始動させると共に、RSフリップ
フロップ35をセットし、ビットエラーパルスを発生す
る。タイマ34は、前述のビットエラーパルス幅設定レジ
スタ13で設定されたパルス幅の時間をカウントした時ス
トップ信号を発生し、RSフリップフロップ35をリセット
する。これにより、設定されたパルス幅のビットエラー
信号が得られる。そのパルス幅は設定値ｎに対しｎ〜
（ｎ＋１）μsecとなる。ビットエラーパルスが終了し
ないうちに次の信号が来た時には、その時点から更に設
定値だけパルス幅を伸ばす。

このビットエラーパルス幅発生回路23は、第２図のよう
に複数の回線部4A,4B,4Cを接続した場合には、各回線部
にそれぞれ異なるパルス幅のノイズを発生させるように
回線部の個数分設けられる。

クロック発生回路９は、一定周波数（例えば16M Hz）の
水晶発振モジュールからの出力信号を分周し、上述の各
回路に必要なクロック信号を発生するものである。

次に、回線部４は、これに入力された信号をシミュレー
タ本体３から与えられたパラメータ通りに加工して出力
する部分であり、回線断続もここで行う。また、プロト
コルアナライザ等の外部装置を接続して、モニタ又はシ
ミュレーションをすることも可能である。

詳細には第７図に示すように、回線部４は、伝送路から
入力される信号をレベル変換するレシーバ41と、入力信
号の立上りを検出する立上り検出回路42と、タイマ43及
び44と、入力信号の立下りを検出する立下り検出回路45
と、RSフリップフロップ46と、ノイズ付加回路47と、そ
の出力信号をレベル変換して伝送路に出力するドライバ
48とを備えている。各検出回路42,45はＤフリップフロ
ップで、各タイマ43,44はダウンカウンタでそれぞれ構
成される。

動作時には、検出回路42,45で入力信号の立上り、立下
りを検出すると、タイマ43,44を始動させる。各タイマ4
3,44は、それぞれレジスタファイル７の立上り、立下り
遅れ設定レジスタ15,16から送られる信号（立上り、立
下り遅れ値）で決められた遅れ時間後に出力を変化させ
る。RSフリップフロップ46は、立上り遅れタイマ43の出
力変化でセットされ、立下り遅れタイマ44の出力変化で
リセットされる。これにより、第８図に示すように、予
め設定された立上り、立下り遅れをもつ信号が出力され
る。

このように、検出回路42,45とタイマ43及び44とRSフリ
ップフロップ46とは、通信路から入力される信号の立上
り時間及び立下り時間を、それぞれ１データビット時間
未満の範囲（次の信号変化の直前まで）で遅らせること
ができる波形変換回路を構成している。設定値をｎ、こ
の回路に用いるクロックの周期をＴとすると、遅延時間
はnT〜（ｎ＋１）Ｔである。

タイマ43及び44に供給するクロック信号としては、通常
はボーレートの16倍の周波数を用いるが、これより周波
数の小さいクロックを用いて長い遅延を生じさせること
もできる。この場合、立上り遅延時間は次の立上りの直
前まで、立下り遅延時間は次の立下りの直前までとな
る。

上記波形変換回路は、立上り／立下りの遅延時間をそれ
ぞれ個別に設定することにより、入力信号のデューティ
比を変えることができる。また、各遅れ値を変化させる
ことにより、ジッタ（波形のゆらぎ）を生じさせること
もできる。

次に、回線部４のノイズ付加回路47は、RSフリップフロ
ップ46から出力された信号に、前述のビットエラーモー
ド設定レジスタ14からの出力で指定されたエラーモード
（Normal、High、Low又は反転）のノイズを付加するも
のであり、ビットエラー信号が発生していない時（ビッ
トエラーパルスがＬの時）には、エラーモードに関係な
く入力信号をそのまま出力するが、ビットエラー信号が
発生している時（ビットエラーパルスがＨの時）は、エ
ラーモードに従って入力信号を変化させて出力する。

このような動作を行うノイズ付加回路47は、例えば第９
図に示すように構成される。この例の場合、ノイズ付加
回路は、入力INをそのまま“Normal"信号として出力す
るライン50と、入力IN及びビットエラーパルスに応じ
て、それらのAND、OR、EX−ORをそれぞれ出力する各論
理素子51,52,53と、これらの出力をエラーモードに応じ
て選択的に出力するためのデータセレクタ54とで構成さ
れ、データセレクタ54からの出力OUTをノイズ付加信号
として出力する。

このようなノイズ付加回路によれば、入出力信号の波形
は、第10図に示すようになる。

すなわち、エラーモードがLow固定の場合にはビットエ
ラーパルスが発生している間、出力は入力に関係なくLo
wになり、エラーモードがHigh固定の場合には、ビット
エラーパルスが発生している間、出力は入力に関係なく
Highになる。エラーモードが反転の場合も同様に、ビッ
トエラーパルスが発生している間出力は入力の反転とな
る。エラーモードがNormalの場合には、ビットエラーパ
ルスが発生していても、入力信号がそのまま出力される
（ノイズは付加されない）。

上記ノイズ付加回路47からの出力信号は、ドライバ48で
レベル変換されて伝送路に出力されるが、ドライバ48
は、前述の回線断続レジスタ17からの回線断信号で閉じ
られる。すなわち、回線断続レジスタ17が回線断信号を
出力した時は、ドライバ48の出力側が高インピーダンス
となり、伝送路を実質的に切断状態とすることができ
る。

かくして、実施例の回線シミュレータは、乱数をベース
として予め設定したビットエラーを生じさせ、これに対
する通信装置の反応等のテストを可能にするものであ
る。また、通信回線で生じ得る波形歪をシミュレートす
ることや回線切断も可能であり、通信装置の性能を総合
的にテストすることができる。

以上、本発明を実施例によって説明したが、本発明はこ
れに限らず、回線シミュレータの各回路部は、上記の機
能を有するものであれば任意の回路で構成することがで
きる。

［発明の効果］上記のように、本発明によれば、伝送信号に波形歪を生
じさせる立上りと立下りの遅れ時間をそれぞれ個別に可
変制定可能とし、それらの設定時間に応じて入力信号の
デューティ比を任意に変えられるようにしたので、実際
の通信回線上で生じ得る波形歪をプログラマブルに設定
したり変更したりすることができ、実際に回線を設置し
なくても、種々のノイズ環境における通信テストが可能
となる。

従って、新たに設計し開発した通信LSI等の通信装置に
ついて、種々の通信障害に対する通信装置の挙動や性能
の試験を容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本発明の回線シミュレータを接続した通信シス
テムの例を示すブロック図、第３図は疑似乱数発生回路の説明図、第４図はビットエラー発生回路の構成図、第５図はビットエラーパルス幅発生回路の構成図、第６図はビットエラーパルス幅発生回路に入力される信
号とその出力信号を示す波形図、第７図は回線部の構成図、第８図は回線部の波形変換回路に入力される信号とその
出力信号を示す波形図、第９図は第７図に示されたノイズ付加回路の構成の一例
を示す図、第10図はノイズ付加回路の入出力信号の波形図である。１……パラメータ設定器、２……バス、３……シミュレータ本体、４……回線部、 5A,5B,5C……通信装置、 6A,6B,6C……伝送路、７……レジスタファイル、８……信号発生部、９……クロック発生回路。

Claims

【特許請求の範囲】

【請求項１】通信回線で生じ得る波形歪を発生するため
の立上り遅れ時間と立下り遅れ時間をそれぞれ個別に可
変設定可能なパラメータ設定手段と、該パラメータ設定手段で設定された立上り遅れ時間と立
下り遅れ時間に応じて、外部から入力された信号のデュ
ーティ比を変えて出力する回線部とを備えたことを特徴
とする回線シミュレータ。