KR100251699B1 - 범용 입력 데이터 샘플링장치 및 방법 - Google Patents

범용 입력 데이터 샘플링장치 및 방법 Download PDF

Info

Publication number
KR100251699B1
KR100251699B1 KR1019970067487A KR19970067487A KR100251699B1 KR 100251699 B1 KR100251699 B1 KR 100251699B1 KR 1019970067487 A KR1019970067487 A KR 1019970067487A KR 19970067487 A KR19970067487 A KR 19970067487A KR 100251699 B1 KR100251699 B1 KR 100251699B1
Authority
KR
South Korea
Prior art keywords
section
signal
input
error
sampling
Prior art date
Application number
KR1019970067487A
Other languages
English (en)
Other versions
KR19980064006A (ko
Inventor
리우 카이
강대선
리펭 지앙 레온
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Publication of KR19980064006A publication Critical patent/KR19980064006A/ko
Application granted granted Critical
Publication of KR100251699B1 publication Critical patent/KR100251699B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/25—Testing of logic operation, e.g. by logic analysers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

본 발명에 따른 중간점 데이터 샘플링을 위해 타이밍 에러를 검출하고, 정확한 클록 구간을 선택하기 위한 회로는 입력 클록의 상승 구간에서 입력 데이터 신호를 샘플링하고, 제1중간 데이터 신호를 발생시키는 상승 구간 샘플링부를 구비한다. 한편 하강 구간 샘플링부는 입력 클록의 하강 구간에서 입력 데이터 신호를 샘플링하고, 제2중간 데이터 신호를 발생시킨다. 상승 구간 샘플링부 및 하강 구간 샘플링부에 각각 배치되는 에러 신호 발생부는 지정된 셋업 시간 및 유지 시간 요건이 충족되지 않으면, 에러 상승 또는 에러 하강 신호 중 하나인 에러 신호를 발생시킨다. 클럭 구간 선택 상태부는 제1 및 제2중간 데이터 신호와 에러 신호를 자동으로 수신한다. 클럭 구간 선택 상태부는 에러 하강 신호가 검출되면 제1중간 데이터 신호를 논리 장치에 자동으로 출력하고, 에러 상승 신호가 검출되면 상기 제2중간 데이터 신호를 논리 장치에 출력한다.

Description

범용 입력 데이터 샘플링장치 및 방법
본 발명은 범용 입력 데이터 샘플링장치에 관한 것으로, 특히 데이터 신호의 셋업 및 유지 시간을 모니터링하고, 데이터 신호의 완전성을 보장하도록 중간점 샘플링을 위해 정확한 클록 구간을 자동으로 선택하는 데이터 샘플링장치에 관한 것이다.
디지털 전자공학 설계에 있어서, 데이터 신호들은 논리 장치에 입력된 후 클록 신호에 의해 샘플링된다. 이들 데이터 신호는 상기 클록의 천이 구간 전 또는 후의 기간동안 안정화되는데 필요하다. 이같은 안정된 기간은 각각 셋업 시간 및 유지 시간으로 알려져 있다.
설계 기술자는 데이터 신호의 완전성을 유지하기 위해 상기 셋업 및 유지시간 요건의 충족을 보장해야 한다. 하지만 상기 셋업 및 유지 시간 요건은 장치에 따라 달라지고, 상기 장치가 위치하는 인쇄 회로 기판(PCB)의 레이-아웃에 의해 좌우된다.
최근에 입력 데이터의 샘플 타이밍 조건은 각각의 상이한 장치에 대해서 설계 기술자에 의해 수동으로 체크된다. 이러한 과정은 시간이 소모되는 작업일 뿐만 아니라 사람의 실수를 야기시킬 수도 있다.
상술한 관점에서 볼때 입력 데이터의 완전성을 모니터링하고, 샘플링 목적을 위한 최적의 클록 구간을 자동으로 선택할 수 있는 범용회로에 대한 필요성이 대두된다.
따라서, 본 발명의 목적은 입력 데이터 신호의 완전성을 모니터링하고, 중간점 샘플링을 위한 최적의 클록 구간을 자동으로 선택할 수 있는 범용 입력 데이터 샘플링장치를 제공하는데 있다.
상기한 목적을 달성하기 위해, 본 발명의 일면에 따라 데이터 입력 샘플링을 위해 타이밍 에러를 검출하고 정확한 클록 구간을 선택하기 위한 장치가 제공되고, 상기 장치는 입력 클록의 상승 구간에서 입력 데이터 신호를 샘플링하고, 제1중간 데이터 신호를 발생시키는 상승 구간 샘플링부와; 상기 입력 클록의 하강 구간에서 상기 입력 데이터 신호를 샘플링하고, 제2중간 데이터 신호를 발생시키는 하강 구간 샘플링부와; 지정된 셋업 시간 및 유지 시간 요건이 충족되지 않으면, 에러 상승 또는 에러 하강 신호 중 하나인 에러 신호를 발생 시키기 위해 상기 상승 구간 샘플링부 및 하강 구간 샘플링부에 각각 배치되는 에러 신호 발생부와; 상기 제1 및 제2중간 데이터 신호와 상기 에러 신호를 수신하기 위해 상기 에러 하강 신호가 검출되면 상기 제1중간 데이터 신호를 논리 장치에 자동으로 출력하고, 상기 에러 상승 신호가 검출되면 상기 제2중간 데이터 신호를 상기 논리 장치에 출력하는 선택부를 갖는 클럭 구간 선택 상태부을 구비하는 것을 특징으로 한다.
본 발명의 또다른 일면에 따라 데이터 입력 샘플링을 위해 타이밍 에러를 검출하고 정확한 클록 구간을 선택하는 방법이 제공되고, 상기 방법은 입력 클록의 상승 구간에서 입력 데이터 신호를 샘플링하고, 제1중간 데이터 신호를 발생 시키는 과정과; 상기 입력 클록의 하강 구간에서 상기 입력 데이터 신호를 샘플링하고, 제2중간 데이터 신호를 발생 시키는 과정과; 지정된 셋업 시간 및 유지 시간 요건이 충족되지 않으면 에러 상승 또는 에러 하강 신호 중 하나인 에러 신호를 발생 시키는 과정과; 상기 제1 및 제2중간 데이터 신호와 상기 에러 신호를 수신하고, 상기 에러 하강 신호가 검출되면 상기 제1중간 데이터 신호를 논리 장치에 자동으로 출력하고, 상기 에러 상승 신호가 검출되면 상기 제2중간 데이터 신호를 상기 논리 장치에 자동으로 출력하는 과정을 포함하는 것을 특징으로 한다.
도 1은 본 발명의 일 실시 예에 따른 범용 입력 데이터 샘플링장치의 블록 구성도.
도 2는 본 발명의 일 실시 예에 따른 입력 데이터 샘플링부 및 에러 발생부의 상세 회로도.
도 3은 본 발명의 일 실시 예에 따른 입력 데이터와 입력 클럭간의 관계를 나타낸 타이밍도.
도 4는 본 발명의 신호 시퀀스를 나타낸 모의 파형도.
본 발명의 회로는 프로그램 가능 논리 장치(PLD), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 논리 장치속에서 용이하게 이용될 수 있는 적은 수의 플립-플롭을 구비한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하면 다음과 같다.
본 발명은 데이터 신호의 셋업 및 유지 시간을 모니터링하고, 중간점 샘플링을 위해 정확한 클록 구간을 자동으로 선택하는 소형 회로를 제공한다. 이러한 특징으로 인해 임시 클록-출력 특성을 갖는 데이터 신호를 샘플링하거나, 소정길이의 와이어를 통해 신호들을 모니터링할 수 있다.
본 발명의 일 실시 예에 따른 범용 입력 데이터 샘플링장치(10)의 구성은 도 1에 도시된 바와 같이 상승 구간 샘플링부(20), 하강 구간 샘플링부(30) 및 클록 구간 선택 상태부(40)을 포함한다.
상기 도 1에 도시된 주요 구성 요소를 참조하여 상기 장치(10)의 동작을 설명하면, 우선 입력 데이터 신호 Datain이 상기 상승 구간 샘플링부(20) 및 하강 구간 샘플링부(30)에서 입력 클록 ClkIN의 상승 구간 및 하강 구간에 의해 샘플링된다. 특정 셋업 및 유지 요건이 충족되지 않으면 에러 신호 ErrInt가 발생된다.
상기 상승 구간/ 하강 구간 샘플링 장치(20,30)로부터 샘플링된 데이터 및 에러 신호는 상기 클록 구간 선택 상태부(40)에 전송된다. 상기 클럭 구간 선택 상태부(40)에서 상기 에러 신호는 상기 샘플링 데이터로부터 스크린-아웃(screened-out)된다. 이 출력 데이터 신호 Dataout는 프로그램 가능 논리 장치(PLD), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 논리 장치에 내장된 또 다른 논리 블록(도면상에 도시되지 않음)으로 전송된다.
도 2는 상기 상승 구간 샘플링부(20) 및 하강 구간 샘플링부(30)에 포함되는 입력 데이터 샘플링 회로 및 에러 발생 회로의 상세도이다.
도 2에 도시된 바와 같이 소정의 주파수로 구성되는 상기 입력 데이터 신호 Datain은 지연 소자 21과 22에 의해 두번 지연된다. 상기 각각의 지연 소자(21,22)의 지연 시간의 양은 특수 장치에 의해 요구되는 셋업 시간과 유지 시간의 총합 보다 크게 선택되어야 한다. 즉, TAUadv 〉= 요구된 셋업시간+ 유지시간이고, TAUdly 〉= 요구된 셋업시간+ 유지시간이다. 상기 TAUadv는 지연소자(21)에 의한 지연 시간의 양이며, 상기 TAUdly는 지연소자(22)에 의한 지연 시간의 양이다.
따라서, 상기 입력 데이터 신호는 특수 장치에 의해 요구된 셋업 시간 및 유지시간의 최소 두배 만큼 지연된다. 상기 지연 소자 21과 22는 에러 신호를 신뢰성있게 검출할 수 있도록 선택된다.
일단 지연 소자(21)에 의해 지연된 입력 데이터는 플립-플롭(27)에서 입력 클록 Clkin에 의해 샘플링되고, 중간 데이터 출력 Dataint로서 클럭 구간 선택 상태부(40)에 전송된다(도 1 참조). 제1중간 데이터 신호는 상기 상승 구간 샘플링부(20)로부터 발생되고, 제2중간 데이터 신호는 상기 하강 구간 샘플링부(30)로부터 발생된다.
상기 지연 소자(21,22)에 의해 두 번 지연된 입력 데이터는 D 플립-플롭(26,28)에서 입력 클록 Clkin에 의해 샘플링 된 다음 배타적 논리합(XOR) 게이트(24)로 전송된다. 2진 상태를 변경하기 위해 클록 신호에 의해 지시 받을때 까지 플립-플롭 회로가 어떤 2진 상태를 유지할 수 있다는 사실은 이미 공지되어 있다. 상기 XOR 게이트(24)의 출력은 출력 에러 신호 Errint인데 이 에러 신호는 클록 구간 선택 상태부(40)으로 전송된다.
도 3은 입력 데이터 Datain과 입력 클록 Clkin간의 타이밍 관계를 나타낸 타이밍도이다. 샘플링을 위해 상승 구간 또는 하강 구간이 사용될 수도 있지만 이하 기술에 있어서는 클록 상승 구간이 사용될 것이다. 다음으로 설명될 4 가지 예들은 상기 입력 데이터 Datain및 입력 클록 Clkin신호들이 상이한 타이밍 관계를 가질때 본 발명에 따른 장치가 어떻게 반응하는지를 보여준다. 각각의 예들을 살펴보면, T(신호 구간)는 특구 신호 천이 구간이 발생하는 시간을 나타낸다. 예컨대, 다음의 예들에서 T(클록 구간)는 특수 클록 상승 구간이 발생하는 시간을 나타낸다. 또한 "1dly"는 한 번 지연된 입력 데이터를 의미하고, "2dly"는 두 번 지연된 입력 데이터를 의미한다. 앞에서 설명되어진 섹션(section)에서 각각 도시된 바와 같이 제1 지연 요소 "1dly"의 지연 양은 TAUadv이고, 제2지연 요소 "2dly"의 지연 양은 (TAUadv+TAUdly)이다. Datain(1dly)은 데이터 출력을 위해 사용되는 반면 Datain및 Datain(2dly)은 에러 모니터링을 위해 사용된다.
제1 예의 경우 만약 T〔Datain(1dly)구간〕-유지 시간〈 T〔클록 구간〕〈T〔Datain(1dly)구간〕+셋업 시간이면, 타이밍 위반이 발생되고 에러 신호가 확인된다(논리 하이상태).
제2 예의 경우 만약 T〔클록 구간〕〈T〔Datain구간〕-유지 시간이면, 타이밍 위반은 발생하지 않고, 에러 신호가 확인되지 않는다(논리 로우상태).
제3 예의 경우 만약 T〔클록 구간〕〉T〔Datain(2dly)구간〕+셋업 시간이면, 타이밍 위반은 발생하지 않고, 에러 신호가 확인되지 않는다(논리 로우상태).
제4 예의 경우 만약 클록 구간이 Datain또는 Datain(2dly) 구간이 위치하는 곳에 근접하게 있으면, 타이밍은 한계 상황에 있고, 에러 신호는 확인되지 않는다(논리 로우상태).
클록 구간이 T〔Datain〕에서〔Datain(2dly)〕까지의 시간 영역, 소위,"보호영역" 내에서 D 플립-플롭을 작동시키면, 타이밍 위반이 발생한다. 이러한 타이밍 위반이 발생하면 즉, 상기 제1 및 제4 예의 에러 신호 Errint가 확인될 것이다.
이하에서 클록 구간 선택 상태부(40)의 동작을 설명하기로 한다.
일반적으로, 에러 신호 ErrRise 또는 ErrFall이 한 클록 구간에서 상승 구간또는 하간 구간 샘플링부 20 또는 30 중 어느 하나로부터 확인되면(도 1참조), 상기 클럭 구간 선택 상태부(40)은 상기 샘플링부 20 또는 30 중 나머지 다른 하나로부터 샘플링된 입력 데이터를 자동으로 출력 DataOut으로 전송한다.
이러한 자동 선택 과정을 달성하기 위한 상기 클럭 구간 선택 상태부(40)의 코드는 이하의 표 1에서 설명된다.
클럭 구간 선택 상태부 코드(State Machine Code)
1 --명칭(Name): EdgeSel.tdf--기능(Function): 에러 조건에 기초하여 데이터 입력을 선택한다.CONSTANT YES=B"1"CONSTANT NO=B"0"5 CONSTANT USERISEEDGE=B"1"CONSTANT USERFALLEDGE=B"0" SUBDESIGN EdgeSel(10 DataRise,ErrRise,ClkIn,/ClrDataFall,ErrFall,ForceRise,ForceFall : INPUT;DataOut,15 UseRise/Fall : OUTPUT) 변수(VARIABLE)dDataOut,20 dUseRise/Fall,dErrRise,dErrFall : DFF; 시작(BEGIN)--입력 정의(Input Definition)25 dErrRise=ErrRisedErrFall=ErrFall --출력 정의(Output Definition)DataOut=dDataOut
30 UseRise/Fall=dUseRise/Fall; --클록및 리셋 스킴(Clock and reset scheme)(dDataOut,dUseRise/Fall).CLK=ClkIn;(dDataOut,dUseRise/Fall).Clm=/Clr;35 (dErrRise,dErrFall).CLK=ClkIn;(dErrRise,dErrFall).Clm=/Clr; --입력 데이터샘플링을 위한 클록구간을 선택한다,디폴트는 하강구간if(ForceRise=YES and ForceFall=NO)then40 dUseRise/Fall=USERISEEDGE;--상승구간이 선택됨elsif(Forcefall=YES and ForceRise=NO)thendUseRise/Fall=USEFALLEDGE;--하강구간이 선택됨elseif(dErrRise=YES and dErrFall=NO)then45 dUseRise/Fall=USERISEEDGE;elseif(dErrRise=YES and dErrFall=NO)thendUseRise/Fall=USERISEEDGE;elsedUseRise/Fall=dUseRise/Fall;--변화 없음50 end if;end if; --출력을 위한 샘플링된 데이터를 선택한다,디폴트는 하강구간if(dUseRise/Fall=USERISEEDGE)then55 dDataOut=DataRise; --상승구간에 의해 샘플링된 데이터를선택함elsedDataOut=DataFall; --하강구간에 의해 샘플링된 데이터를선택함end if;종료(END);
이러한 자동 동작은 만약에 설계자가 데이터 샘플링을 위한 특수 클록 구간을 사용하고자 할 경우 에너지 상승(ForceRise) 및 에너지 하강(ForceFall) 신호(도 1참조)에 의해 오버라이드(overridden)될 수 있다. 강제 클록 구간을 선택하는 과정은 상기한 <표 1>에 도시된 클럭 구간 선택 상태부 코드의 39번째 행에서 시작된다.
예컨대, 호스트 마이크로프로세서를 통해 사용자에 의해 에너지 상승(ForceRise) 신호가 확인되고, 에너지 하강(ForceFall) 신호는 확인되지 않으면 데이터 입력 샘플링을 위해 상승 클록 구간이 사용된다. 반면에 에너지 상승(ForceRise) 신호는 확인되지 않고, 에너지 하강(ForceFall) 신호가 확인되면 데이터 입력 샘플링을 위해 하강 클록 구간이 사용된다. 상기 에너지 상승(ForceRise) 및 에너지 하강(ForceFall) 신호가 모두 확인되거나 상기 에너지 상승(ForceRise) 및 에너지 하강(ForceFall) 신호 중 어느 것도 확인되지 않으면 상승 구간 또는 하강 구간 샘플링부 20, 30에서 검출된 에러조건에 기초하여 클럭 구간 선택 상태부(40)에 의해 클록 구간이 선택된다. 이러한 클록 구간의 선택 결과는 상기한 <표 1>에 도시된 output UseRise/Fall에서 표시된다.
도 4는 본 발명일 실시 예에 따른 회로 동작을 나타낸 파형도이다. 도 4에서, 입력 클럭인 Clkin은 10MHz로 세팅되고, 입력 데이터인 Datain은 이 보다 약간 빠르게 세팅된다. 따라서 도 4에 도시된 바와 같이 클록 구간은 전방으로부터 데이터 신호 구간에 점진적으로 접근하며, 약, 2.5μS로 클록 상승 구간이 보호 영역에 들어간다. 에러 플래그 dErrRise가 확인되고, 클럭 구간 선택 상태부(40)는 UseRise/Fall=low로 표시되는 클록 하강 구간을 사용하기 위해 자동으로 전환한다.
그 반대 과정은 약 5.0μS에서 발생한다. 즉, 클록 하강 구간이 보호 영역에 들어간다. 에러 플래그 dErrRise가 확인되고, 클럭 구간 선택 상태부(40)는 UseRise/Fall=high로 표시되는 클록 상승 구간을 사용하기 위해 자동으로 전환한다.
본 발명은 타이밍 에러를 검출하고, 중간점 데이터 샘플링을 위한 정확한 클록 구간을 선택할 수 있는 범용 장치 및 방법을 제공한다. 이같은 소형 범용 회로에 의해 데이터 신호의 셋업 및 유지 시간을 모니터링하고, 중간점 데이터 샘플링을 위한 정확한 클록 구간을 자동으로 선택할 수가 있다. 이렇게 함으로써, 임의의 클록-출력 특성을 갖는 데이터 신호를 샘플링 함은 물론 소정 길이의 와이어를 통해 신호들을 모니터링할 수 있다. 상기 후자의 특성은 연결 와이어 길이가 설치에 따라 변할 수도 있는 대형 장비에 매우 유용할 수있으며, 필요한 경우 설계 기술자는 회로로 하여금 원하는 클록 구간을 갖는 입력 데이터를 샘플링하도록 할 수있다 또한 PLD 또는 FPGA의 내부 논리 회로에 대해 클록의 어느 한쪽 구간이 선택될 수도 있다.
상술한 바와 같이 본 발명에 따른 범용 입력 데이터 샘플링 장치는 입력 데이터 신호의 완전성을 모니터링하고, 중간점 샘플링을 위한 최적의 클록 구간을 자동으로 선택할 수 있기 때문에 설계 기술자가 입력 데이터의 샘플 타이밍 조건을 각각의 상이한 장치에 대해 자동으로 체크할 수 있다. 또한 상기한 과정에 소모되는 시간을 줄일 수 있으며, 종래와는 달리 불필요한 사람의 실수를 제거할 수 있다.

Claims (11)

  1. 데이터 입력 샘플링을 위해 타이밍 에러를 검출하고, 정확한 클록 구간을 선택하기 위한 장치에 있어서,
    입력 클록의 상승 구간에서 입력 데이터 신호를 샘플링하고, 제1중간 데이터 신호를 발생 시키는 상승 구간 샘플링부와,
    상기 입력 클록의 하강 구간에서 상기 입력 데이터 신호를 샘플링하고, 제2중간 데이터 신호를 발생 시키는 하강 구간 샘플링부와,
    지정된 셋업 시간 및 유지 시간 요건이 충족되지 않으면, 에러 상승 또는 에러 하강 신호 중 하나인 에러 신호를 발생시키기 위해, 상기 상승 구간 샘플링부 및 하강 구간 샘플링부에 각각 배치되는 에러 신호 발생부와,
    상기 제1 및 제2중간 데이터 신호와 상기 에러 신호를 수신하기 위해 상기 에러 하강 신호가 검출되면 상기 제1중간 데이터 신호를 논리 장치에 자동으로 출력하고, 상기 에러 상승 신호가 검출되면 상기 제2중간 데이터 신호를 상기 논리 장치에 자동으로 출력하는 선택부를 가지는 클럭 구간 선택 상태부로 구성됨을 특징으로 하는 범용 입력 데이터 샘플링장치.
  2. 제 1 항에 있어서,
    상기 상승 구간 샘플링부는 제1 및 제2지연 요소와, 제1플립 플롭, 제2플립 플롭 및 제3플립 플롭을 구비하고, 상기 입력 데이터 신호는 상기 제1지연 요소를 통과하고 상기 제2플립 플롭에서 입력 클록에 의해 샘플링되어 제1간 데이터 신호를 출력함을 특징으로 하는 범용 입력 데이터 샘플링장치.
  3. 제 2 항에 있어서,
    상기 하강 구간 샘플링부는 제3 및 제4지연 요소와, 제4 플립 플롭, 제5플립 플롭 및 제6플립 플롭을 구비하고, 상기 입력 데이터 신호는 상기 제3지연 요소를 통과하고 상기 제5플립 플롭에서 입력 클록에 의해 샘플링되어 제2중간 데이터 신호를 출력함을 특징으로 하는 범용 입력 데이터 샘플링장치.
  4. 제 3 항에 있어서,
    상기 상승 구간 샘플링부의 상기 에러 발생부는 에러 신호를 출력하기 위한 제1논리합 게이트를 구비하고, 상기 제1논리합 게이트에 대한 제1입력은 상기 제1플립 플롭에서 상기 입력 클록에 의해 샘플링되는 입력 데이터 신호이고, 상기 제1논리합 게이트에 대한 제2입력은 상기 제1 및 제2지연 요소를 통과하고 상기 제3플립 플롭에서 상기 입력 클록에 의해 샘플링되는 입력 데이터 신호임을 특징으로 하는 범용 입력 데이터 샘플링장치.
  5. 제 4 항에 있어서,
    상기 하강 구간의 상기 에러 발생부는 에러 신호를 출력하기 위한 제2논리합 게이트를 구비하고, 상기 제2논리합 게이트에 대한 제1입력은 상기 제4플립 플롭에서 상기 입력 클록에 의해 샘플링되는 입력 데이터 신호이고, 상기 제2논리합 게이트에 대한 제2입력은 상기 제1및 제3 및 제4지연 요소를 통과하고 상기 제6플립 플롭에서 상기 입력 클록에 의해 샘플링되는 입력 데이터 신호임을 특징으로 하는 범용 입력 데이터 샘플링장치.
  6. 제 5 항에 있어서,
    상기 제1, 제2, 제3 및 제4 지연 요소 각각에 대한 지연 시간은 특수 장치에 의해 요구되는 셋업 및 유지 시간의 합 보다 더 큰 것을 특징으로 하는 범용 입력 데이터 샘플링장치.
  7. 제 1 항에 있어서,
    상기 제1 및 제2중간 데이터 신호를 오버라이딩 하기 위해 상기 클럭 구간 선택 상태부의 수동으로 선택된 다수의 입력 신호를 더 구비하는 것을 특징으로 하는 범용 입력 데이터 샘플링장치.
  8. 제 7 항에 있어서,
    데이터 입력 샘플링을 위한 클록 신호의 상승 구간 또는 하강 구간 중 어느 하나를 출력하기 위해 상기 수동 선택에 응답하는 수단을 상기 클럭 구간 선택 상태부 내에 더 구비함을 특징으로 하는 범용 입력 데이터 샘플링장치.
  9. 데이터 입력 샘플링을 위해 타이밍 에러를 검출하고 정확한 클록 구간을 선택하는 방법에 있어서,
    입력 클록의 상승 구간에서 입력 데이터 신호를 샘플링하고, 제1중간 데이터 신호를 발생시키는 단계와,
    상기 입력 클록의 하강 구간에서 상기 입력 데이터 신호를 샘플링하고, 제2중간 데이터 신호를 발생시키는 단계와,
    지정된 셋업 시간 및 유지 시간 요건이 충족되지 않으면, 에러 상승 또는 에러 하강 신호 중 하나인 에러 신호를 발생시키는 단계와,
    상기 제1및 제2중간 데이터 신호와 상기 에러 신호를 수신하고, 상기 에러 하강 신호가 검출되면 상기 제1중간 데이터 신호를 논리 장치에 자동으로 출력하고, 상기 에러 상승 신호가 검출되면 상기 제2중간 데이터 신호를 상기 논리 장치에 자동으로 출력하는 과정으로 이루어짐을 특징으로 하는 범용 입력 데이터 샘플링방법.
  10. 제 9 항에 있어서,
    제1 및 제2중간 데이터 신호의 자동 출력을 오버라이딩 하는 단계를 추가로 포함하는 것을 특징으로 하는 범용 입력 데이터 샘플링방법.
  11. 제 10 항에 있어서,
    상기 오버라이딩 단계에 응답하여 데이터 입력 샘플링을 위한 클록 신호의 상승 구간또는 하강 구간중 어느 하나를 출력하는 단계를 추가로 포함하는 것을 특징으로 하는 범용 입력 데이터 샘플링방법.
KR1019970067487A 1996-12-10 1997-12-10 범용 입력 데이터 샘플링장치 및 방법 KR100251699B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8/763,123 1996-12-10
US08/763,123 US5742188A (en) 1996-12-10 1996-12-10 Universal input data sampling circuit and method thereof

Publications (2)

Publication Number Publication Date
KR19980064006A KR19980064006A (ko) 1998-10-07
KR100251699B1 true KR100251699B1 (ko) 2000-04-15

Family

ID=25066940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970067487A KR100251699B1 (ko) 1996-12-10 1997-12-10 범용 입력 데이터 샘플링장치 및 방법

Country Status (5)

Country Link
US (1) US5742188A (ko)
JP (1) JP3442271B2 (ko)
KR (1) KR100251699B1 (ko)
CN (1) CN1106077C (ko)
GB (1) GB2320378B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2323187B (en) * 1997-03-14 2001-09-19 Nokia Mobile Phones Ltd Data processing circuit using both edges of a clock signal
SE513507C2 (sv) * 1998-09-11 2000-09-25 Switchcore Ab Anordning och metod för att synkronisera data till en lokal klocka
US6507934B1 (en) * 2000-04-18 2003-01-14 Sun Microsystems, Inc. Apparatus and method for source synchronous link testing of an integrated circuit
JP3622685B2 (ja) * 2000-10-19 2005-02-23 セイコーエプソン株式会社 サンプリングクロック生成回路、データ転送制御装置及び電子機器
US7113886B2 (en) * 2002-01-23 2006-09-26 Credence Systems Corporation Circuit and method for distributing events in an event stream
CN100352194C (zh) * 2003-04-23 2007-11-28 华为技术有限公司 调节采样时钟保障同步数据可靠接收的方法及其装置
KR100780952B1 (ko) * 2006-06-27 2007-12-03 삼성전자주식회사 디스큐 장치 및 방법, 그리고 이를 이용한 데이터 수신장치및 방법
US7925912B1 (en) 2006-07-31 2011-04-12 Marvell International Ltd. Method and apparatus for fine edge control on integrated circuit outputs
US8295182B2 (en) * 2007-07-03 2012-10-23 Credence Systems Corporation Routed event test system and method
TWI362834B (en) * 2008-05-26 2012-04-21 Novatek Microelectronics Corp Differential transmitter and auto-adjustment method of data strobe thereof
CN101599926B (zh) * 2008-06-04 2012-11-21 联咏科技股份有限公司 差动传输器及其数据截取自动调整方法
CN102163967B (zh) * 2011-01-17 2012-10-03 福建鑫诺通讯技术有限公司 一种对脉冲数据进行采样的方法
CN102347813B (zh) * 2011-09-26 2015-11-25 华为技术有限公司 一种选取采样时钟信号的方法和设备
US11411565B2 (en) * 2020-01-06 2022-08-09 Stmicroelectronics International N.V. Clock and data recovery circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4355283A (en) * 1980-11-28 1982-10-19 Rca Corporation Circuit and method for duty cycle control
US4821296A (en) * 1987-08-26 1989-04-11 Bell Communications Research, Inc. Digital phase aligner with outrigger sampling
JP2787725B2 (ja) * 1990-02-14 1998-08-20 第一電子工業株式会社 データ・クロックのタイミング合わせ回路
ATE128296T1 (de) * 1990-03-26 1995-10-15 Siemens Ag Taktsynchronisationsschaltung.
US5083049A (en) * 1991-05-10 1992-01-21 Ast Research, Inc. Asynchronous circuit with edge-triggered inputs
JPH0856274A (ja) * 1994-06-06 1996-02-27 Ricoh Co Ltd 画像形成装置の通信回路
US5623223A (en) * 1994-10-12 1997-04-22 National Semiconductor Corporation Glitchless clock switching circuit
US5604452A (en) * 1995-04-03 1997-02-18 Exar Corporation Clock generator using a state machine to switch between two offset clocks
US5614845A (en) * 1995-09-08 1997-03-25 International Business Machines Corporation Independent clock edge regulation
US5652536A (en) * 1995-09-25 1997-07-29 Cirrus Logic, Inc. Non-glitch clock switching circuit

Also Published As

Publication number Publication date
CN1188346A (zh) 1998-07-22
GB2320378A (en) 1998-06-17
GB9724292D0 (en) 1998-01-14
GB2320378B (en) 1999-03-31
JP3442271B2 (ja) 2003-09-02
CN1106077C (zh) 2003-04-16
KR19980064006A (ko) 1998-10-07
US5742188A (en) 1998-04-21
JPH10224334A (ja) 1998-08-21

Similar Documents

Publication Publication Date Title
KR100251699B1 (ko) 범용 입력 데이터 샘플링장치 및 방법
JP2002232409A (ja) ディジタル・データ・パターン検出方法および装置
KR910012749A (ko) 클럭 버스트를 이용하는 집적회로 시험방법 및 장치
EP0436371A2 (en) Antimetastable state circuit
EP0381448B1 (en) Apparatus and method for changing frequencies
US5327076A (en) Glitchless test signal generator
KR960016809B1 (ko) 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로
KR900013609A (ko) 집적 회로용 이벤트 제한 검사 구조물
EP0252714A2 (en) Semiconducteur integrated circuit device having a tester circuit
JPH0777384B2 (ja) 回線シミュレータ
JPS6329226B2 (ko)
EP0334426B1 (en) Triggering system and osciloscope equipped with a triggering system
KR100307624B1 (ko) 디지탈음량조절장치
KR0125149Y1 (ko) 전자교환기의 후크상태 탐지선 공유회로
KR200178735Y1 (ko) 필드 프로그래머블 게이트 어레이의 안정화 회로
GB2208321A (en) Logic probe
KR100237543B1 (ko) 통신 시스템의 시스템 클럭 감시장치
JPH11135920A (ja) プリント配線板およびクロックスキュー調整方法
KR960010912B1 (ko) 에이직화한 디지탈 클럭손실 검출기
JP2572734B2 (ja) シリアルデータの表示回路
SU1096652A1 (ru) Устройство дл функционального контрол цифровых логических элементов
KR970077413A (ko) 주문형 반도체에서의 테스트 장치
EP0752657A2 (en) Test mode access control circuit
JP2001194428A (ja) 内部信号出力可能な半導体集積回路装置
JP2001324542A (ja) Ｌｓｉ試験回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee