JP4754750B2

JP4754750B2 - 相関器

Info

Publication number: JP4754750B2
Application number: JP2001530225A
Authority: JP
Inventors: エエローラ、ヴィレ; リトニエミ、タパーニ
Original assignee: ユー−ナブマイクロエレクトロニクスコーポレーション
Priority date: 1999-10-13
Filing date: 2000-10-12
Publication date: 2011-08-24
Anticipated expiration: 2020-10-12
Also published as: US7471719B2; ATE409984T1; WO2001028119A1; FI20000519A; AU772255B2; AU7925500A; EP1222751A1; CA2385120C; DE60040405D1; US20080043822A1; EP1222751B1; JP2003511958A; US7283582B1; FI20000519A0; FI111578B; CA2385120A1

Description

【発明の背景】
本発明は、スペクトル拡散品号用受信機内の相関器に関し、特に、拡散符号の追跡調査で必要とされるさまざまな符合位相の相関器内での生成に関する。
【０００１】
スペクトル拡散システムにおいては、信号を伝送するために使用される帯域幅は、伝送されるデータにとって必要とされるより実際には幅広い。信号のスペクトルは、元のデータとは無関係である擬似ランダム拡散符号によって送信機内で拡散される。受信機内では、前記拡散符号の同一のコピーである符号レプリカは、信号のスペクトルを狭めるために使用される。スペクトル拡散システムは、直接シーケンス（ＤＳ）スペクトル拡散システム及び周波数ホッピング（ＦＨ）拡散スペクトルシステムに大別することができる。周波数ホッピングシステムでは、伝送周波数は、使用可能な帯域幅の制限内で擬似ランダム拡散符号に従って変えられる。つまり、ホッピングはある周波数から別の周波数で発生する。直接シーケンスシステムでは、スペクトルは、擬似ランダム拡散符号に従って搬送波の位相をシフトすることによって使用可能な帯域幅に拡散される。拡散符号のビットは、通常、実際のデータビットとは別個としてチップと呼ばれる。
【０００２】
直接シーケンス受信機でスペクトルを狭めることができるためには、受信機は、受信された信号と可能な限り正確に同期し、同期を維持することができなければならない。この同期の高速インプリメンテーションは、複数のアプリケーション内できわめて重大である。
【０００３】
スペクトル拡散システムの優位点は、干渉に対するその抵抗を含み、そのためにそれらは通常軍事用途で使用される。さらに、直接シーケンスシステムでは、送信機と受信機間の信号の伝搬時間は正確に測定することができ、位置決めシステムなどの距離測定を活用する用途の使用を可能にする。距離測定は、通常は１／１０チップより高い精度で、通常は非常に正確に実施することができる、拡散符号の同期に基づく。さらに、符号の周波数が高いため、非常に優れた測定精度が達成される。符号の伝送時間が既知であるとき、光の速度による分割によって、送信機と受信機の間の距離を生じさせる、信号の伝搬で占められる時間が計算できる。
【０００４】
図１は、直接シーケンスに基づくスペクトル拡散システムを示し、そのシステムでは送信機１０１がデータ変調器１０４だけではなく、拡散符号によって伝送されたスペクトルを拡散するための拡散符号変調器１０６も備える。受信機１０２は、前記拡散符号に同一の拡散符号レプリカを用いて動作し、前記拡散符号レプリカと受信された信号を相互に関連させる逆拡散変調器１０８を備える。拡散符号及び受信機内で生成される拡散符号レプリカが同一であり、拡散符号レプリカ及び受信された信号に含まれる拡散符号が同相である場合、拡散に先行するデータ変調済み信号は逆拡散変調器１０８の出力から得られる。同時に、あらゆるスプリアス信号が拡散される。逆拡散変調器１０８に続くフィルタ１１０は、データ変調済み信号を見逃させるが、スプリアス信号の電力の大部分を除去し、受信された信号の信号対雑音比を改善する。システムが動作するために、受信機内で生成される拡散符号レプリカは、受信された信号に含まれる拡散符号と同相でなければならず、同相で留まらなければならない。この理由から、定期的な搬送波とデータの同期に加えて、拡散符号には、特殊同期アルゴリズムが必要とされる。
【０００５】
拡散符号追跡調査を実現する既知の方法は、入信信号Ｓ_inが、生成手段２０９によって局所的に生成される、初期Ｃ_eと後期Ｃ₁の拡散符号レプリカと相互に関連する、２つの分岐２０２と２０４を備える、図２の相関器を使用することである。両方の分岐とも、信号を相互関連するための乗算器２０５、２０６、フィルタ２０７、２０８、及び相関性結果を検出するための二次検出器２１０、２１１を備える。分岐２０２と２０４から得られる相関性結果２１４と２１６は、加算器２１２によって互いから減算される。局所的な拡散符号レプリカの位相差及び入信信号Ｓ_inに含まれる符号の位相誤差に依存し、使用される検出器の関数に依存する判別関数は、加算器２１２の出力から得られ、この判別関数は、正しい方向での拡散符号の位相を調整するために使用される。
【０００６】
図３は、信号の最大振幅が±１となるように正規化された判別関数のグラフを示す。
【０００７】
図４(a)は、同じ相関器４０２が、生成手段４０７で局所的に生成される初期Ｃ_eと後期Ｃ_i拡散符号レプリカと交互に使用される拡散符号追跡調査用の別の既知の相関器、つまりタウ−ディザ相関器を示す。ループフィルタ４０４は、交互の相関性の差異を平均化し、その結果４０６として、図２のインプリメンテーションでの関数に類似した判別関数が得られる。図４(b)、図４(c)、及び図４(d)は、図４(a)のタウ−ディザ相関器のそれぞれ制御信号ｇ（ｔ）、ｇ（ｔ）及びｇ‘（ｔ）を示し、各相関性が時間の半分だけに計算され、信号の信号対雑音比のいくらかが失われるが、図２のインプリメンテーションと比較してより小さい数の必要な構成要素のために、この構造は、特にアナログインプリメンテーションとして人気があった。しかしながら、本デジタル相関器では、この構造はもはや多用されていない。
【０００８】
図５は、拡散符号追跡調査用の第３の既知の構造を示す。ここでは、生成手段５０９で局所的に生成される拡散符号レプリカの早期Ｃ_eと後期Ｃｌのバージョンが、最初に加算機５０６により互いから差し引かれ、得られた結果５０８は入信信号Ｓ_inと相互関連する。このインプリメンテーションは図２のインプリメンテーションにほぼ同一であるが、図２のインプリメンテーションより少ない構成部品を必要とする。
【０００９】
図６は、段階的に行われる符号レプリカ、つまり３段階シフトレジスタ６０４を生成するための既知の構造を示す。生成とは、図２、図４及び図５のブロックが図６の構造で置換できることを意味する。クロック信号ＣＬＫ_genによって制御される符号生成器６０２を用いて生成される符号レプリカＣ_inは、クロック信号ＣＬＫ_Srのあるシフトレジスタ６０４に合わせて計時される。早期Ｃ_e（進んだ）正確なＣ_p及び後期Ｃ₁（遅延）符号レプリカが、シフトレジスタのレジスタのそれぞれ出力６０６、６０８，６１０から得られる。２つのレジスタ要素の間の符号レプリカの位相差は１／Ｆであり、そこではＦはシフトレジスタのクロック周波数である。この位相差は、通常、１チップという長さから１／１０チップという長さに変化する。最も多く使用される位相差は±１／２チップであり、判別に関して最良の結果を生じさせる。さらに小さい位相差は、拡散符号位相追跡調査がさらに正確でなければならないときに使用され、それは特に距離測定の用途で重要である。拡散符号の小さな位相差は、拡散符号レプリカ追跡調査で使用される判別信号用のさらに弱い信号対雑音比を生じさせるが、最終結果として得られる拡散符号追跡調査での誤差は、通常、拡散符号のさらに大きな位相差が使用されるときより小さい。位相差は、通常、拡散符号の追跡調査アルゴリズムに従って制御されるクロック生成器からシフトレジスタのクロック信号ＣＬＫ_srを得ることによって生成され、符号生成器のクロック信号ＣＬＫ_genは、クロック生成器によって生成されるクロック信号を正の整数（通常は２と１０の間）で除算することによって生成される。除算比が２を超えると、「狭い」相関性が含められ、試みが多重路伝搬によって引き起こされる拡散符合追跡調査の位相誤差を減らすことであるときに有効である。このような実現では、判別関数は、クロック生成器の周波数と分割比を、符号生成器のクロック周波数が未変更のまま留まるように変更することによって変更することができる。このような調整の問題は、クロック周波数が変更されるときの問題であり、シフトレジスタの時間内の長さは変化し、それが生成される拡散符号レプリカのタイミングを変更する。３段階シフトレジスタは、小さい符号位相誤差が使用されるときには、判別関数で「死点」が生じ、この時点での関数の値がゼロであるために、拡散符号の自動相関性特性のために、±１チップを超える幅の「幅広い」判別関数を実現するために使用することもできない。
【００１０】
シフトレジスタのそれぞれの出力は別個の相関器に接続されるように、符号位相及びさらに複雑な判別関数を生成するための３段階より長いシフトレジスタを使用することも既知である。しかしながら、このような構造は、図６に示される構造よりさらに多い構成部品を必要とする。
シフトレジスタと符号生成器のクロック周波数の比率を変更することなく、判別関数を変更できるようにするために、及び異なる幅である、あるいは複雑であるさまざまな位相差異及び判別関数を簡略な構造で実現できるようにするために、さまざまな符号位相を生成するためのデバイスを提供することが本発明の目的である。本発明の目的は、独立クレームに述べられる内容で特徴付けられるデバイスで達成される。好ましい実施形態は、従属クレームで開示される。
【００１１】
本発明では、所望される符号位相は、適切な直線組み合わせとして多段シフトレジスタの所望される結果を、特殊論理分岐に結合することによって生成される。各符号位相（例えば、早期、正確、または後期）は、好ましくは、別個の論理分岐を有するか、あるいは符号位相はシフトレジスタの出力から直接的に採取できる。符号位相を生成する１つまたは複数のこのような論理分岐があってよく、シフトレジスタの各出力は、好ましくは複数の論理分岐に接続することができる。
【００１２】
本発明のある実施形態では、異なる符号位相が、シフトレジスタの出力を結合することによって、及びシフトレジスタの出力から直接的に符号位相を採取することによって生成される。
【００１３】
本発明の第２実施形態では、シフトレジスタのすべての出力は、各論理分岐に接続される。これが、対応する符号位相をシフトレジスタ出力の任意の組み合わせから生成できるようにする。
【００１４】
本発明の第３実施形態では、シフトレジスタ出力は、例えば２つの初期符号位相及び２つの後期符号位相が達成されるように、論理分岐に接続され、インタレースされる。
【００１５】
本発明の依然として別の実施形態によって、シフトレジスタ出力の組み合わせは、少なくとも１つの組み合わせ制御信号を用いて、論理分岐で制御される。これが、組み合わせ制御信号（複数の場合がある）を変更することによる符号位相の容易な設定及び変更を可能にする。
【００１６】
本発明は、好ましくは、さまざまな位相を有し、拡散符号トレースで必要とされる符号位相の、図２、図３または図５で示される相関器構造で実現される相関器で、生成のために適切である。符号トレースのこのようなインプリメンテーションは、例えば、スペクトル拡散受信機で必要である。
【００１７】
本発明のデバイスは、それが生成された符号位相をソフトウェアによって変更できるようにし、用途の広い判別関数を実現するために、シフトレジスタのさまざまな出力から得られる位相はずれ符号レプリカを直線状に結合できるようにするので、有利である。さらに、本発明のデバイスは、「幅広い」判別関数の実現も可能にする。
【発明の詳細な記述】
図７は、９段シフトレジスタ７０２及び早期Ｃｅ符号位相、正確なＣｐ符号位相、及び後期ＣＩ符号位相をそれぞれ生成するための早期７２２、後期７２３及び正確７２４の分岐を備える、本発明によるインプリメンテーションを示す。クロック信号ＣＬＫ_genによって制御され、図６に示される符号生成器に対応する符号生成器６０２を用いて生成される符号Ｃ_inは、レジスタ７０３から７１１を備え、クロック信号ＣＬＫｓｒによって制御されるシフトレジスタ７０２に適用される。分岐７２２は、４つの乗算器７１２から７１５、及び４入力加算器７２０を備え、分岐７２３は４つの乗算器７１６から７１９及び４入力加算器７２１を備える。分岐７２２の乗算器７１２から７１５の入力に接続されるのは、それぞれレジスタ７０３から７０６の出力、及びレジスタ７０３から７０６の出力に加重係数を設定するために使用される組み合わせ制御信号ｅｃ０からｅｃ３である。乗算器７１２から７１５に対し接続されるのは、加算器７２０の出力であり、早期符号位相Ｃｅは加算器７２０の出力から得られる。分岐７２３の乗算器７１６から７１９の入力に接続されるのは、それぞれレジスタ７０８から７１０の出力、及びレジスタ７０８から７１１の出力に加重係数を設定するために使用される組み合わせ制御信号Ｉｃ０からＩｃ３である。乗算器７１６から７１９の出力は、加算器７２１の入力に接続され、後期符号位相ＣＩは加算器７２１の出力から得られる。レジスタ７０７の出力は、分岐７２４に接続され、その出力から正確な符号位相Ｃｐが得られる。図７のインプリメンテーションは、図５に示される種類の相関器構造での正確な分岐７２４なしにも有利に使用するこあとができる。
【００１８】
図８は、図７の構造の１ビットインプリメンテーションを示し、その中では乗算器７１２から７１９及び加算器７２０と７２１が、それぞれＡＮＤ（論理積）ゲート８１２から８１９及びＯＲ（論理和）ゲート８２０と８２１で実現される。８ビット制御信号ｃｔｒｌは、制御信号ｅｃ０からｅｃ３及びｌｃ０からｌｃ３に対応する。この回路は、レジスタ７０３から７０６の出力の１つが分岐７２２に対して選択され、レジスタ７０８から７１１の出力の１つが分岐７２３に対して選択されるときに有効である。
【００１９】
図９(a)は、図７のインプリメンテーションに対応して、符号生成器６０２、９段シフトレジスタ７０２ならびにそれぞれ早期Ｃｅ、正確Ｃｐ及び後期ＣＩ符号位相を生成するための分岐７２２、７２３及び７２４を備える、本発明による第２インプリメンテーションを示す。このケースでは、分岐７２２は、９台の乗算器９０１から９０９、及び９台の入力加算器９１０を備え、分岐７２３は９台の乗算器９１１から９１９及び１台の９入力加算器９２０を備え、分岐７２４は９台の乗算器９２１から９２９、及び９入力加算器９３０を備える。分岐７２２の乗算器９０１から９０９の入力に接続されるのは、それぞれレジスタ７０３から７１１の出力、及びレジスタ７０３から７１１の出力に早期分岐加重係数を設定するために使用される組み合わせ制御信号ｅｃ０からｅｃ８である。乗算器９０１から９０９の出力は加算器９１０の入力に接続され、早期符号位相Ｃｅは加算器９１０の出力から得られる。分岐７２３の乗算器９１１から９１９の入力に接続されるのは、レジスタ７０３から７１１の出力、及びレジスタ７０３から７１１の出力について後期分岐加重係数を設定するために使用される組み合わせ制御信号ｌｃ０からｌｃ８である。乗算器９１１から９１９の出力は、加算器９２０の入力に接続され、後期符号位相Ｃ_Iは加算器９２０の出力から得られる。乗算器９２１から９２９の入力に接続されるのは、レジスタ７０３から７１１の出力、及びレジスタ７０３から７１１について正確な分岐加重係数を設定するために使用される組み合わせ制御信号ｐｃ０からｐｃ８である。乗算器９２１から９２９の出力は加算器９３０の入力に接続され、正確な符号位相Ｃ_pは加算器６３０の出力から得られる。
【００２０】
図９(b)は、２つの早期Ｃ_e1とＣ_e2、及び２つの後期Ｃ_l1とＣ_l2符号位相が生成される、本発明による第３のインプリメンテーションを示す。該インプリメンテーションは、図７のインプリメンテーションに対応して、符号生成器６０２及び９段シフトレジスタ７０２を備える。さらに、インプリメンテーションは、前記２つの早期Ｃ_e1とＣ_e2、及び２つの後期Ｃ_l1とＣ_l2符号位相を生成するための４つの論理分岐９５１から９５４を備える。１６ビット組み合わせ制御信号ＣＴＲＬが組み合わせを制御する。論理分岐９５１は、４つの論理ゲート９３１から９３４と４つの入力加算器９４７を備え、論理分岐９５２は、４つの論理ゲート９３５から９３８と４つの入力加算器９４８を備え、論理分岐９５３は４つの論理ゲート９３９から９４２と４つの入力加算器９４９を備え、論理分岐９５４は４つの論理ゲート９４３から９４６と４つの入力加算器９５０を備える。論理ゲート９３１から９４６は、制御入力ｃｔｒｌ、データ入力ｄａｔａ＿ｉｎ及び出力ｄａｔａ＿ｏｕｔを備える３レベル論理ゲートであり、それが表１に従って真の表を実現する。
【表１】

分岐９５１の論理ゲート９３１から９３４のデータ入力及び制御入力に接続されるのは、それぞれレジスタ７０３から７０６の出力、及び組み合わせ制御信号ＣＴＲＬのビット０から３であり、該ビットが、この分岐９５１に接続されなければならないレジスタ７０３から７０６の出力を選択するために使用できる。論理ゲート９３１から９３４の出力は、加算器９４７の入力に接続され、第１早期符号位相Ｃ_e1は加算器９４７の出力から得られる。分岐９５３の論理ゲート９３９から９４２のデータ入力及び制御入力に接続されるのは、それぞれレジスタ７０４から７０７の出力、及び組み合わせ制御信号ＣＴＲＬのビット４から７であり、該ビットは、この分岐９５３に接続されなければならないレジスタ７０４から７０７の出力を選択するために使用できる。論理ゲート９３９から９４２の出力は、加算器９４９の入力に接続され、第２早期符号位相Ｃ_e2は、加算器９４９の出力から得られる。分岐９５２の論理ゲート９３５から９３８のデータ入力及び制御入力に接続されるのは、それぞれレジスタ７０７から７１０の出力、及び組み合わせ制御信号ＣＴＲＬのビット８から１１であり、該ビットは、この分岐９５２に接続されなければならないレジスタ７０７から７１０の出力を選択するために使用することができる。論理ゲート９３５から９３８の出力は加算器９４８の入力に接続され、第１後期符号Ｃ_l1は加算器９４８の出力から得られる。分岐９５４の論理ゲート９４３から９４６のデータ入力及び制御入力に接続されるのは、それぞれレジスタ７０８から７１１の出力、及び組み合わせ制御信号ＣＴＲＬのビット１２から１５であり、該ビットは、この分岐９５４に接続されなければならないレジスタ７０８から７１１の出力を選択するために使用することができる。論理ゲート９４３から９４６の出力は、加算器９５０の入力に接続され、第２後期符号位相Ｃ_l2は、加算器９５０の出力から得られる。
【００２１】
図１０(a)から図１３(d)は、図７の構造を使用するさまざまな組み合わせ制御信号によって得られるさまざまな符号位相から生成される判別関数を示す。グラフは図３のグラフと同様にして正規化される。つまり最大振幅は±１である。したがって、グラフは直接比較できないが、むしろそれぞれの特定のケースでの判別関数の形状及び幅を示す。判別関数の形状は、シフトレジスタ７０２の段階的実行と相関性結果を検出するために使用される検出器の関数の両方に依存する。線形検出が使用されると、同調受信が使用されなければならず、検出はＩ／Ｑ信号のＩ分岐で実施される。二次検出が使用されると、検出はＩ分岐とＱ分岐の両方で実施され、得られる結果は合計される。判別関数は、以下の一般的な形式を有する。
Ｄ（τ）＝Ｒｅ（ｄｅｔ（Ｃ（τ，ｄｏｕｔ＿ｅ，ｉｎ）））−Ｒｅ（ｄｅｔ（Ｃ（τ，ｄｏｕｔ＿Ｉ，ｉｎ）））
そこでは
ｄｅｔ（）＝線形検出器の場合、検出器関数，ｄｅｔ（ｉ＋ｊＱ）＝１
二次検出器の場合：ｄｅｔ（Ｉ＋ｊＱ）＝Ｉ²＋Ｑ²
Ｃ（τ，ｘ，ｙ）＝位相差τの相関性関数：
Ｃ（τ，ｘ，ｙ）＝ｘ（ｔ）ｙ（ｔ＋τ）
τ＝入信信号と正確な符号位相の間の位相差
ｄｏｕｔ＿ｅ＝早期符号位相、
ｄｏｕｔ＿ｌ＝後期符号位相
ｉｎ＝受信機に入信する信号
図１０(a)から図１０(d)は、線形検出によって得られる「狭い」相関器の判別関数を示す。シフトレジスタ７０２の１つの出力が、早期７２２分岐及び後期７２３分岐に対して選択される。使用されるシフトレジスタ７０２のクロック周波数は、８＊チップ周波数（＝符号生成器の８＊クロック周波数）である。つまり、シフトレジスタ７０２の２つの連続するレジスタの出力間の位相差は、長さ１／８チップである。図１０(a)では、レジスタ７０６の出力が早期分岐７２２に対して選択され、レジスタ７０８の出力が後期分岐７２３に対して選択された。図１０(b)、図１０(c)及び図１０(d)では、対応するレジスタは、７０５と７０９、７０４と７１０、７０３と７１１である。
【００２２】
図１１(a)から図１１(d)は、線形検出によって得られる「幅広い」相関器の判別関数を示す。使用されるシフトレジスタ７０２のクロック周波数は、チップ周波数と同じである。つまり、シフトレジスタ７０２の２つの連続するレジスタ出力間の位相差は、１チップの長さである。図１１(a)では、レジスタ７０６の出力が早期分岐７２２に対して選択され、レジスタ７０８の出力が後期分岐７２３に選択される。図１１(b)では、対応するレジスタは７０５と７０９である。図１１(c)では、合計されるレジスタ７０３から７０６の出力が早期分岐に対して選択され、加算されるレジスタ７０８から７０１の出力が後期分岐に対して選択される。図１１(d)では、レジスタ７０３、７０４、７０５及び７０６の出力の合計は、早期分岐に対して選択され、合計は、それぞれ加重係数４，３、２及び１で加重され、レジスタ７０８、７０９、７１０及び７１１の出力の合計は後期分岐に対して選択され、合計は、それぞれ加重係数１、２、３及び４で加重される。
【００２３】
図１２(a)から図１２(d)は、二次検出により得られる「狭い」相関器の判別関数を示す。シフトレジスタ７０２の１つの出力が、早期７２２分岐及び後期７２３分岐に対して選択される。利用されるシフトレジスタ７０２クロック周波数は８^*チップ周波数である。つまり、シフトレジスタ７０２の２つの連続するレジスタの出力間の位相差は、長さ１／８チップである。図１２(a)では、レジスタ７０６の出力が早期分岐７２２に対して選択され、レジスタ７０８の出力は後期分岐７２３に対して選択される。図１２(b)、図１２(ｃ)及び図１２(d)では、対応するレジスタは、それぞれ７０５と７０９、７０４と７１０、７０３と７１１である。
【００２４】
図１３(a)から図１３(d)は、二次検出によって得られる「幅広い」相関器の判別関数を示す。利用されるシフトレジスタ７０２クロック周波数は２^*チップ周波数である。つまり、シフトレジスタ７０２の２つの連続レジスタ間の位相差は長さ１／２チップである。図１３(a))では、レジスタ７０６の出力は、早期分岐７２２に対して選択され、レジスタ７０８の出力は後期分岐７２３に対して選択される。図１３(b)では、対応するレジスタは７０５と７０９である。図１３(c)では、合計されるレジスタ７０３から７０６の出力が、早期分岐に対して選択され、合計されるレジスタ７０８から７１１の出力は後期分岐に対して選択される。図１３(d)では、レジスタ７０３、７０４、７０５及び７０６の出力の合計が、早期分岐に対して選択され、合計がそれぞれ加重係数４、３、２及び１で加重され、レジスタ７０８、７０９、７１０及び７１１の出力の合計が後期分岐に対して選択され、合計がそれぞれ加重係数１、２、３、及び４で加重される。
【００２５】
本発明の構造は、３分岐インプリメンテーションだけに制限されない。正確な符号位相は、早期符号位相と後期符号位相の組み合わせとして生成することができ、本発明の構造の２分岐済みとしての使用を可能にする。本発明の構造は、例えば、図５で示される相関器での単一分岐済みとして使用することができ、そこでは早期符号位相及び後期符号位相は、生成器５０９及び加算器５０６を、本発明の単一分岐構造及び符号生成器で置換することによって、相関性の前に合計される。４つ以上の分岐を含む本発明による構造も実行可能である。
【００２６】
符号生成器と組み合わされる本発明の構造は、それぞれ生成器２０９、４０７、または５０９を、本発明の実施形態の構造及び符号生成器で置換することによって、例えば、図２、図４または図５に示される相関器内で使用可能である。その他の点では、相関器の構造及び動作は、図に示されているとおりである。このような相関器は、例えば、図１の拡散スペクトル受信機１０２で使用することができる。本発明は、このようにして相関器及び／または拡散スペクトル受信機、あるいは本発明の構造を使用する類似デバイスにも関係する。
【００２７】
技術が進展するにつれて、本発明の基本的な考えは多岐に渡る方法で実現することができることは当業者に明らかである。本発明及びその実施形態は、このようにして前期例に制限されていないが、請求項の範囲内で変化してよい。
【図面の簡単な説明】
本発明は、添付図面に関して、好ましい実施形態によりさらに詳細に後述されるだろう。
【図１】直接シーケンスに基づいたスペクトル拡散システムを示す。
【図２】従来の技術による相関器構造を示す。
【図３】判別関数のグラフを示す。
【図４】 (a)第２の従来の技術による相関器構造を示す。
(b)〜(d)図４(a)の相関器構造の制御信号を示す。
【図５】従来の第３の技術による相関機構造を示す。
【図６】早期符号位相、正確な符号位相及び後期符号位相を生成するための従来の技術による構造を示す。
【図７】本発明によるインプリメンテーションを示す。
【図８】図７のインプリメンテーションの１ビットインプリメンテーションを示す。
【図９】 (a)本発明による第２インプリメンテーションを示す。
(b)本発明による第３インプリメンテーションを示す。
【図１０】 (a)〜(d)本発明による構造で得られる判別関数のグラフを示す。
【図１１】 (a)〜(d)本発明による構造で得られる判別関数のグラフを示す。
【図１２】 (a)〜(d)本発明による構造で得られる判別関数のグラフを示す。
【図１３】 (a)〜(d)本発明による構造で得られる判別関数のグラフを示す。

Claims

Ｎ（Ｎは２より大きい整数）個の出力と符号シーケンスが印加される入力とを含むシフトレジスタであって、クロック信号により制御される前記シフトレジスタ、及び
前記クロック信号と区別される別個のクロック信号により制御される複数の位相遅延ネットワークを含む、少なくとも１つの符号位相の生成デバイスであって、
各位相遅延ネットワークは、
複数の乗算器であって、各乗算器が、逐次遅延された符号シーケンスを含む入力信号を受信し、また制御信号を含む入力信号を受信する前記複数の乗算器、及び
前記複数の乗算器の出力に結合された加算器ブロックを含み、
前記制御信号は、前記逐次遅延された符号シーケンス信号のうちの１つの符号シーケンス信号だけが前記複数の位相遅延ネットワークの各々の前記加算器ブロックに到達することができるように選択されることを特徴とする符号位相の生成デバイス。
少なくとも１つの位相遅延ネットワークが、
それぞれの第１入力に前記シフトレジスタの１つの入力が接続され、第２入力に１つの結合制御信号が接続されるｉ個の２入力セレクタと、
出力に前記ｉ個のセレクタの出力が接続され、その出力から前記符号位相が得られるｉ入力結合器と、を含むことを特徴とする、請求項１に記載の符号位相の生成デバイス。
前記デバイスは、
前記シフトレジスタのＭ１（Ｍ１は１より大きくＮより小さい整数）個のレジスタの出力及びＭ１個の結合制御信号が、各セレクタの入力に前記シフトレジスタの１つの出力及び１つの結合制御信号が接続されるように接続されるＭ１個の２入力セレクタ、及び入力に前記Ｍ１個のセレクタの出力が接続され、出力から第１符合位相が得られるＭ１個の入力結合器を含む第１位相遅延ネットワークと、
各セレクタの入力に前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタのＭ２（Ｍ２は１より大きくＮより小さい整数）個のレジスタの出力及びＭ２個の結合制御信号が接続されるＭ２個の２入力セレクタ、及び入力に前記Ｍ２個のセレクタの出力が接続され、出力から第２符合位相が得られるＭ２個の入力結合器を含む第２位相遅延ネットワークとを含むことを特徴とする、請求項１に記載の符号位相の生成デバイス。
前記デバイスは、前記シフトレジスタの１つのレジスタの出力に直接に接続された第３相遅延ネットワークであって、第３符合位相が得られる前記第３相遅延ネットワークを含むことを特徴とする、請求項３に記載の符号位相の生成デバイス。
ｉ＝Ｎであり、前記デバイスは、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの出力及びＮ個の結合制御信号が接続されるＮ個の２入力セレクタ、及び入力に前記Ｎ個のセレクタの出力が接続され、出力から第１符合位相が得られるＮ入力結合器を含む、第１位相遅延ネットワークと、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの出力及びＮ個の結合制御信号が接続されるＮ個の２入力セレクタ、及び入力に前記Ｎ個のセレクタの出力が接続され、出力から第２符合位相が得られるＮ入力結合器を含む第２位相遅延ネットワークと、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの出力及びＮ個の結合制御信号が接続されるＮ個の２入力セレクタ、及び入力に前記Ｎ個のセレクタの出力が接続され、出力から第３符合位相が得られるＮ入力結合器を含む第３相遅延ネットワークとを含むことを特徴とする、請求項１に記載の符号位相の生成デバイス。
それぞれ前記第１、第２及び第３位相遅延ネットワークから得られる前記第１、第２及び第３符号位相が、それぞれ早期符号位相、後期符号位相、及び正確な符号位相であることを特徴とする、請求項３、４、または５に記載の符号位相の生成デバイス。
前記デバイスは、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの任意のＭ１（Ｍ１は１より大きくＮより小さい整数）個の出力及び任意のＭ１個の結合制御信号が接続されるＭ１個の２入力セレクタと、入力に、前記Ｍ１個のセレクタの出力が接続され、出力から第１符合位相が得られるＭ１入力結合器を含む第１位相遅延ネットワークと、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの任意のＭ２（Ｍ２は１より大きくＮより小さい整数）個の出力及び任意のＭ２個の結合制御信号が接続されるＭ２個の２入力セレクタと、入力に、前記Ｍ２個のセレクタの出力が接続され、出力から第２符合位相が得られるＭ２入力結合器を含む第２位相遅延ネットワークと、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの任意のＭ３（Ｍ３は１より大きくＮより小さい整数）個の出力及び任意のＭ３個の結合制御信号が接続されるＭ３個の２入力セレクタと、入力に、前記Ｍ３個のセレクタの出力が接続され、出力から第３符合位相が得られるＭ３入力結合器を含む第３位相遅延ネットワークと、
各セレクタの入力に、前記シフトレジスタの１個の出力及び１個の結合制御信号が接続されるように、前記シフトレジスタの任意のＭ４（Ｍ４は１より大きくＮより小さい整数）個の出力及び任意のＭ４個の結合制御信号が接続されるＭ４個の２入力セレクタと、入力に、前記Ｍ４個のセレクタの出力が接続され、出力から第４符号位相が得られるＭ４入力結合器を含む第４位相遅延ネットワークと、を含むことを特徴とする、請求項１に記載の符号位相の生成デバイス。
前記第１、第２、第３及び第４位相遅延ネットワークから得られる前記第１、第２、第３及び第４符号位相が、それぞれ第１早期符号位相、第２早期符号位相、第１後期符号位相及び第２後期符号位相であることを特徴とする、請求項７に記載の符号位相の生成デバイス。
前記位相遅延ネットワークの出力から得られる前記符号位相が、前記結合制御信号を変更することによってソフトウェアにより変更されることを特徴とする、請求項１から５、又は７から８のどれか１つに記載の符号位相の生成デバイス。
前記ｉ個の２入力セレクタは、乗算器、及び／またはＡＮＤゲートであることを特徴とする、請求項２に記載の符号位相の生成デバイス。
前記ｉ個の結合器は、加算器及び／またはＯＲゲートであることを特徴とする、請求項２に記載の符号位相の生成デバイス。
１つ以上の前記制御信号が前記シフトレジスタの前記Ｎ個の出力のうちの１個以上に印加されることを特徴とする、請求項１に記載の符号位相の生成デバイス。
局所符号を生成するための符号生成器、及びクロック信号により制御されるシフトレジスタを含む生成手段であって、前記局所符号から少なくとも１つの符号位相を生成する該生成手段と、
相関器構造に印加される信号を、前記少なくとも１つの局所的に生成される符号位相と相関させるための少なくとも１つの相関器と、を含み、
前記生成手段が、さらに、前記クロック信号と区別される別個のクロック信号により制御される複数の位相遅延ネットワークを含み、各位相遅延ネットワークは、
複数の乗算器であって、各乗算器が、逐次遅延された符号シーケンスを含む入力信号を受信し、また制御信号を含む入力信号を受信する前記複数の乗算器、及び
前記複数の乗算器の出力に結合された加算器ブロックを含み、
前記制御信号は、前記逐次遅延された符号シーケンス信号のうちの１つの符号シーケンス信号だけが前記複数の位相遅延ネットワークの各々の前記加算器ブロックに到達することができるように選択されることを特徴とする相関器。
前記生成手段の少なくとも１つの位相遅延ネットワークが、
それぞれの第１入力に前記シフトレジスタの１個の入力が接続され、第２入力に１個の結合制御信号が接続される、ｉ個の２入力セレクタと、
出力に前記ｉ個のセレクタの出力が接続され、その出力から前記符号位相が得られるｉ入力結合器と、を含むことを特徴とする、請求項１３に記載の相関器。
前記生成手段の前記位相遅延ネットワークの出力から得られる前記符号位相が、前記結合制御信号を変更することによってソフトウェアにより変更されることを特徴とする、請求項１３または１４に記載の相関器。
１つ以上の前記制御信号が前記シフトレジスタの１個以上の出力に印加されることを特徴とする、請求項１３に記載の相関器。
スペクトル拡散信号を受信するための拡散スペクトル受信機であって、
局所符号を生成するための符号生成器及びクロック信号により制御されるシフトレジスタを含む生成手段であって、前記局所符号から少なくとも１つの符号位相を生成する前記生成手段と、
受信されたスペクトル拡散信号を、前記少なくとも１つの局所的に生成される符号位相と相関させるための少なくとも１つの相関器と、を含み、
前記生成手段が、さらに、前記クロック信号と区別される別個のクロック信号により制御される複数の位相遅延ネットワークを含み、各位相遅延ネットワークは、
複数の乗算器であって、各乗算器が、逐次遅延された符号シーケンスを含む入力信号を受信し、また制御信号を含む入力信号を受信する前記複数の乗算器、及び
前記複数の乗算器の出力に結合された加算器ブロックを含み、
前記制御信号は、前記逐次遅延された符号シーケンス信号のうちの１つの符号シーケンス信号だけが前記複数の位相遅延ネットワークの各々の前記加算器ブロックに到達することができるように選択されることを特徴とする、スペクトル拡散受信機。
前記生成手段の少なくとも１つの位相遅延ネットワークが、
それぞれの第１入力に前記シフトレジスタの１個の入力が接続され、第２入力に１個の結合制御信号が接続されるｉ個の２入力セレクタと、
出力に前記ｉ個のセレクタの出力が接続され、その出力から前記符号位相が得られるｉ入力結合器と、を含むことを特徴とする、請求項１７に記載のスペクトル拡散受信機。
前記生成手段の前記位相遅延ネットワークの出力から得られる前記符号位相が、前記結合制御信号を変更することによってソフトウェアにより変更されることを特徴とする、請求項１７または１８に記載のスペクトル拡散受信機。
前記符号位相は、位相調整された拡散符合レプリカであることを特徴とする、請求項１７または１８に記載のスペクトル拡散受信機。
１つ以上の前記制御信号が前記シフトレジスタのｉ個の出力のうちの１個以上に印加されることを特徴とする、請求項１７に記載のスペクトル拡散受信機。