KR20020059621A - 상관기 - Google Patents

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KR20020059621A
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유-내브 마이크로일렉트로닉스 코포레이션
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Abstract

본 발명은 적어도 1 개의 위상 코드(Ce, Cp, Cl)를 발생시키기 위한 장치에 관한 것으로, 이 위상 코드 발생 장치는 N 개의 출력을 구비하고 위상 동기(phasing)될 코드 시퀀스(Cin)가 인가되는 시프트 레지스터(702), 및 시프트 레지스터(702)의 i 개의 출력으로부터의 위상 코드를 조합하는 논리 분기부에 기초하여 적어도 1 개의 조합 제어 신호에 의해 제어되는 적어도 1 개의 논리 분기부(722, 723, 724)를 포함한다. N은 2 이상의 정수이고 i는 2 내지 N 사이의 정수이다. 상기 적어도 1 개의 논리 분기부는, 제1 입력이 상기 시프트 레지스터(702)의 1 개의 입력에 각각 접속되고 제2 입력이 1 개의 조합 제어 신호(ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)에 접속된 i 개의 2 입력 선택기(901 ∼ 909, 911 ∼ 919, 921 ∼ 929)과 상기 i 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 상기 위상 코드가 얻어지는 i 입력 결합기(910, 920, 930)를 포함하는 것이 바람직하다.

Description

상관기{CORRELATOR}
확산 스펙트럼 시스템(spread spectrum system)에 있어서, 신호를 전송하기 위해 이용되는 대역폭은 전송될 데이터를 위해 필요로 하는 대역폭보다 실질적으로 넓다. 송신기에서 신호의 스펙트럼은 원래의 데이터와 독립적인 의사 랜덤 확산 코드(pseudo-random spreading code)에 의해 확산된다. 수신기에서는 상기 확산 코드의 동일 복사본인 복제 코드(replica code)가 신호의 스펙트럼을 좁게 하기 위해 이용된다. 확산 스펙트럼 시스템은 대략적으로 직접 시퀀스(DS: direct sequence) 확산 스펙트럼 시스템 및 주파수 도약(FH: frequency hopping) 확산 스펙트럼 시스템으로 분류된다. 주파수 도약 확산 스펙트럼 시스템에 있어서, 전송 주파수는 이용가능한 대역폭의 한계 내에서 의사 랜덤 확산 코드에 따라서 변경된다. 즉, 1 개의 주파수로부터 다른 주파수로의 도약(hopping)이 발생한다. 직접 시퀀스 확산 스펙트럼 시스템에 있어서, 스펙트럼은 의사 랜덤 확산 코드에 따라서 반송파의 위상을 시프트시킴으로써 이용가능한 대역폭으로 확산된다. 확산 코드의 비트는 통상적으로 실제의 데이터 비트와 구별되도록 칩(chip)이라고 칭한다.
직접 시퀀스 수신기에 있어서 대역폭이 좁은 스펙트럼을 인에이블시키기 위해서, 수신기는 수신된 신호와 가능한 한 정확히 동기되고, 이 동기화를 유지할 수 있어야 한다. 이 동기화의 신속한 구현은 여러 가지 어플리케이션에 있어서 핵심을 이루고 있다.
확산 스펙트럼 시스템이 간섭에 대한 확산 스펙트럼 시스템의 대응력을 가진다는 이점 때문에, 확산 스펙트럼 시스템은 일반적으로 군사용 어플리케이션에 이용된다. 또한, 직접 시퀀스 확산 스펙트럼 시스템에 있어서, 송신기와 수신기 사이의 신호의 전파 시간은 위치 확인 시스템(positioning system)과 같은 거리 측정법을 이용하는 어플리케이션을 이용 가능하게 하여 정확히 측정될 수 있다. 거리 측정법은 통상적으로 1/10 칩 이상의 정밀도로 매우 정밀하게 통상적으로 수행될 수 있는 확산 코드의 동기화에 기초한다. 또한, 확산 코드의 주파수가 높기 때문에 매우 정확한 측정 정밀도를 달성한다. 확산 코드의 전송 시간이 공지되어 있는 경우, 신호의 전파에 의해 걸리는 시간은 송신기와 수신기 사이의 거리를 산출하는 광의 속도로 제산함으로써 계산될 수 있다.
도 1은 송신기(101)가 데이터 변조기(104) 및 확산 코드에 의해 전송된 스펙트럼을 확산하기 위한 확산 코드 변조기(106)를 포함하는 직접 시퀀스 확산 스펙트럼 시스템에 기초하는 확산 스펙트럼 시스템을 도시한다. 수신기(102)는 상기 확산 코드와 동일한 확산 복제 코드(spreading replica code)에 의해 동작하는 대역환원(despreading) 변조기(108)를 포함하고, 수신된 신호와 상기 확산 복제 코드를 상관시킨다. 확산 코드와 수신기에서 발생된 확산 복제 코드가 동일하고, 확산 복제 코드와 수신된 신호에 포함된 확산 코드가 동상(in phase)인 경우, 확산 이전에 데이터 변조된 신호가 대역환원 변조기(108)의 출력으로부터 얻어진다. 이와 동시에, 소정의 불요 신호(spurious signal)가 확산된다. 데이터 변조된 신호는 대역환원 변조기(108)에 이어서 기저대역 필터(110)를 통과하지만, 수신된 신호의 신호 대 잡음비(signal-to-noise ratio)를 증진시키는 대부분의 불요 신호의 파워를 제거한다. 확산 스펙트럼 시스템을 동작시키기 위해서는 수신기에서 발생된 확산 복제 코드가 수신된 신호에 포함된 확산 코드와 동상이고, 이 동상을 유지하여야 하다. 왜냐하면, 확산 코드, 정규 반송파(regular carrier) 및 데이터의 동기화를 위해서 특수한 동기화 알고리즘이 필요하기 때문이다.
확산 코드의 추적을 구현하는 공지된 방법으로는 도 2에 도시되고, 발생 수단(209)에 의해 국부적으로 발생되는 전(前; early)확산 복제 코드 Ce및 후(後; late)확산 복제 코드 Cl을 착신 신호 Sin과 상관시키는 2 개의 분기부(branch)(202, 204)를 포함하는 제1 상관기 구조를 이용하는 방법이다. 2 개의 분기부는 신호를 상관시키기 위한 곱셈기(205, 206), 대역 통과 필터(BPF; bandpass filter)(207, 208) 및 상관 결과를 검출하기 위한 2차 검출기(210, 211)를 포함한다. 가산기(212)는 분기부(202)로부터 얻어지는 상관 결과(214)와 분기부(204)로부터 얻어지는 상관 결과(216)의 서로의 상관 결과를 감산한다. 국부 확산 복제 코드와 착신 신호 Sin에 포함된 확산 복제 코드의 위상 오류의 위상차 및 이용되는 2차 검출기의 함수에 따른 판별 함수는 가산기(212)의 출력으로부터 얻어지고, 이 판별 함수는 우측 방향에 있어서의 확산 코드의 위상을 조정하기 위해 이용된다.
도 3은 신호의 최대 진폭이 ±1이 되도록 정규화된 판별 함수를 도시하는 그래프이다.
도 4a는 동일한 상관기(402)가 발생 수단(407)에 의해 국부적으로 발생되는 전확산 복제 코드 Ce및 후확산 복제 코드 Cl에 의해 대안적으로 이용되는 확산 코드를 추적하기 위한 공지된 제2 상관기 구조, 즉 타우-디더 상관기(tau-dither correlator)를 도시한다. 루프 필터(404)는 대안적인 상관들 사이의 차(405)의 평균을 구하고, 도 2에 도시된 판별 함수와 유사한 판별 함수가 결과(406)로서 얻어진다. 도 4b, 도 4c 및 도 4d는 도 4a에 도시된 타우-디더 상관기의 각각의 제어 신호 g(t),및 g'(t)를 도시한다. 타우-디더 상관기에 있어서 각 상관은 절반의 시간에 대해서만 계산되기 때문에, 신호의 신호 대 잡음비의 일부가 손실되지만 도 2에 도시된 실시예와 비교해서 필요한 구성 요소의 수가 적은 것에 기인하여, 이 구조는 특히 아날로그 상관기의 실시예로서 널리 사용되고 있다. 그러나, 최근의 디지털 상관기에 있어서는, 이러한 상관기의 구조를 더 이상 널리 이용하지 않는다.
도 5는 확산 코드의 추적을 위한 공지된 제3 상관기 구조를 도시한다. 도 5에 있어서, 우선, 가산기(506)는 발생 수단(509)에 의해 국부적으로 발생되는 확산 복제 코드의 전확산 복제 코드 Ce및 후확산 복제 코드 Cl의 서로를 감산하여, 그얻어진 결과(508)와 착신 신호 Sin을 상관시킨다. 이 제3 상관기 구조를 이용하는 실시예는 도 2에 도시된 실시예와 구조에 있어서 거의 동일하지만, 도 2에 도시된 실시예보다 적은 수의 구성 요소를 필요로 한다.
도 6은 위상 동기형 복제 코드(phased replica code)를 발생시키기 위한 공지된 구조, 즉 3 단(three-stage) 시프트 레지스터(604)를 도시한다. 도 2, 도 4a 및 도 5에 도시된 발생 수단 블럭은 도 6의 구조로 대체될 수 있다. 클럭 신호 CLKgen에 의해 제어되는 코드 발생기(602)에 의해 발생되는 복제 코드(replica code) Cin은 클럭 신호 CLKsr에 의해 3 단 시프트 레지스터(604)에 클럭킹된다. 전(진행된)복제 코드 Ce, 기준(precise) 복제 코드 Cp및 후(지연된)복제 코드 Cl은 3 단 시프트 레지스터(604)의 레지스터의 각각의 출력(606, 608, 610)으로부터 얻어진다. 2 개의 레지스터 소자 사이의 복제 코드의 위상차는 1/F이고, 여기서 F는 3 단 시프트 레지스터의 클럭 주파수이다. 이 위상차는 통상적으로 1 칩의 길이로부터 1/10 칩의 길이로 변경된다. 대부분의 이용되는 위상차는 ±1/2 칩으로, 평가에 대하여 최상의 결과를 산출한다. 거리 측정 어플리케이션에서 특히 중요한 확산 코드의 위상 추적이 보다 정밀할 경우에는 작은 위상차를 이용한다. 작은 확산 코드의 위상차에 기인하여 평가 신호에 대해 약한 신호 대 잡음비가 확산 복제 코드의 추적에 이용되지만, 확산 코드의 추적에 있어서 최종 결과로서 얻어지는 오류는 통상적으로 확산 코드의 큰 위상차를 이용하는 경우보다 작다. 위상차는 통상적으로 확산 코드의 추적 알고리즘에 따라서 제어되는 클럭 발생기로부터 3 단 시프트 레지스터의 클럭 신호 CLKsr을 얻음으로써 발생되고, 코드 발생기의 클럭 신호 CLKgen은 클럭 발생기에 의해 발생되는 클럭 신호를 양의 정수(통상적으로, 2 내지 10 사이의 정수임)로 제산함으로써 발생된다. 제산비(division ratio)가 2를 초과하는 경우, '좁은(narrow)' 상관이 포함되고, 이 '좁은' 상관은 다중경로 전파에 의해 발생되는 확산 코드의 추적에 있어서의 위상 오류를 감소시키고자 하는 경우에 유용하다. 이러한 실시예에 있어서, 코드 발생기의 클럭 주파수는 변화되지 않은 채로 유지되도록 하는 방법과 같이 클럭 발생기의 주파수 및 제산비를 변화시킴으로써 판별 함수가 변화될 수 있다. 이러한 조정에 있어서의 문제는 클럭 주파수가 변화되는 경우 발생된 확산 복제 코드의 타이밍을 변화시키는 3 단 시프트 레지스터의 시간 길이가 변화된다는 것이다. 확산 코드의 자기 상관(autocorrelation) 특성 때문에, 3 단 시프트 레지스터의 모두가 ±1 칩 이상의 넓은 '넓은(wide)' 판별 함수를 실시하기 위해 이용될 수 없다. 왜냐하면, 위상 코드의 작은 오류를 이용하는 경우, 판별 함수에 있어서 '사점(dead point)'이 생성되어 이 사점에서 판별 함수의 값은 0이 되기 때문이다.
또한, 3 단 시프트 레지스터의 각 출력이 별개의 상관기에 각각 접속되도록 하는 방법과 같이 위상 코드 및 복잡한 판별 함수를 발생시키기 위해 3 단 시프트 레지스터가 더 이상 이용되지 않는다는 것이 공지되어 있다. 그러나, 이러한 구조는 도 6에 도시된 구조보다 많은 구성 요소를 필요로 하는 문제가 있다.
본 발명은 확산 스펙트럼 신호를 위한 수신기에 있어서의 상관기에 관한 것으로, 특히 확산 코드의 추적에 필요한 상이한 위상 코드의 상관기에서의 발생에 관한 것이다.
도 1은 직접 시퀀스에 기초하는 확산 스펙트럼 시스템을 도시하는 도면.
도 2는 종래기술의 제1 상관기 구조를 도시하는 도면.
도 3은 판별 함수의 그래프를 도시하는 도면.
도 4a는 종래기술의 제2 상관기 구조를 도시하는 도면.
도 4b, 도 4c 및 도 4d는 도 4a에 도시된 상관기 구조의 제어 신호를 도시하는 도면.
도 5는 종래기술의 제3 상관기 구조를 도시하는 도면.
도 6은 전위상 코드, 기준 위상 코드 및 후위상 코드를 발생시키기 위한 종래기술의 구조를 도시하는 도면.
도 7은 본 발명에 따른 제1 실시예를 도시하는 도면.
도 8은 도 7에 도시된 제1 실시예의 1 비트 실시예를 도시하는 도면.
도 9a는 본 발명에 따른 제2 실시예를 도시하는 도면.
도 9b는 본 발명에 따른 제3 실시예를 도시하는 도면.
도 10a 내지 도 13d는 본 발명에 따른 구조에 의해 얻어지는 판별 함수를 도시하는 그래프.
발명의 상세한 설명
이하, 본 발명을 첨부된 도면을 참조하여 바람직한 실시예에 의해 더욱 상세히 설명한다.
도 7은 본 발명에 따른 제1 실시예를 도시하는 도면으로서, 9 단(9-stage) 시프트 레지스터(702), 전위상 코드 Ce를 발생시키기 위한 전분기부(722), 기준 위상 Cp를 발생시키기 위한 기준 분기부(724) 및 후위상 코드 Cl을 발생시키기 위한 후분기부(723)를 포함한다. 클럭 신호 CLKgen에 의해 제어되고 도 6에 도시된 코드 발생기(602)에 대응하는 코드 발생기(602)에 의해 발생되는 코드 Cin은레지스터(703 ∼ 711)를 포함하고 클럭 신호 CLKsr에 의해 제어되는 9 단 시프트 레지스터(702)로 인가된다. 전분기부(722)는 4 개의 곱셈기(712 ∼ 715) 및 4 입력 가산기(720)를 포함하고, 후분기부(723)는 4 개의 곱셈기(716 ∼ 719) 및 4 입력 가산기(721)를 포함한다. 전분기부(722)의 곱셈기(712 ∼ 715)의 입력단에는 레지스터(703 ∼ 706)의 각각의 출력 및 레지스터(703 ∼ 706)의 출력을 위한 가중 계수를 설정하는 데 이용되는 조합 제어 신호 ec0 ∼ ec3을 접속한다. 곱셈기(712 ∼ 715)의 출력단은 4 입력 가산기(720)에 접속되고, 이 4 입력 가산기(720)의 출력으로부터 전위상 코드 Ce가 얻어진다. 후분기부(723)의 곱셈기(716 ∼ 719)의 입력단에는 레지스터(708 ∼ 711)의 각각의 출력 및 레지스터(708 ∼ 711)의 출력을 위한 가중 계수를 설정하는 데 이용되는 조합 제어 신호 lc0 ∼ lc3을 접속한다. 곱셈기(716 ∼ 719)의 출력단은 4 입력 가산기(721)의 입력에 접속되고, 이 4 입력 가산기(721)의 출력으로부터 후위상 코드 Cl이 얻어진다. 레지스터(707)의 출력단은 기준 분기부(724)에 접속되고, 이 레지스터(707)의 출력으로부터 기준 위상 코드 Cp가 얻어진다. 도 7에 도시된 제1 실시예는 도 5에 도시된 종류의 상관기 구조에 있어서 기준 분기부(724)를 이용하는 일이 없이도 이용될 수 있는 이점이 있다.
도 8은 도 7에 도시된 상관기 구조의 1 비트의 실시예를 도시하는 도면으로서, 도 7에 도시된 곱셈기(712 ∼ 719) 및 4 입력 가산기(720, 721)를 각각 AND 구성 요소(812 ∼ 819) 및 OR 구성 요소(820, 821)에 의해 실시된다. 8 비트 제어 신호 ctrl은 제어 신호 ec0 ∼ ec3 및 제어 신호 lc0 ∼ lc3에 대응한다. 이 회로는레지스터(703 ∼ 706)의 출력 중 하나의 출력이 전분기부(722)에 대하여 선택되고, 레지스터(708 ∼ 711)의 출력 중 하나의 출력이 후분기부(723)에 대하여 선택되는 경우에 유용하다.
도 9a는 도 7에 도시된 실시예에 대응하는 본 발명에 따른 제2 실시예를 도시하는 도면으로서, 코드 발생기(602), 9 단 시프트 레지스터(702), 전위상 코드 Ce를 발생시키기 위한 전분기부(722), 후위상 코드 Cl을 발생시키기 위한 후분기부(723) 및 기준 위상 코드 Cp를 발생시키기 위한 기준 분기부(724)를 포함한다. 이 경우에 있어서, 전분기부(722)는 9 개의 곱셈기(901 ∼ 909) 및 9 입력 가산기(910)를 포함하고, 후분기부(723)는 9 개의 곱셈기(911 ∼ 919) 및 9 입력 가산기(920)를 포함하며, 기준 분기부(724)는 9 개의 곱셈기(921 ∼ 929) 및 9 입력 가산기(930)를 포함한다. 전분기부(722)의 곱셈기(901 ∼ 909)의 입력단에는 레지스터(703 ∼ 711)의 각각의 출력 및 레지스터(703 ∼ 711)의 출력을 위한 전분기 가중 계수를 설정하는 데 이용되는 조합 제어 신호 ec0 ∼ ec8을 접속한다. 곱셈기(901 ∼ 909)의 출력은 9 입력 가산기(910)의 입력에 접속되고, 이 9 입력 가산기(910)의 출력으로부터 전위상 코드 Ce가 얻어진다. 후분기부(723)의 곱셈기(911 ∼ 919)의 입력단에는 레지스터(703 ∼ 711)의 각각의 출력 및 레지스터(703 ∼ 711)의 출력을 위한 후분기 가중 계수를 설정하는 데 이용되는 조합 제어 신호 lc0 ∼ lc8을 접속한다. 곱셈기(911 ∼ 919)의 출력은 9 입력 가산기(920)의 입력에 접속되고, 9 입력 가산기(920)의 출력으로부터 후위상 코드 Cl이 얻어진다. 기준 분기부(724)의 곱셈기(921 ∼ 929)의 입력단에는 레지스터(703 ∼ 711)의 각각의 출력 및 레지스터(703 ∼ 711)의 출력을 위한 정밀 분기 가중 계수를 설정하는 데 이용되는 조합 제어 신호 pc0 ∼ pc8을 접속한다. 곰셈기(921 ∼ 929)의 출력은 9 입력 가산기(930)의 입력에 접속되고, 이 9 입력 가산기(930)의 출력으로부터 기준 위상 코드 Cp가 얻어진다.
도 9b는 본 발명에 따른 제3 실시예를 도시하는 도면으로서, 2 개의 전위상 코드 Ce1및 Ce2와 2 개의 후위상 코드 Cl1및 Cl2가 발생된다. 이 제3 실시예는 도 7에 도시된 제1 실시예에 대응하는 코드 발생기(602) 및 9 단 시프트 레지스터(702)를 포함한다. 또한, 이 제3 실시예는 상기 2 개의 전위상 코드 Ce1및 Ce2와 2 개의 후위상 코드 Cl1및 Cl2를 발생시키기 위한 4 개의 논리 분기부(951 ∼ 954)를 포함한다. 16 비트 조합 제어 신호 ctrl은 조합을 제어한다. 논리 분기부(951)는 4 개의 논리 게이트(931 ∼ 934) 및 4 입력 가산기(947)를 포함하고, 논리 분기부(952)는 4 개의 논리 게이트(935 ∼ 938) 및 4 입력 가산기(948)를 포함하며, 논리 분기부(953)는 4 개의 논리 게이트(939 ∼ 942) 및 4 입력 가산기(949)를 포함하고, 논리 분기부(954)는 4 개의 논리 게이트(943 ∼ 946) 및 4 입력 가산기(950)를 포함한다. 논리 게이트(931 ∼ 946)는 이하의 표 1에 따른 진리표를 구현하는 제어 입력 ctrl, 데이터 입력 data_in 및 데이터 출력 data_out을 포함하는 3 레벨 논리게이트이다.
ctrl data_in data_out
0 -1 0
0 0 0
0 +1 0
1 -1 -1
1 0 0
1 +1 +1
논리 분기부(951)의 논리 게이트(931 ∼ 934)의 데이터 입력 및 제어 입력으로는 레지스터(703 ∼ 706)의 각각의 출력 및 이 논리 분기부(951)에 접속될 레지스터(703 ∼ 706)의 출력을 선택하는 데 이용될 수 있는 16 비트 조합 제어 신호 ctrl의 비트 0 내지 비트 3을 접속한다. 논리 게이트(931 ∼ 934)의 출력은 4 입력 가산기(947)의 입력에 접속되고, 이 4 입력 가산기(947)의 출력으로부터 제1 전위상 코드 Ce1가 얻어진다. 논리 분기부(953)의 논리 게이트(939 ∼ 942)의 데이터 입력 및 제어 입력으로는 레지스터(704 ∼ 707)의 각각의 출력 및 이 논리 분기부(953)에 접속될 레지스터(704 ∼ 707)의 출력을 선택하는 데 이용될 수 있는 16 비트 조합 제어 신호 ctrl의 비트 4 내지 비트 7을 접속한다. 논리 게이트(939 ∼ 942)의 출력은 4 입력 가산기(949)에 접속되고, 이 4 입력 가산기(949)의 출력으로부터 제2 전위상 코드 Ce2가 얻어진다. 논리 분기부(952)의 논리 게이트(935 ∼ 938)의 데이터 입력 및 제어 입력으로는 레지스터(707 ∼ 710)의 각각의 출력 및 이 논리 분기부(952)에 접속될 레지스터(707 ∼ 710)의 출력을 선택하는 데 이용될 수 있는 16 비트 조합 제어 신호 ctrl의 비트 8 내지 비트 11을 접속한다. 논리 게이트(935 ∼ 938)의 출력은 4 입력 가산기(948)의 입력에 접속되고, 이 4 입력 가산기(948)의 출력으로부터 제1 후위상 코드 Cl1이 얻어진다. 논리 분기부(954)의 논리 게이트(943 ∼ 946)의 데이터 입력 및 제어 입력으로는 레지스터(708 ∼ 711)의 각각의 출력 및 이 논리 분기부(954)에 접속될 레지스터(708 ∼ 711)의 출력을 선택하는 데 이용될 수 있는 16 비트 조합 제어 신호 ctrl의 비트 12 내지 비트 15를 접속한다. 논리 게이트(943 ∼ 946)의 출력은 4 입력 가산기(950)의 입력에 접속되고, 이 4 입력 가산기(950)의 출력으로부터 제2 후위상 코드 Cl2가 얻어진다.
도 10a 내지 도 13d는 도 7에 도시된 상관기 구조를 이용하는 상이한 조합 제어 신호에 의해 얻어진 상이한 위상 코드로부터 발생되는 판별 함수를 도시하는 그래프이다. 이들 그래프는 도 3에 도시된 그래프와 동일한 방법으로 정규화된다. 즉, 최대 진폭이 ±1이다. 따라서, 이들 그래프는 직접 비교할 수는 없지만, 각 특정의 경우에 있어서의 판별 함수의 형상 및 폭을 도시한다. 판별 함수의 형상은 9 단 시프트 레지스터(702)의 위상 동기(phasing) 및 상관 결과를 검출하는 데 이용되는 검출기의 함수 양쪽 모두에 따른다. 선형 검출을 이용하는 경우, 가간섭성 수신(coherent reception)이 이용될 것이고, I/Q 신호의 I 분기부에서 검출이 행해진다. 2차 검출을 이용하는 경우, I 분기부 및 Q 분기부의 양쪽 모두에서 검출이 행해지고, 얻어진 결과의 합산이 구해진다. 판별 함수는 이하의 수학식 1과 같은 일반적인 형태를 가진다.
여기서, det( ) = 검출기 함수로서,
선형 검출기: det(I + jQ) = 1 및
2차 검출기: det(I + jQ) = I2+ Q2를 위한 검출기 함수,
C (τ, x, y) = 위상차 τ를 위한 상관 함수로서,
,
τ = 착신 신호와 기준 위상 코드 사이의 위상차,
dout_e = 전위상 코드,
dout_l = 후위상 코드,
in = 수신기로 착신되는 신호이다.
도 10a 내지 도 10d는 선형 검출에 의해 얻어지는 '좁은' 상관기의 판별 함수를 도시하는 그래프이다. 9 단 시프트 레지스터(702)의 1 개의 출력은 전분기부(722) 및 후분기부(723)에 대하여 선택된다. 9 단 시프트 레지스터(702)의 클럭 주파수로는 8*칩의 주파수(= 코드 발생기의 8*클럭 주파수)가 이용된다. 즉, 9 단 시프트 레지스터(702)의 2 개의 연속적인 레지스터의 출력들 사이의 위상차는 1/8 칩의 길이이다. 도 10a에 있어서, 레지스터(706)의 출력은 전분기부(722)에 대하여 선택되고, 레지스터(708)의 출력은 후분기부(723)에 대하여 선택된다. 도10b, 도 10c 및 도 10d에 있어서, 대응하는 레지스터는 각각 705와 709, 704와 710 및 703과 711이다.
도 11a 내지 도 11d는 선형 검출에 의해 얻어지는 '넓은' 상관기의 판별 함수를 도시하는 그래프이다. 9 단 시프트 레지스터(702)의 클럭 주파수로는 칩의 주파수와 동일한 주파수가 이용된다. 즉, 9 단 시프트 레지스터(702)의 2 개의 연속적인 레지스터의 출력들 사이의 위상차는 1 칩의 길이이다. 도 11a에 있어서, 레지스터(706)의 출력은 전분기부(722)에 대하여 선택되고, 레지스터(708)의 출력은 후분기부(723)에 대하여 선택된다. 도 11b에 있어서, 대응하는 레지스터는 705와 709이다. 도 11c에 있어서, 합산된 레지스터(703 ∼ 706)의 출력은 전분기부(722)에 대하여 선택되고, 합산된 레지스터(708 ∼ 711)의 출력은 후분기부(723)에 대하여 선택된다. 도 11d에 있어서, 레지스터(703, 704, 705, 706)의 출력의 합은 전분기부(722)에 대하여 선택되고, 이 레지스터(703, 704, 705, 706)의 출력의 합은 각각의 가중 계수(4, 3, 2, 1)에 의해 가중되며, 레지스터(708, 709, 710, 711)의 출력의 합은 후분기부(723)에 대하여 선택되며, 이 레지스터(708, 709, 710, 711)의 출력의 합은 각각의 가중 계수(1, 2, 3, 4)에 의해 가중된다.
도 12a 내지 도 12d는 2차 검출에 의해 얻어지는 '좁은' 상관기의 판별 함수를 도시하는 그래프이다. 9 단 시프트 레지스터(702)의 1 개의 출력은 전분기부(722) 및 후분기부(723)에 대하여 선택된다. 9 단 시프트 레지스터(702)의 클럭 주파수로는 8*칩의 주파수를 이용한다. 즉, 9 단 시프트 레지스터(702)의 2개의 연속적인 레지스터의 출력들 사이의 위상차는 1/8 칩의 길이이다. 도 12a에 있어서, 레지스터(706)의 출력은 전분기부(722)에 대하여 선택되고, 레지스터(708)의 출력은 후분기부(723)에 대하여 선택된다. 도 12b, 도 12c 및 도 12d에 있어서, 대응하는 레지스터는 각각 705와 709, 704와 710 및 703과 711이다.
도 13a 내지 도 13d는 2차 검출에 의해 얻어지는 '넓은' 상관기의 판별 함수를 도시하는 그래프이다. 9 단 시프트 레지스터(702)의 클럭 주파수로는 2*칩의 주파수를 이용한다. 즉, 9 단 시프트 레지스터(702)의 2 개의 연속적인 레지스터의 출력들 사이의 위상차는 1/2 칩의 길이이다. 도 13a에 있어서, 레지스터(706)의 출력은 전분기부(722)에 대하여 선택되고, 레지스터(708)의 출력은 후분기부(723)에 대하여 선택된다. 도 13b에 있어서, 대응하는 레지스터는 705와 709이다. 도 13c에 있어서, 합산된 레지스터(703 ∼ 706)의 출력은 전분기부(722)에 대하여 선택되고, 합산된 레지스터(708 ∼ 711)의 출력은 후분기부(723)에 대하여 선택된다. 도 13d에 있어서, 레지스터(703, 704, 705, 706)의 출력의 합은 전분기부(722)에 대하여 선택되고, 이 레지스터(703, 704, 705, 706)의 출력의 합은 각각의 가중 계수(4, 3, 2, 1)에 의해 가중되며, 레지스터(708, 709, 710, 711)의 출력의 합은 후분기부(723)에 대하여 선택되고, 이 레지스터(708, 709, 710, 711)의 출력의 합은 각각의 가중 계수(1, 2, 3, 4)에 의해 가중된다.
본 발명에 따른 구조는 3 개의 분기부를 구비하는 실시예만으로 한정되지는 않는다. 전위상 코드 및 후위상 코드의 조합과 같은 기준 위상 코드를 발생할 수있음으로써 2 개의 분기부와 같은 본 발명의 상관기 구조가 이용될 수 있다. 본 발명의 구조는 예를 들어 도 5에 도시된 종래의 상관기 구조에 있어서 발생 수단(509) 및 가산기(506)를 본 발명의 단일 분기부 구조 및 코드 발생기로 대체함으로써 전위상 코드 및 후위상 코드가 상관되기 전에 합산되는 단일 분기부와 같이 이용될 수 있다. 또한, 3 개 이상의 분기부를 포함하는 본 발명에 따른 구조도 실행가능하다.
코드 발생기와 결합된 본 발명의 구조는 예를 들어 도 2, 도 4a 또는 도 5에 도시된 종래의 상관기에 있어서 각각의 발생 수단(209, 407 또는 509)을 본 발명의 실시예의 구조 및 코드 발생기로 대체함으로써 이용가능하다. 다른 특징에 있어서, 상관기의 구조 및 동작은 첨부된 도면에 도시된 바와 같다. 이러한 상관기는 예를 들어 도 1에 도시된 확산 스펙트럼 수신기(102)에서 이용될 수 있다. 따라서, 본 발명은 상관기 및/또는 확산 스펙트럼 수신기 또는 본 발명의 구조를 이용하는 유사한 장치와도 관련된다.
당업자에게는 본 발명의 기술적 이점이 명백하고, 본 발명의 기본적인 기술적 사상이 여러 가지 방법으로 적용하는 것이 가능하다. 따라서, 본 발명 및 본 발명의 실시예는 전술한 실시예에 한정되지 않고, 이하에 첨부된 특허청구범위의 범주 내에서 변형가능하다.
본 발명의 목적은 시프트 레지스터 및 코드 발생기의 클럭 주파수의 비를 변화시킴이 없이 판별 함수를 변경하는 것이 가능하고, 대역폭이 상이하거나 실시가 복잡한 상이한 위상차 및 판별 함수를 간단한 구조로 실시가능하도록 상이한 위상 코드를 발생시키기 위한 장치를 제공하는 데에 있다. 본 발명의 목적은 독립 청구항에 기술된 것에 의해 특징지어지는 장치에 의해 달성된다. 또한, 본 발명의 종속 청구항에 기술된 특징에 대해서는 이하의 바람직한 실시예를 통하여 설명한다.
본 발명에 있어서, 소망하는 위상 코드는 특수한 논리 분기부를 갖는 적절한 선형 조합과 같이 다단(multi-stage) 시프트 레지스터의 소망하는 출력을 조합함으로써 발생된다. 각 위상 코드(예컨대, 전위상 코드, 기준 위상 코드 또는 후위상 코드)가 별도의 논리 분기부를 구비하거나 또는 위상 코드가 다단 시프트 레지스터의 출력으로부터 직접 처리될 수 있는 것이 바람직하다. 위상 코드를 발생시키는 이러한 논리 분기부가 1 개 이상이 있을 수 있고, 다단 시프트 레지스터의 각 출력은 1 개 이상의 논리 분기부에 접속되는 것이 바람직하다.
본 발명의 제1 실시예에 있어서, 상이한 위상 코드는 다단 시프트 레지스터의 출력을 조합함으로써 및 다단 시프트 레지스터의 출력으로부터 직접 위상 코드를 처리함으로써 발생된다.
본 발명의 제2 실시예에 있어서, 다단 시프트 레지스터의 모든 출력은 각 논리 분기부에 접속된다. 이것에 의해, 대응하는 위상 코드가 다단 시프트 레지스터의 출력의 소정의 조합으로부터 발생될 수 있다.
본 발명의 제3 실시예에 있어서, 다단 시프트 레지스터의 출력은 예를 들어2 개의 전위상 코드 및 2 개의 후위상 코드를 달성하기 위해 논리 분기부에 접속되고 비월(interlace)한다.
본 발명의 다른 실시예에 따르면, 다단 시프트 레지스터의 출력의 조합은 논리 분기부에서 적어도 1 개의 조합 제어 신호에 의해 제어된다. 이것에 의해, 조합 제어 신호(들)를 변화시킴으로써 위상 코드의 설정 및 변경을 용이하게 할 수 있다.
본 발명은 바람직하게는 도 2, 도 3 또는 도 5에 도시된 상관기 구조에 의해 실시되는 상관기에 있어서 상이한 위상을 갖고 확산 코드의 추적을 필요로 하는 위상 코드의 발생을 위해 적절하다. 이러한 코드 추적의 구현은 예를 들어 확산 스펙트럼 수신기에 있어서 필요하다.
본 발명에 따른 장치는 발생되는 위상 코드가 소프트웨어 및 다기능 판별 함수를 실시하기 위해 선형으로 조합될 다단 시프트 레지스터의 상이한 출력으로부터 얻어지는 동상외(out-of-phase) 복제 코드에 의해 변화될 수 있다고 하는 이점이 있다. 또한, 본 발명의 장치에 의해 '넓은' 판별 함수를 실시할 수도 있다.

Claims (19)

  1. N 개(N은 2 이상의 정수임)의 출력 및 위상 동기(phasing)될 코드 시퀀스(Cin)가 인가되는 1 개의 입력을 구비하는 시프트 레지스터(702)를 포함하는 적어도 1 개의 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)를 발생시키기 위한 장치에 있어서,
    상기 시프트 레지스터(702)의 i 개(i는 2 내지 N 사이의 정수임)의 출력으로부터의 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)를 조합하는 논리 분기부에 기초하여 적어도 1 개의 조합 제어 신호(ctrl; ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)에 의해 제어되는 적어도 1 개의 논리 분기부(722, 723, 724; 951 ∼ 954)를 추가로 포함하는 것을 특징으로 하는 위상 코드 발생 장치.
  2. 제1항에 있어서, 상기 적어도 1 개의 논리 분기부(722, 723, 724; 951 ∼ 954)는,
    각각 제1 입력이 상기 시프트 레지스터(702)의 1 개의 입력에 접속되고, 제2 입력이 1 개의 조합 제어 신호에 접속된 i 개의 2 입력 선택기(712 ∼ 719; 812 ∼ 819; 901 ∼ 909, 911 ∼ 919, 921 ∼ 929; 931 ∼ 946)와;
    상기 i 개의 2 입력 선택기의 출력을 입력단에 접속하고, 그 출력단으로부터는 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)가 얻어지는 i 입력 결합기(720,721; 820, 821; 910, 920, 930; 947 ∼ 950)를 포함하는 것인 위상 코드 발생 장치.
  3. 제1항에 있어서, N ≥(M1, M2)(M1 및 M2는 1 이상의 정수임)이고, 상기 위상 코드 발생 장치는,
    각각의 2 입력 선택기의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 M1 개의 레지스터의 출력 및 M1 개의 조합 제어 신호가 접속되는 M1 개의 2 입력 선택기(712 ∼ 715; 812 ∼ 815)와 상기 M1 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제1 위상 코드(Ce)가 얻어지는 M1 입력 결합기(720; 820)를 포함하는 제1 논리 분기부(722)와;
    각각의 2 입력 선택기의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 M2 개의 레지스터의 출력 및 M2 개의 조합 제어 신호가 접속되는 M2 개의 2 입력 선택기(716 ∼ 719; 816 ∼ 819)와 상기 M2 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제2 위상 코드(Cl)가 얻어지는 M2 입력 결합기(721; 821)를 포함하는 제2 논리 분기부(723)를 구비하는 것인 위상 코드 발생 장치.
  4. 제3항에 있어서, 상기 위상 코드 발생 장치는,
    상기 시프트 레지스터(702)의 1 개의 레지스터의 출력에 직접 접속되고, 그 출력단으로부터는 제3 위상 코드(Cp)가 얻어지는 제3 분기부(724)를 포함하는 것인 위상 코드 발생 장치.
  5. 제1항에 있어서, i = N이고, 상기 위상 코드 발생 장치는,
    각각의 2 입력 선택기(901 ∼ 909)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 출력 및 N 개의 조합 제어 신호(ec0 ∼ ec8)가 접속되는 N 개의 2 입력 선택기(901 ∼ 909)와 상기 N 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 상기 제1 위상 코드(Ce)가 얻어지는 N 입력 결합기(910)를 포함하는 제1 논리 분기부(722)와;
    각각의 2 입력 선택기(911 ∼ 919)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 출력 및 N 개의 조합 제어 신호(lc0 ∼ lc8)가 접속되는 N 개의 2 입력 선택기(911 ∼ 919)와 상기 N 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 상기 제2 위상 코드(Cl)가 얻어지는 N 입력 결합기(920)를 포함하는 제2 논리 분기부(723)와;
    각각의 2 입력 선택기(921 ∼ 929)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 출력 및 N 개의 조합 제어 신호(pc0 ∼ pc8)가 접속되는 N 개의 2 입력 선택기(921 ∼ 929)와 상기 N 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제3 위상 코드(Cp)가 얻어지는 N 입력 결합기(930)를 포함하는 제3 논리 분기부(724)를 구비하는 것인 위상 코드 발생 장치.
  6. 제3항, 제4항 및 제5항 중 어느 한 항에 있어서, 상기 제1 논리 분기부(722)로부터 얻어지는 제1 위상 코드(Ce), 상기 제2 논리 분기부(723)로부터 얻어지는 제2 위상 코드(Cl) 및 상기 제3 논리 분기부(724)로부터 얻어지는 제3 위상 코드(Cp)는 각각 전위상 코드, 후위상 코드 및 기준 위상 코드인 것인 위상 코드 발생 장치.
  7. 제1항에 있어서, N ≥(M1, M2, M3, M4)(M1, M2, M3 및 M4는 1 이상의 정수임)이고, 상기 위상 코드 발생 장치는,
    각각의 2 입력 선택기(931 ∼ 934)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 소정의 M1 개의 출력 및 소정의 M1 개의 조합 제어 신호가 접속되는 M1 개의 2 입력 선택기(931 ∼ 934)와 상기 M1 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제1 위상 코드(Ce1)가 얻어지는 M1 입력 결합기(947)를 포함하는 제1 논리 분기부(951)와;
    각각의 2 입력 선택기(939 ∼ 942)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 소정의 M2 개의 출력 및 소정의 M2 개의 조합 제어 신호가 접속되는 M2 개의 2 입력 선택기(939 ∼ 942)와 상기 M2 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제2 위상 코드(Ce2)가 얻어지는 M2 입력 결합기(949)를 포함하는 제2 논리 분기부(953)와;
    각각의 2 입력 선택기(935 ∼ 938)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 소정의 M3 개의 출력 및 소정의 M3 개의 조합 제어 신호가 접속되는 M3 개의 2 입력 선택기(935 ∼ 938)와 상기 M3 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제3 위상 코드(Cl1)가 얻어지는 M3 입력 결합기(948)를 포함하는 제3 논리 분기부(952)와;
    각각의 2 입력 선택기(943 ∼ 946)의 입력단에는 상기 시프트 레지스터(702)의 1 개의 출력과 1 개의 조합 제어 신호를 접속하도록 하는 방법과 같이 상기 시프트 레지스터(702)의 소정의 M4 개의 출력 및 소정의 M4 개의 조합 제어 신호가 접속되는 M4 개의 2 입력 선택기(943 ∼ 946)와 상기 M4 개의 2 입력 선택기의 출력을 입력단에 접속하고 그 출력단으로부터는 제4 위상 코드(Cㅣ2)가 얻어지는 M4 입력 결합기(954)를 포함하는 제4 논리 분기부(954)를 구비하는 것인 위상 코드 발생 장치.
  8. 제7항에 있어서, 상기 제1 논리 분기부(951)로부터 얻어지는 제1 위상 코드(Ce1), 상기 제2 논리 분기부(953)로부터 얻어지는 제2 위상 코드(Ce2), 상기 제3 논리 분기부(952)로부터 얻어지는 제3 위상 코드(Cl1) 및 상기 제4 논리 분기부(954)로부터 얻어지는 제4 위상 코드(Cl2)는 각각 제1 전위상 코드, 제2 전위상 코드, 제1 후위상 코드 및 제2 후위상 코드인 것인 위상 코드 발생 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 논리 분기부로부터 얻어지는 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)는 조합 제어 신호(ctrl; ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)를 변화시킴으로써 소프트웨어에 의해 변화되는 것인 위상 코드 발생 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 2 입력 선택기(712 ∼ 719; 812 ∼ 819; 901 ∼ 909, 911 ∼ 919, 921 ∼ 929; 931 ∼ 946)는 곱셈기 및/또는 AND 게이트인 것인 위상 코드 발생 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 입력 결합기(720, 721;820, 821; 910, 920, 930; 947 ∼ 950)는 가산기 및/또는 OR 게이트인 것인 위상 코드 발생 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 조합 제어 신호는 가중 계수인 것인 위상 코드 발생 장치.
  13. 국부 코드(Cin)를 발생시키기 위한 코드 발생기(602) 및 시프트 레지스터(702)를 구비하고, 상기 국부 코드(Cin)로부터 적어도 1 개의 위상 코드(Ce, Cp, Cl, Ce1, Ce2, Cl1, Cl2)를 발생시키는 발생 수단(209, 407, 509)과;
    상관기 구조로 인가되는 신호(Sin)와 국부적으로 발생된 상기 적어도 1 개의 위상 코드(Ce, Cp, Cl, Ce1, Ce2, Cl1, Cl2)를 상관시키기 위한 적어도 1 개의 상관기(205, 206, 402)를 포함하는 상관기에 있어서,
    상기 발생 수단(209, 407, 509)은,
    상기 시프트 레지스터(702)의 i 개(i는 2 내지 N 사이의 정수임)의 출력으로부터 상기 위상 코드(Ce, Cp, Cl, Ce1, Ce2, Cl1, Cl2)를 조합하는 논리 분기부에 기초하여 적어도 1 개의 조합 제어 신호(ctrl; ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)에 의해 제어되는 적어도 1 개의 논리 분기부(722, 723, 724; 951 ∼ 954)를 추가로 포함하는 것을 특징으로 하는 상관기.
  14. 제13항에 있어서, 상기 발생 수단(209, 407, 509)의 적어도 1 개의 논리 분기부는,
    각각 제1 입력이 상기 시프트 레지스터(702)의 1 개의 입력에 접속되고, 제2 입력이 1 개의 조합 제어 신호에 접속된 i 개의 2 입력 선택기(712 ∼ 719; 812 ∼ 819; 901 ∼ 909, 911 ∼ 919, 921 ∼ 929; 931 ∼ 946)와;
    상기 i 개의 2 입력 선택기의 출력을 입력단에 접속하고, 그 출력단으로부터는 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)가 얻어지는 i 입력 결합기(720, 721; 820, 821; 910, 920, 930; 947 ∼ 950)를 포함하는 것인 상관기.
  15. 제13항 또는 제14항에 있어서, 상기 발생 수단(209, 407, 509)의 상기 논리 분기부(들)(722, 723, 724; 951 ∼ 954)의 출력으로부터 얻어지는 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)는 상기 조합 제어 신호(ctrl; ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)를 변화시킴으로써 소프트웨어에 의해 변화되는 것인 상관기.
  16. 확산 스펙트럼 신호를 수신하기 위한 확산 스펙트럼 수신기로서,
    국부 코드(Cin)를 발생시키기 위한 코드 발생기(602) 및 시프트 레지스터(702)를 구비하고, 상기 국부 코드(Cin)로부터 적어도 1 개의 위상코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)를 발생시키는 발생 수단(209, 407, 509)과;
    수신된 확산 스펙트럼 신호(Sin)와 국부적으로 발생된 상기 적어도 1 개의 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)를 상관시키기 위한 적어도 1 개의 상관기(205, 206, 402)를 포함하는 확산 스펙트럼 수신기에 있어서,
    상기 발생 수단(209, 407, 509)은,
    상기 시프트 레지스터(702)의 i 개(i는 2 내지 N 사이의 정수임)의 출력으로부터 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)를 조합하는 논리 분기부에 기초하여 적어도 1 개의 조합 제어 신호(ctrl; ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)에 의해 제어되는 적어도 1 개의 논리 분기부(722, 723, 724; 951 ∼ 953)를 추가로 포함하는 것을 특징으로 하는 확산 스펙트럼 수신기.
  17. 제16항에 있어서, 상기 발생 수단(209, 407, 509)의 적어도 1 개의 논리 분기부(722, 723, 724; 951 ∼ 954)는,
    각각 제1 입력이 상기 시프트 레지스터(702)의 1 개의 입력에 접속되고, 제2 입력이 1 개의 조합 제어 신호에 접속된 i 개의 2 입력 선택기(712 ∼ 719; 812 ∼ 819; 901 ∼ 909, 911 ∼ 919, 921 ∼ 929; 931 ∼ 946)와;
    상기 i 개의 2 입력 선택기의 출력을 입력단에 접속하고, 그 출력단으로부터는 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)가 얻어지는 i 입력 결합기(720,721; 820, 821; 910, 920, 930; 947 ∼ 950)를 포함하는 것인 확산 스펙트럼 수신기.
  18. 제16항 또는 제17항에 있어서, 상기 발생 수단(209, 407, 509)의 상기 논리 분기부(들)(722, 723, 724; 951 ∼ 954)의 출력으로부터 얻어지는 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)는 상기 조합 제어 신호(ctrl; ec0 ∼ ec8, pc0 ∼ pc8, lc0 ∼ lc8)를 변화시킴으로써 소프트웨어에 의해 변화되는 것인 확산 스펙트럼 수신기.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 위상 코드(Ce, Cp, Cl; Ce1, Ce2, Cl1, Cl2)는 위상 동기형 확산 복제 코드(phased spreading replica code)인 것인 확산 스펙트럼 수신기.
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* Cited by examiner, † Cited by third party
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KR100970280B1 (ko) * 2009-03-17 2010-07-16 (주)가람이앤씨 태양광 발전 모니터링 시스템

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