JPH11234096A - 擬似雑音発生装置 - Google Patents
擬似雑音発生装置Info
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- JPH11234096A JPH11234096A JP3572698A JP3572698A JPH11234096A JP H11234096 A JPH11234096 A JP H11234096A JP 3572698 A JP3572698 A JP 3572698A JP 3572698 A JP3572698 A JP 3572698A JP H11234096 A JPH11234096 A JP H11234096A
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- JP
- Japan
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- pseudo
- phase shift
- noise
- noise generator
- shift
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/0007—Code type
- H04J13/0022—PN, e.g. Kronecker
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/10—Code generation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
(57)【要約】
【課題】 コンパクトな規模の処理で擬似雑音系列を任
意の位相から開始させる。 【解決手段】 複数の位相シフト量に対応するタップ選
択パターンを予めＲＯＭ１８に格納する。位相シフト量
をＲＯＭ１８に与えてＡＮＤゲート１６にタップ選択パ
ターンを設定して擬似雑音発生器１４が発生する擬似雑
音系列の位相をシフトさせたものをシフトレジスタ２２
へ入力する。新たな位相量をＲＯＭ１８に設定した後、
シフトレジスタ２２の内容を擬似雑音発生器１４のシフ
トレジスタ１０へ転送する。これを繰り返すことによ
り、複数の位相シフト量の合計として所望の位相シフト
を実現する。
意の位相から開始させる。 【解決手段】 複数の位相シフト量に対応するタップ選
択パターンを予めＲＯＭ１８に格納する。位相シフト量
をＲＯＭ１８に与えてＡＮＤゲート１６にタップ選択パ
ターンを設定して擬似雑音発生器１４が発生する擬似雑
音系列の位相をシフトさせたものをシフトレジスタ２２
へ入力する。新たな位相量をＲＯＭ１８に設定した後、
シフトレジスタ２２の内容を擬似雑音発生器１４のシフ
トレジスタ１０へ転送する。これを繰り返すことによ
り、複数の位相シフト量の合計として所望の位相シフト
を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤＭＡ（Code D
ivision Multiple Access ）方式の通信システムにおい
て伝送信号を拡散変調するために用いられる擬似雑音系
列を発生する擬似雑音発生装置に関する。
ivision Multiple Access ）方式の通信システムにおい
て伝送信号を拡散変調するために用いられる擬似雑音系
列を発生する擬似雑音発生装置に関する。
【０００２】
【従来の技術】例えば数分にも達する長い周期の拡散符
号系列が使用されているＣＤＭＡ通信システムにおいて
は、通信の相手方が制御チャネルを介して報知する時刻
データに基いて決められる位相から拡散符号系列を開始
させて速やかに符号同期を達成することが要求される。
また、長い周期の符号系列を複数の区間に分割してそれ
ぞれ別の局が使用するシステムにおいては、使用する位
相から符号系列を速やかに開始させること、及び互いの
干渉を低減するために割り当て変更の要求があったとき
割り当てられた位相から速やかに再スタートさせること
が要求される。
号系列が使用されているＣＤＭＡ通信システムにおいて
は、通信の相手方が制御チャネルを介して報知する時刻
データに基いて決められる位相から拡散符号系列を開始
させて速やかに符号同期を達成することが要求される。
また、長い周期の符号系列を複数の区間に分割してそれ
ぞれ別の局が使用するシステムにおいては、使用する位
相から符号系列を速やかに開始させること、及び互いの
干渉を低減するために割り当て変更の要求があったとき
割り当てられた位相から速やかに再スタートさせること
が要求される。
【０００３】拡散符号系列として用いられる擬似雑音系
列の位相を任意に設定する方法として、それを発生する
擬似雑音発生器に通常の速度よりも速いクロックを供給
して位相を初期位相から所望の位相までシフトさせるこ
とがまず考えられる。しかしこの方法ではシフトのため
の高速クロックが必要であり、特にシフト量が大きい場
合に、短時間で所定のシフト量を得ようとすると、非常
に高速のクロックが必要になるという問題がある。
列の位相を任意に設定する方法として、それを発生する
擬似雑音発生器に通常の速度よりも速いクロックを供給
して位相を初期位相から所望の位相までシフトさせるこ
とがまず考えられる。しかしこの方法ではシフトのため
の高速クロックが必要であり、特にシフト量が大きい場
合に、短時間で所定のシフト量を得ようとすると、非常
に高速のクロックが必要になるという問題がある。
【０００４】また、擬似雑音系列のシフト加法性を利用
して擬似雑音発生器内のシフトレジスタの各段から適当
にタップを引き出し、それらの排他的論理和をとること
により位相がシフトした符号系列を生成することも考え
られる。しかし、この方法では所望のシフト量を得るた
めのタップ位置を計算で決定する必要があり、シフトレ
ジスタの段数が多いと多大な計算時間を要するという問
題がある。
して擬似雑音発生器内のシフトレジスタの各段から適当
にタップを引き出し、それらの排他的論理和をとること
により位相がシフトした符号系列を生成することも考え
られる。しかし、この方法では所望のシフト量を得るた
めのタップ位置を計算で決定する必要があり、シフトレ
ジスタの段数が多いと多大な計算時間を要するという問
題がある。
【０００５】
【発明が解決しようとする課題】したがって本発明の目
的は、短時間で所望の位相から開始できる擬似雑音発生
装置を提供することにある。
的は、短時間で所望の位相から開始できる擬似雑音発生
装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、直列に
接続された複数の遅延素子を有する擬似雑音発生器と、
位相シフト量に対応する選択パターンを格納する記憶装
置と、該記憶装置から出力された選択パターンに従って
該擬似雑音発生器の遅延素子の出力を選択するセレクタ
と、該セレクタが選択した遅延素子の出力を加算して、
該擬似雑音発生器が出力する擬似雑音系列の位相をシフ
トしたものとして出力する加算器とを具備する擬似雑音
発生装置が提供される。
接続された複数の遅延素子を有する擬似雑音発生器と、
位相シフト量に対応する選択パターンを格納する記憶装
置と、該記憶装置から出力された選択パターンに従って
該擬似雑音発生器の遅延素子の出力を選択するセレクタ
と、該セレクタが選択した遅延素子の出力を加算して、
該擬似雑音発生器が出力する擬似雑音系列の位相をシフ
トしたものとして出力する加算器とを具備する擬似雑音
発生装置が提供される。
【０００７】前記記憶装置は複数の相異なる位相シフト
量にそれぞれ対応する複数の選択パターンを格納してお
り、該複数の位相シフト量の中の指定された１つに対応
する選択パターンを出力することが好適である。前述の
装置は前記加算器が出力する擬似雑音系列を蓄積するシ
フトレジスタと、前記記憶装置へ位相シフト量の指定を
与えるとともに該シフトレジスタに蓄積された擬似雑音
系列を前記擬似雑音発生器の各遅延素子に転送すること
によって、複数の位相シフト量の合計として所望の位相
シフトを実現する制御部とをさらに具備することがさら
に好適である。
量にそれぞれ対応する複数の選択パターンを格納してお
り、該複数の位相シフト量の中の指定された１つに対応
する選択パターンを出力することが好適である。前述の
装置は前記加算器が出力する擬似雑音系列を蓄積するシ
フトレジスタと、前記記憶装置へ位相シフト量の指定を
与えるとともに該シフトレジスタに蓄積された擬似雑音
系列を前記擬似雑音発生器の各遅延素子に転送すること
によって、複数の位相シフト量の合計として所望の位相
シフトを実現する制御部とをさらに具備することがさら
に好適である。
【０００８】
【発明の実施の形態】以下に説明する実施形態におい
て、同一の構成要素には同一の参照番号が付されてい
る。図１は本発明の第１の実施例に係る擬似雑音発生装
置の回路図である。図１において、７段のシフトレジス
タ１０とその４段目と７段目の出力の排他的論理和（Ｅ
ＯＲ）をとって１段目の入力へフィードバックするＥＯ
Ｒ回路１２とで周期２7 −１のＭ系列を発生する擬似雑
音発生器１４が構成されている。シフトレジスタ１０の
各段の出力はそれぞれ７つのＡＮＤゲート１６の一方の
入力へ接続される。ＡＮＤゲート１６の他方の入力はＲ
ＯＭ１８の出力に接続される。７つのＡＮＤ回路１６の
出力のすべては６つのＥＯＲ回路２０により排他的論理
和がとられてこの装置の出力となる。
て、同一の構成要素には同一の参照番号が付されてい
る。図１は本発明の第１の実施例に係る擬似雑音発生装
置の回路図である。図１において、７段のシフトレジス
タ１０とその４段目と７段目の出力の排他的論理和（Ｅ
ＯＲ）をとって１段目の入力へフィードバックするＥＯ
Ｒ回路１２とで周期２7 −１のＭ系列を発生する擬似雑
音発生器１４が構成されている。シフトレジスタ１０の
各段の出力はそれぞれ７つのＡＮＤゲート１６の一方の
入力へ接続される。ＡＮＤゲート１６の他方の入力はＲ
ＯＭ１８の出力に接続される。７つのＡＮＤ回路１６の
出力のすべては６つのＥＯＲ回路２０により排他的論理
和がとられてこの装置の出力となる。
【０００９】前述したように、Ｍ系列のシフト加法性に
よりシフトレジスタの各段から適当にタップを引き出し
て排他的論理和をとることにより符号系列の位相を任意
にシフトしたＭ系列を得ることができる。そこで本発明
では、各シフト量を与えるタップ位置の選択パターンを
予め計算してＲＯＭ１８のシフト量でアドレスされる格
納位置に予め格納する。
よりシフトレジスタの各段から適当にタップを引き出し
て排他的論理和をとることにより符号系列の位相を任意
にシフトしたＭ系列を得ることができる。そこで本発明
では、各シフト量を与えるタップ位置の選択パターンを
予め計算してＲＯＭ１８のシフト量でアドレスされる格
納位置に予め格納する。
【００１０】シフトレジスタ１０の各段に初期値を与え
た後、所望のシフト量をアドレスとしてＲＯＭ１８に与
えることによりＲＯＭ１８から所望のシフト量を与える
タップ位置の選択パターンが出力される。ＲＯＭ１８か
ら出力される選択パターンに応じてＡＮＤゲート１６が
開いてタップ位置が選択され、選択されたタップ値がＥ
ＯＲ回路２０で排他的論理和がとられて、初期値から所
望のシフト量だけシフトしたＭ系列、すなわち、所望の
位相のＭ系列が出力される。
た後、所望のシフト量をアドレスとしてＲＯＭ１８に与
えることによりＲＯＭ１８から所望のシフト量を与える
タップ位置の選択パターンが出力される。ＲＯＭ１８か
ら出力される選択パターンに応じてＡＮＤゲート１６が
開いてタップ位置が選択され、選択されたタップ値がＥ
ＯＲ回路２０で排他的論理和がとられて、初期値から所
望のシフト量だけシフトしたＭ系列、すなわち、所望の
位相のＭ系列が出力される。
【００１１】図１の実施例では例えば４１段のシフトレ
ジスタを有し周期が２41−１のＭ系列を出力する擬似雑
音発生器の場合に、任意のシフト量を得るためには（２
41−２）×４１ビットのＲＯＭ容量が必要とされ、現実
的でない。図２は本発明の第２の実施例に係る擬似雑音
発生装置の回路図である。図２およびそれ以降に示す例
では理解を容易にするために図１と同様に７段のシフト
レジスタ１０を有し周期２7 −１のＭ系列を発生する擬
似雑音発生器１４が示されているが、以下に示す実施例
では例えば４１段のシフトレジスタを有し２41−１とい
った長い周期のＭ系列を発生する擬似雑音発生器にも同
様に適用可能である。
ジスタを有し周期が２41−１のＭ系列を出力する擬似雑
音発生器の場合に、任意のシフト量を得るためには（２
41−２）×４１ビットのＲＯＭ容量が必要とされ、現実
的でない。図２は本発明の第２の実施例に係る擬似雑音
発生装置の回路図である。図２およびそれ以降に示す例
では理解を容易にするために図１と同様に７段のシフト
レジスタ１０を有し周期２7 −１のＭ系列を発生する擬
似雑音発生器１４が示されているが、以下に示す実施例
では例えば４１段のシフトレジスタを有し２41−１とい
った長い周期のＭ系列を発生する擬似雑音発生器にも同
様に適用可能である。
【００１２】本実施例では、ＥＯＲ回路２０が出力す
る、位相がシフトされたＭ系列をシフトレジスタ２２へ
順次入力し、擬似雑音発生器１４のシフトレジスタ１０
の段数分のデータが揃ったところで再度シフトレジスタ
１０へ転送する。これによって、複数の位相シフト量の
合計として所望の位相シフト量を得ることができる。さ
らに、ＲＯＭ１８に設定される位相シフト量を擬似雑音
系列の周期の１／２、１／４、１／８……とすることに
より限られた時間内に効率良く任意のシフト量を得るこ
とができる。さらに特定すればＭ系列の周期を２n −１
とするとき、２n- 1 ，２n-2 ……２，１の位相シフト量
に対応するタップ位置選択パターンをＲＯＭ１８に格納
し、２進化した所望位相シフト量のビットパターンに応
じてシフト量を加算することにより、任意の位相シフト
量を得ることができる。この場合に必要なＲＯＭの容量
はｎ×ｎビットに過ぎない。初期値を設定した後に上記
の操作を行なえば所望の位相のＭ系列を短かい時間内に
得ることができる。なお、必要な位相の種類が限られて
いる場合、ＲＯＭ１８にはそれらをその和で表現するに
十分な種類だけ用意すれば良い。例えば、発生させたい
位相が０，４，１６，６４，６８または８０だったとす
ると、６４，１６，４の位相シフト量に相当する選択パ
ターンをＲＯＭ１８に格納しておけば必要なすべての位
相はこれらの和で表現することができる。
る、位相がシフトされたＭ系列をシフトレジスタ２２へ
順次入力し、擬似雑音発生器１４のシフトレジスタ１０
の段数分のデータが揃ったところで再度シフトレジスタ
１０へ転送する。これによって、複数の位相シフト量の
合計として所望の位相シフト量を得ることができる。さ
らに、ＲＯＭ１８に設定される位相シフト量を擬似雑音
系列の周期の１／２、１／４、１／８……とすることに
より限られた時間内に効率良く任意のシフト量を得るこ
とができる。さらに特定すればＭ系列の周期を２n −１
とするとき、２n- 1 ，２n-2 ……２，１の位相シフト量
に対応するタップ位置選択パターンをＲＯＭ１８に格納
し、２進化した所望位相シフト量のビットパターンに応
じてシフト量を加算することにより、任意の位相シフト
量を得ることができる。この場合に必要なＲＯＭの容量
はｎ×ｎビットに過ぎない。初期値を設定した後に上記
の操作を行なえば所望の位相のＭ系列を短かい時間内に
得ることができる。なお、必要な位相の種類が限られて
いる場合、ＲＯＭ１８にはそれらをその和で表現するに
十分な種類だけ用意すれば良い。例えば、発生させたい
位相が０，４，１６，６４，６８または８０だったとす
ると、６４，１６，４の位相シフト量に相当する選択パ
ターンをＲＯＭ１８に格納しておけば必要なすべての位
相はこれらの和で表現することができる。
【００１３】図３のタイミングチャートを参照して、周
期１２７（＝２7 −１）のＭ系列を初期値から６８クロ
ックだけ進めた（または遅らせた）位相で出力するとき
の図２の回路の動作を説明する。なお、周期２41−１と
いった長い周期のＭ系列発生回路の場合でも本質的にこ
れと同様である。初期設定パルスＰＲＳＥＴがシフトレ
ジスタ２２に入力されることにより初期値ａ（０）がシ
フトレジスタ２２に設定される。図３中のＳＢＵＦの欄
はシフトレジスタ２２に設定されている値を示す。また
ＳＲの欄はシフトレジスタ１０に設定されている値を示
す。初期設定パルスＰＲＳＥＴは制御器２４にも入力さ
れる。それに応じて制御器２４は位相シフト値ＳＦＴＶ
ＡＬを取り込み、後に説明するいずれかの手法により位
相シフト値６８を実現する組み合わせを６４＋４と決定
し、まず、６４クロックの位相シフト値に相当する選択
パターンの格納アドレスａｄ（６４）をＲＯＭ１８に与
える（図３のＡＤＤＲの欄参照）。これに応じてＲＯＭ
１８からは６４クロックの位相シフトを実現するタップ
値の選択パターンｔｐ（６４）が出力される（図３のＴ
ＡＰＩＮＦＯの欄参照）。その後、制御器２４からロー
ドパルスＬＯＡＤが出力されて、シフトレジスタ２２に
設定されていた初期値ａ（０）がシフトレジスタ１０に
転送される（ＳＢＵＦ，ＳＲの欄参照）。期間Ｔ１にお
いて信号ＣＬＫＯＮが７クロックの期間だけＨレベルに
なるとＡＮＤゲート２６が開いて、シフトレジスタ１０
および２２にシフトクロックＣＬＫが７回入力される。
７つのシフトクロックにより擬似信号系列発生器１４か
ら７ビットのＭ系列が出力され、同時にシフトレジスタ
２２へはそれよりも６４クロックだけ進んだ（または遅
れた）値ａ（６４）が設定される（ＳＢＵＦの欄参
照）。次に制御器２４から４クロックの位相シフト値に
相当するアドレスａｄ（４）が出力され（ＡＤＤＲ）、
ＲＯＭ１８からそれに対応するタップ位置選択パターン
ｔｐ（４）が出力される（ＴＡＰＩＮＦＯ）。この状態
でロードパルスＬＯＡＤによりａ（６４）がシフトレジ
スタ１０に設定され（ＳＢＵＦ，ＳＲ）、期間Ｔ２にお
いてシフトレジスタ１０，２２へ７つのシフトクロック
が供給されると、シフトレジスタ２２には初期値ａ
（０）よりも６４＋４クロックだけ位相が進んだ（また
は遅れた）値ａ（６８）が設定される。シフトクロック
ＣＬＫをこのまま続けて与えることにより、加算器２０
の出力を所望の擬似雑音系列として取り出しても良い。
図に示した例では、ロードパルスＬＯＡＤで値ａ（６
８）をシフトレジスタ１０へ転送し、期間Ｔ３において
連続的にシフトクロックＣＬＫを供給することにより擬
似雑音系列発生器１４から所望の位相の擬似雑音系列が
出力される。
期１２７（＝２7 −１）のＭ系列を初期値から６８クロ
ックだけ進めた（または遅らせた）位相で出力するとき
の図２の回路の動作を説明する。なお、周期２41−１と
いった長い周期のＭ系列発生回路の場合でも本質的にこ
れと同様である。初期設定パルスＰＲＳＥＴがシフトレ
ジスタ２２に入力されることにより初期値ａ（０）がシ
フトレジスタ２２に設定される。図３中のＳＢＵＦの欄
はシフトレジスタ２２に設定されている値を示す。また
ＳＲの欄はシフトレジスタ１０に設定されている値を示
す。初期設定パルスＰＲＳＥＴは制御器２４にも入力さ
れる。それに応じて制御器２４は位相シフト値ＳＦＴＶ
ＡＬを取り込み、後に説明するいずれかの手法により位
相シフト値６８を実現する組み合わせを６４＋４と決定
し、まず、６４クロックの位相シフト値に相当する選択
パターンの格納アドレスａｄ（６４）をＲＯＭ１８に与
える（図３のＡＤＤＲの欄参照）。これに応じてＲＯＭ
１８からは６４クロックの位相シフトを実現するタップ
値の選択パターンｔｐ（６４）が出力される（図３のＴ
ＡＰＩＮＦＯの欄参照）。その後、制御器２４からロー
ドパルスＬＯＡＤが出力されて、シフトレジスタ２２に
設定されていた初期値ａ（０）がシフトレジスタ１０に
転送される（ＳＢＵＦ，ＳＲの欄参照）。期間Ｔ１にお
いて信号ＣＬＫＯＮが７クロックの期間だけＨレベルに
なるとＡＮＤゲート２６が開いて、シフトレジスタ１０
および２２にシフトクロックＣＬＫが７回入力される。
７つのシフトクロックにより擬似信号系列発生器１４か
ら７ビットのＭ系列が出力され、同時にシフトレジスタ
２２へはそれよりも６４クロックだけ進んだ（または遅
れた）値ａ（６４）が設定される（ＳＢＵＦの欄参
照）。次に制御器２４から４クロックの位相シフト値に
相当するアドレスａｄ（４）が出力され（ＡＤＤＲ）、
ＲＯＭ１８からそれに対応するタップ位置選択パターン
ｔｐ（４）が出力される（ＴＡＰＩＮＦＯ）。この状態
でロードパルスＬＯＡＤによりａ（６４）がシフトレジ
スタ１０に設定され（ＳＢＵＦ，ＳＲ）、期間Ｔ２にお
いてシフトレジスタ１０，２２へ７つのシフトクロック
が供給されると、シフトレジスタ２２には初期値ａ
（０）よりも６４＋４クロックだけ位相が進んだ（また
は遅れた）値ａ（６８）が設定される。シフトクロック
ＣＬＫをこのまま続けて与えることにより、加算器２０
の出力を所望の擬似雑音系列として取り出しても良い。
図に示した例では、ロードパルスＬＯＡＤで値ａ（６
８）をシフトレジスタ１０へ転送し、期間Ｔ３において
連続的にシフトクロックＣＬＫを供給することにより擬
似雑音系列発生器１４から所望の位相の擬似雑音系列が
出力される。
【００１４】図４は図２の制御器２４の第１の例を示す
回路ブロック図である。図４の例は、前述したように、
６４，１６，４の位相シフト量に相当する選択パターン
をＲＯＭ１８に格納してそれらの和により０，４，１
６，６４，６８または８０の位相シフトを実現するもの
である。図５に、例として６８クロックの位相差を実現
するときの動作のタイミングチャートを示す。
回路ブロック図である。図４の例は、前述したように、
６４，１６，４の位相シフト量に相当する選択パターン
をＲＯＭ１８に格納してそれらの和により０，４，１
６，６４，６８または８０の位相シフトを実現するもの
である。図５に、例として６８クロックの位相差を実現
するときの動作のタイミングチャートを示す。
【００１５】初期設定パルスＰＲＳＥＴがタイミング制
御部２８へ入力されると、６４クロックの位相シフト量
に相当するタップ選択パターンの格納アドレスａｄ（６
４）が出力され（ＡＤＤＲ）それとともに値６４が出力
される（ＲＥＦＳＦＴ）。また初期設定パルスＰＲＳＥ
Ｔにより減算器３０にシフト値６８が取り込まれ出力さ
れる（ＳＦＴ）。比較器３２において値６４（ＲＥＦＳ
ＦＴ）と減算器３０が出力する値６８（ＳＦＴ）が比較
され、ＳＦＴがＲＥＦＳＦＴより大であるので、シフト
オン信号ＳＦＴＯＮはＨレベルになる。ＳＦＴＯＮがＨ
レベルであると、タイミング制御部２８はロードパルス
ＬＯＡＤを出し、期間Ｔ１においてＣＬＫＯＮをＨレベ
ルにする。それによって前述したように、シフトレジス
タ２２へは初期値ａ（０）から６４クロック分位相シフ
トしたａ（６４）が設定される。次にタイミング制御部
２８から減算パルスＳＵＢＰＬＳが出力され、減算器３
０において６８−６４の計算が実行され、結果の４が出
力される（ＳＦＴ）。その後、タイミング制御部２８か
らａｄ（１６）（ＡＤＤＲ）及び値１６（ＲＥＦＳＦ
Ｔ）が出力されるが４（ＳＦＴ）＜１６（ＲＥＦＳＦ
Ｔ）であるので比較器３２が出力する信号ＳＦＴＯＮは
Ｌレベルになる。この場合にはタイミング制御部２８か
らはパルスＬＯＡＤは出力されず、次のａｄ（４）（Ａ
ＤＤＲ）及び値４（ＲＥＦＳＦＴ）が出力される。この
ときはＲＥＦＳＦＴ＝ＳＦＴであるので信号ＳＦＴＯＮ
はＨレベルとなり、パルスＬＯＡＤと信号ＣＬＫＯＮが
出力されて、シフト量４の位相シフトが実行される。Ｒ
ＯＭに格納されている３つの選択パターンのすべてにつ
いて処理が終了したので、タイミング制御部２８はロー
ドパルスＬＯＡＤをシフトレジスタ１０へ与えて上記の
結果を擬似雑音系列発生器１４へロードし、期間Ｔ３に
おいてクロックオン信号をＨレベルにして擬似雑音系列
発生器１４の動作を開始させる。
御部２８へ入力されると、６４クロックの位相シフト量
に相当するタップ選択パターンの格納アドレスａｄ（６
４）が出力され（ＡＤＤＲ）それとともに値６４が出力
される（ＲＥＦＳＦＴ）。また初期設定パルスＰＲＳＥ
Ｔにより減算器３０にシフト値６８が取り込まれ出力さ
れる（ＳＦＴ）。比較器３２において値６４（ＲＥＦＳ
ＦＴ）と減算器３０が出力する値６８（ＳＦＴ）が比較
され、ＳＦＴがＲＥＦＳＦＴより大であるので、シフト
オン信号ＳＦＴＯＮはＨレベルになる。ＳＦＴＯＮがＨ
レベルであると、タイミング制御部２８はロードパルス
ＬＯＡＤを出し、期間Ｔ１においてＣＬＫＯＮをＨレベ
ルにする。それによって前述したように、シフトレジス
タ２２へは初期値ａ（０）から６４クロック分位相シフ
トしたａ（６４）が設定される。次にタイミング制御部
２８から減算パルスＳＵＢＰＬＳが出力され、減算器３
０において６８−６４の計算が実行され、結果の４が出
力される（ＳＦＴ）。その後、タイミング制御部２８か
らａｄ（１６）（ＡＤＤＲ）及び値１６（ＲＥＦＳＦ
Ｔ）が出力されるが４（ＳＦＴ）＜１６（ＲＥＦＳＦ
Ｔ）であるので比較器３２が出力する信号ＳＦＴＯＮは
Ｌレベルになる。この場合にはタイミング制御部２８か
らはパルスＬＯＡＤは出力されず、次のａｄ（４）（Ａ
ＤＤＲ）及び値４（ＲＥＦＳＦＴ）が出力される。この
ときはＲＥＦＳＦＴ＝ＳＦＴであるので信号ＳＦＴＯＮ
はＨレベルとなり、パルスＬＯＡＤと信号ＣＬＫＯＮが
出力されて、シフト量４の位相シフトが実行される。Ｒ
ＯＭに格納されている３つの選択パターンのすべてにつ
いて処理が終了したので、タイミング制御部２８はロー
ドパルスＬＯＡＤをシフトレジスタ１０へ与えて上記の
結果を擬似雑音系列発生器１４へロードし、期間Ｔ３に
おいてクロックオン信号をＨレベルにして擬似雑音系列
発生器１４の動作を開始させる。
【００１６】図６は制御器２４の第２の例を示す。この
例では周期が２7 −１＝１２７の擬似雑音系列を任意の
位相で得るために、６４，３２，１６……２，１の位相
シフト量に相当する選択パターンをＲＯＭ１８（図２）
に予め格納する。２進数で表わされた所望位相シフト量
を最上位ビットから順に調べ、それが１であるときにそ
のビット位置に相当する位相シフト量に相当するタップ
選択パターンのアドレスをＲＯＭ１８に与えることによ
って、任意の位相を実現する。
例では周期が２7 −１＝１２７の擬似雑音系列を任意の
位相で得るために、６４，３２，１６……２，１の位相
シフト量に相当する選択パターンをＲＯＭ１８（図２）
に予め格納する。２進数で表わされた所望位相シフト量
を最上位ビットから順に調べ、それが１であるときにそ
のビット位置に相当する位相シフト量に相当するタップ
選択パターンのアドレスをＲＯＭ１８に与えることによ
って、任意の位相を実現する。
【００１７】図７に６８クロックの位相シフトを与える
ときの動作のタイミングチャートを示す。初期設定パル
スＰＲＳＥＴにより位相シフト値ＳＦＴＶＡＬがビット
シフト部３４にとり込まれ、タイミング制御部３６はａ
ｄ（６４）を出力する。６８を２進数で表わすと１００
０１００である。最上位ビットは１であるからシフトオ
ン信号ＳＦＴＯＮはＨレベルになる。このときタイミン
グ制御部３６はロードパルスＬＯＡＤ及びクロックオン
信号ＣＬＫＯＮを出力し、６４クロック分の位相シフト
が行なわれる。次に、タイミング制御部３６はａｄ（３
２）を出力し、シフトパルスＳＦＴＰＡＬを出力してビ
ットシフト部３４内の値を１ビット上位へシフトさせ
る。最上位ビットは０になるのでＳＦＴＯＮはＬレベル
になり、ＬＯＡＤ，ＣＬＫＯＮは出力されない。ＡＤＤ
Ｒがａｄ（４）になったときＳＦＴＯＮはＨレベルにな
るのでＬＯＡＤ，ＣＬＫＯＮが出力されて４クロック分
の位相シフトが行なわれる。すべてのビットが調べ終わ
ったら、ロードパルスＬＯＡＤが出力され、ＣＬＫＯＮ
がＨレベルに固定されて、所望の位相の擬似雑音系列が
連続的に出力される。
ときの動作のタイミングチャートを示す。初期設定パル
スＰＲＳＥＴにより位相シフト値ＳＦＴＶＡＬがビット
シフト部３４にとり込まれ、タイミング制御部３６はａ
ｄ（６４）を出力する。６８を２進数で表わすと１００
０１００である。最上位ビットは１であるからシフトオ
ン信号ＳＦＴＯＮはＨレベルになる。このときタイミン
グ制御部３６はロードパルスＬＯＡＤ及びクロックオン
信号ＣＬＫＯＮを出力し、６４クロック分の位相シフト
が行なわれる。次に、タイミング制御部３６はａｄ（３
２）を出力し、シフトパルスＳＦＴＰＡＬを出力してビ
ットシフト部３４内の値を１ビット上位へシフトさせ
る。最上位ビットは０になるのでＳＦＴＯＮはＬレベル
になり、ＬＯＡＤ，ＣＬＫＯＮは出力されない。ＡＤＤ
Ｒがａｄ（４）になったときＳＦＴＯＮはＨレベルにな
るのでＬＯＡＤ，ＣＬＫＯＮが出力されて４クロック分
の位相シフトが行なわれる。すべてのビットが調べ終わ
ったら、ロードパルスＬＯＡＤが出力され、ＣＬＫＯＮ
がＨレベルに固定されて、所望の位相の擬似雑音系列が
連続的に出力される。
【００１８】説明した例では最上位ビットから順に調べ
ているが、最下位ビットから順に調べて１のビットがあ
れば相当のシフトを実行するようにしても良いのは勿論
である。また、前述のように必要な位相シフト量が例え
ば４，１６，６４，６８または８０と限られている場
合、ｔｐ（４），ｔｐ（１６），ｔｐ（６４）の３つの
選択パターンのみを格納し、位相シフト値ＳＦＴＶＡＬ
の所定の３つのビット位置のみを調べれば良い。
ているが、最下位ビットから順に調べて１のビットがあ
れば相当のシフトを実行するようにしても良いのは勿論
である。また、前述のように必要な位相シフト量が例え
ば４，１６，６４，６８または８０と限られている場
合、ｔｐ（４），ｔｐ（１６），ｔｐ（６４）の３つの
選択パターンのみを格納し、位相シフト値ＳＦＴＶＡＬ
の所定の３つのビット位置のみを調べれば良い。
【００１９】ＲＯＭ１８にａｄ（４）を与えて行なう位
相シフトの処理には７シフトクロックとロードパルスＬ
ＯＡＤの出力を必要としている。これに代えて単に４つ
のシフトクロックを擬似雑音発生器１４のシフトレジス
タ１０に与えれば４シフトクロック分の位相シフトが実
現される。すなわち、位相シフト量がシフトレジスタ１
０の段数ｎよりも大きくないときは必要数のシフトクロ
ックをシフトレジスタ１０に単に与えるようにすれば処
理時間を一層短縮できる。さらに、図８に示すように、
比較器３８において与えられたシフト値ＳＦＴＶＡＬを
所定値、例えばシフトレジスタの段数ｎと比較し、それ
よりも大きくなければ、クロックオン信号ＣＬＫＯＮを
それに応じた時間だけＨレベルとすることで必要な数の
シフトクロックを発生させ、短時間で所望の位相を得る
ことができる。
相シフトの処理には７シフトクロックとロードパルスＬ
ＯＡＤの出力を必要としている。これに代えて単に４つ
のシフトクロックを擬似雑音発生器１４のシフトレジス
タ１０に与えれば４シフトクロック分の位相シフトが実
現される。すなわち、位相シフト量がシフトレジスタ１
０の段数ｎよりも大きくないときは必要数のシフトクロ
ックをシフトレジスタ１０に単に与えるようにすれば処
理時間を一層短縮できる。さらに、図８に示すように、
比較器３８において与えられたシフト値ＳＦＴＶＡＬを
所定値、例えばシフトレジスタの段数ｎと比較し、それ
よりも大きくなければ、クロックオン信号ＣＬＫＯＮを
それに応じた時間だけＨレベルとすることで必要な数の
シフトクロックを発生させ、短時間で所望の位相を得る
ことができる。
【００２０】図９は制御器２４をＭＰＵ（Micro Proces
ser Unit）及びメモリ等で構成されるマイクロコンピュ
ータ４０で実現した例を示す。マイクロコンピュータ４
０のメモリにはＲＯＭ１８と同等の機能を有すテーブル
ＴＡＰＴＡＢＬＥが格納され、ＭＰＵはこれを参照する
ことによりタップ選択パターンＴＡＰＩＮＦＯを直接Ａ
ＮＤゲート１６に与えることができる。マイクロコンピ
ュータ４０はまたシフトレジスタ２２の値ＳＢＶＡＬを
読み出すことができ、シフトレジスタ１０に値ＳＲを設
定することができ、シフトレジスタ１０から値ＰＮＶＡ
Ｌを読み出すことができる。クロック生成部４２はマイ
クロコンピュータ４０からシフトクロック数ＣＬＫＮが
与えられるとシフトクロックＣＬＫをシフトレジスタ１
０および２２へ供給し、指定された数のシフトクロック
を出力し終ったら完了信号ＣＭＰＬをアクティブにして
マイクロコンピュータ４０へ返す。
ser Unit）及びメモリ等で構成されるマイクロコンピュ
ータ４０で実現した例を示す。マイクロコンピュータ４
０のメモリにはＲＯＭ１８と同等の機能を有すテーブル
ＴＡＰＴＡＢＬＥが格納され、ＭＰＵはこれを参照する
ことによりタップ選択パターンＴＡＰＩＮＦＯを直接Ａ
ＮＤゲート１６に与えることができる。マイクロコンピ
ュータ４０はまたシフトレジスタ２２の値ＳＢＶＡＬを
読み出すことができ、シフトレジスタ１０に値ＳＲを設
定することができ、シフトレジスタ１０から値ＰＮＶＡ
Ｌを読み出すことができる。クロック生成部４２はマイ
クロコンピュータ４０からシフトクロック数ＣＬＫＮが
与えられるとシフトクロックＣＬＫをシフトレジスタ１
０および２２へ供給し、指定された数のシフトクロック
を出力し終ったら完了信号ＣＭＰＬをアクティブにして
マイクロコンピュータ４０へ返す。
【００２１】図１０はマイクロコンピュータ４０の動作
の第１の例を示す。これは図４及び図５を参照して説明
した例に対応する。最初に、ループ変数ｋに、ｎ回ルー
プするための値（ｎ−１）を設定する（ステップ１００
０）。次に、シフトレジスタ１０に初期値ＩＮＩを設定
する（ステップ１００２）。タップ情報テーブル（ＴＡ
ＰＴＡＢＬＥ）内のｋ番目のタップ情報ＴＡＰＩＮＦＯ
（ｋ）によるシフト処理を行うかどうかを判定するため
に、そのシフト量ＲＥＦＳＦＴ（ｋ）と残シフト量ＳＦ
Ｔの値を比較する（ステップ１００４）。残シフト量信
号ＳＦＴの方が大きいか等しければＴＡＰＩＮＦＯ
（ｋ）をＡＮＤゲート１６に設定し、残シフト量信号Ｓ
ＦＴを位相シフト量信号ＲＥＦＳＦＴ（ｋ）だけ減算し
てから（ステップ１００６）シフト操作を開始する。シ
フトレジスタ１０の段数分のシフトを行うために、発生
クロック数指定信号ＣＬＫＮに７という値を設定する
（ステップ１００８）。クロック生成部４２からのクロ
ック出力完了信号ＣＭＰＬを待ってから（ステップ１０
１０）、シフトレジスタ２２の内容ＳＢＶＡＬを読み出
してシフトレジスタ１０へ転送し、ループ変数を減じて
（ステップ１０１２）、まだループ回数を満了していな
い場合は（ステップ１０１４）、ステップ１００４へと
移行する。全操作が完了した時点で、シフトレジスタ１
０の内容ＰＮＶＡＬを読みだして動作を完了する（ステ
ップ１０１６）。なお、ＰＮＶＡＬを読みださず、クロ
ック生成部４２に引き続いてシフトクロックＣＬＫを発
生させる様指示すれば、擬似雑音系列を連続的にＰＯ端
子の出力に得ることができる。
の第１の例を示す。これは図４及び図５を参照して説明
した例に対応する。最初に、ループ変数ｋに、ｎ回ルー
プするための値（ｎ−１）を設定する（ステップ１００
０）。次に、シフトレジスタ１０に初期値ＩＮＩを設定
する（ステップ１００２）。タップ情報テーブル（ＴＡ
ＰＴＡＢＬＥ）内のｋ番目のタップ情報ＴＡＰＩＮＦＯ
（ｋ）によるシフト処理を行うかどうかを判定するため
に、そのシフト量ＲＥＦＳＦＴ（ｋ）と残シフト量ＳＦ
Ｔの値を比較する（ステップ１００４）。残シフト量信
号ＳＦＴの方が大きいか等しければＴＡＰＩＮＦＯ
（ｋ）をＡＮＤゲート１６に設定し、残シフト量信号Ｓ
ＦＴを位相シフト量信号ＲＥＦＳＦＴ（ｋ）だけ減算し
てから（ステップ１００６）シフト操作を開始する。シ
フトレジスタ１０の段数分のシフトを行うために、発生
クロック数指定信号ＣＬＫＮに７という値を設定する
（ステップ１００８）。クロック生成部４２からのクロ
ック出力完了信号ＣＭＰＬを待ってから（ステップ１０
１０）、シフトレジスタ２２の内容ＳＢＶＡＬを読み出
してシフトレジスタ１０へ転送し、ループ変数を減じて
（ステップ１０１２）、まだループ回数を満了していな
い場合は（ステップ１０１４）、ステップ１００４へと
移行する。全操作が完了した時点で、シフトレジスタ１
０の内容ＰＮＶＡＬを読みだして動作を完了する（ステ
ップ１０１６）。なお、ＰＮＶＡＬを読みださず、クロ
ック生成部４２に引き続いてシフトクロックＣＬＫを発
生させる様指示すれば、擬似雑音系列を連続的にＰＯ端
子の出力に得ることができる。
【００２２】図１１はマイクロコンピュータ４０の動作
の第２の例を示すフローチャートである。これは図６お
よび図７を参照して説明した例に対応する。最初に、ル
ープ変数ｋに、ｎ回ループするための値（ｎ−１）を設
定する（ステップ１１００）。次に、シフトレジスタ１
０にシリアルバッファ設定初期値ＩＮＩを設定する（ス
テップ１１０２）。タップ情報テーブル（ＴＡＰＴＡＢ
ＬＥ）内のｋ番目のタップ情報ＴＡＰＩＮＦＯ（ｋ）に
よるシフト処理を行うかどうかを判定するために、シフ
ト量信号ＳＦＴの第ｋビット目の値ｄｋがセットされて
いるかどうかを調べる（ステップ１１０４）。そのビッ
トがもしセットされていればＴＡＰＩＮＦＯ（ｋ）をＡ
ＮＤゲート１６に設定してから（ステップ１１０６）シ
フト操作を開始する。ここでは、シフトレジスタ１０の
段数分のシフトを行うために、発生クロック数指定信号
ＣＬＫＮに７という値を設定する（ステップ１１０
８）。クロック生成部４２からのクロック出力完了信号
ＣＭＰＬ出力を待ってから（ステップ１１１０）、シフ
トレジスタ２２の内容ＳＢＶＡＬをシフトレジスタ１０
へ転送し、ループ変数を減じて（ステップ１１１２）、
まだループ回数を満了していない場合は（ステップ１１
１４）、ステップ１１０４へと移行する。全操作が完了
した時点で、シフトレジスタ１０の内容ＰＮＶＡＬを読
みだして動作を完了する（ステップ１１１６）。なお、
ＰＮＶＡＬを読みださず、クロック生成部４２に引き続
いてシフトクロックＣＬＫを発生させる様指示すれば、
擬似雑音系列を連続的にＰＯ端子の出力に得ることがで
きる。
の第２の例を示すフローチャートである。これは図６お
よび図７を参照して説明した例に対応する。最初に、ル
ープ変数ｋに、ｎ回ループするための値（ｎ−１）を設
定する（ステップ１１００）。次に、シフトレジスタ１
０にシリアルバッファ設定初期値ＩＮＩを設定する（ス
テップ１１０２）。タップ情報テーブル（ＴＡＰＴＡＢ
ＬＥ）内のｋ番目のタップ情報ＴＡＰＩＮＦＯ（ｋ）に
よるシフト処理を行うかどうかを判定するために、シフ
ト量信号ＳＦＴの第ｋビット目の値ｄｋがセットされて
いるかどうかを調べる（ステップ１１０４）。そのビッ
トがもしセットされていればＴＡＰＩＮＦＯ（ｋ）をＡ
ＮＤゲート１６に設定してから（ステップ１１０６）シ
フト操作を開始する。ここでは、シフトレジスタ１０の
段数分のシフトを行うために、発生クロック数指定信号
ＣＬＫＮに７という値を設定する（ステップ１１０
８）。クロック生成部４２からのクロック出力完了信号
ＣＭＰＬ出力を待ってから（ステップ１１１０）、シフ
トレジスタ２２の内容ＳＢＶＡＬをシフトレジスタ１０
へ転送し、ループ変数を減じて（ステップ１１１２）、
まだループ回数を満了していない場合は（ステップ１１
１４）、ステップ１１０４へと移行する。全操作が完了
した時点で、シフトレジスタ１０の内容ＰＮＶＡＬを読
みだして動作を完了する（ステップ１１１６）。なお、
ＰＮＶＡＬを読みださず、クロック生成部４２に引き続
いてシフトクロックＣＬＫを発生させる様指示すれば、
擬似雑音系列を連続的にＰＯ端子の出力に得ることがで
きる。
【００２３】図１２はマイクロコンピュータ４０の動作
の第３の例を示す。これは図８を参照して説明した例に
対応する。最初に残シフト量信号ＳＦＴで与えられる総
シフト量が、予め定める一定値（図の例では４９）より
小さい場合は（ステップ１２００）、右に分岐して所要
数のクロック発生数を発生クロック数指定信号ＣＬＫＮ
に設定し（ステップ１２０２）、シフト動作完了を以て
シフト動作完了とする（ステップ１２０４）。そうでは
ない場合は、ループ変数ｋに、ｎ回ループするための値
（ｎ−１）を設定する（ステップ１２０６）。次に、シ
フトレジスタ１０に初期値ＩＮＩを設定する（ステップ
１２０８）。タップ情報テーブル（ＴＡＰＴＡＢＬＥ）
内のｋ番目のタップ情報（ＴＡＰＩＮＦＯ（ｋ））によ
るシフト処理を行うかどうかを判定するために、そのシ
フト量と残シフト量信号ＳＦＴの第ｋビット目の値ｄｋ
がセットされているかどうかを調べる（ステップ１２１
０）。そのビットがもしセットされていればＴＡＰＩＮ
ＦＯ（ｋ）をＡＮＤゲート１６に設定してから（ステッ
プ１２１２）シフト操作を開始する。ここで、（ａ）Ｒ
ＥＦＳＦＴ（ｋ）の値が、シフトレジスタ１０の段数７
より小さい場合は（ステップ１２１４）、ＲＥＦＳＦＴ
（ｋ）分のクロックを（ステップ１２１６）、（ｂ）そ
れ以外の場合には、シフトレジスタ１０の段数分のシフ
トを行うために、発生クロック数指定信号ＣＬＫＮに７
という値を設定する（ステップ１２１８）。クロック生
成部４２からのクロック出力完了信号ＣＭＰＬ出力を待
ってから（ステップ１２２０）、（ｂ）の場合のみ、シ
フトレジスタ２２の内容ＳＢＶＡＬをシフトレジスタ１
０へ転送する（ステップ１２２２）。次にループ変数を
減じて（ステップ１２２４）、まだループ回数を満了し
ていない場合は（ステップ１２２６）、ステップ１２１
０へと移行する。全操作が完了した時点で、シフトレジ
スタ１０の内容ＰＮＶＡＬを読みだして動作を完了する
（ステップ１２２８）。なお、ＰＮＶＡＬを読みださ
ず、クロック生成部４２に引き続いてシフトクロックＣ
ＬＫを発生させる様指示すれば、擬似雑音系列を連続的
にＰＯ端子の出力に得ることができる。
の第３の例を示す。これは図８を参照して説明した例に
対応する。最初に残シフト量信号ＳＦＴで与えられる総
シフト量が、予め定める一定値（図の例では４９）より
小さい場合は（ステップ１２００）、右に分岐して所要
数のクロック発生数を発生クロック数指定信号ＣＬＫＮ
に設定し（ステップ１２０２）、シフト動作完了を以て
シフト動作完了とする（ステップ１２０４）。そうでは
ない場合は、ループ変数ｋに、ｎ回ループするための値
（ｎ−１）を設定する（ステップ１２０６）。次に、シ
フトレジスタ１０に初期値ＩＮＩを設定する（ステップ
１２０８）。タップ情報テーブル（ＴＡＰＴＡＢＬＥ）
内のｋ番目のタップ情報（ＴＡＰＩＮＦＯ（ｋ））によ
るシフト処理を行うかどうかを判定するために、そのシ
フト量と残シフト量信号ＳＦＴの第ｋビット目の値ｄｋ
がセットされているかどうかを調べる（ステップ１２１
０）。そのビットがもしセットされていればＴＡＰＩＮ
ＦＯ（ｋ）をＡＮＤゲート１６に設定してから（ステッ
プ１２１２）シフト操作を開始する。ここで、（ａ）Ｒ
ＥＦＳＦＴ（ｋ）の値が、シフトレジスタ１０の段数７
より小さい場合は（ステップ１２１４）、ＲＥＦＳＦＴ
（ｋ）分のクロックを（ステップ１２１６）、（ｂ）そ
れ以外の場合には、シフトレジスタ１０の段数分のシフ
トを行うために、発生クロック数指定信号ＣＬＫＮに７
という値を設定する（ステップ１２１８）。クロック生
成部４２からのクロック出力完了信号ＣＭＰＬ出力を待
ってから（ステップ１２２０）、（ｂ）の場合のみ、シ
フトレジスタ２２の内容ＳＢＶＡＬをシフトレジスタ１
０へ転送する（ステップ１２２２）。次にループ変数を
減じて（ステップ１２２４）、まだループ回数を満了し
ていない場合は（ステップ１２２６）、ステップ１２１
０へと移行する。全操作が完了した時点で、シフトレジ
スタ１０の内容ＰＮＶＡＬを読みだして動作を完了する
（ステップ１２２８）。なお、ＰＮＶＡＬを読みださ
ず、クロック生成部４２に引き続いてシフトクロックＣ
ＬＫを発生させる様指示すれば、擬似雑音系列を連続的
にＰＯ端子の出力に得ることができる。
【００２４】
【発明の効果】本発明によれば、予め定める、または任
意の量だけ位相シフトした擬似雑音系列を高速に、か
つ、コンパクトな規模の処理により得ることが可能とな
る。
意の量だけ位相シフトした擬似雑音系列を高速に、か
つ、コンパクトな規模の処理により得ることが可能とな
る。
【図１】本発明の第１の実施例に係る擬似雑音発生装置
の回路図である。
の回路図である。
【図２】本発明の第２の実施例に係る擬似雑音発生装置
の回路図である。
の回路図である。
【図３】図２の回路の動作を説明するタイミングチャー
トである。
トである。
【図４】図２の制御器２４の第１の例を示す回路ブロッ
ク図である。
ク図である。
【図５】図４の回路の動作を説明するタイミングチャー
トである。
トである。
【図６】図２の制御器２４の第２の例を示す回路ブロッ
ク図である。
ク図である。
【図７】図６の回路の動作を説明するタイミングチャー
トである。
トである。
【図８】図２の制御器２４の第３の例を示す回路ブロッ
ク図である。
ク図である。
【図９】図２の制御器２４の第４の例を示す回路ブロッ
ク図である。
ク図である。
【図１０】図９のマイクロコンピュータ４０の動作の第
１の例を示すフローチャートである。
１の例を示すフローチャートである。
【図１１】図９のマイクロコンピュータ４０の動作の第
２の例を示すフローチャートである。
２の例を示すフローチャートである。
【図１２】図９のマイクロコンピュータ４０の動作の第
３の例を示すフローチャートである。
３の例を示すフローチャートである。
１０，２２…シフトレジスタ １２，２０…ＥＯＲ回路 １４…擬似雑音発生器 １６…ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大渕 一央 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 浜田 一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (7)
- 【請求項１】 直列に接続された複数の遅延素子を有す
る擬似雑音発生器と、 位相シフト量に対応する選択パターンを格納する記憶装
置と、 該記憶装置から出力された選択パターンに従って該擬似
雑音発生器の遅延素子の出力を選択するセレクタと、 該セレクタが選択した遅延素子の出力を加算して、該擬
似雑音発生器が出力する擬似雑音系列の位相をシフトし
たものとして出力する加算器とを具備する擬似雑音発生
装置。 - 【請求項２】 前記記憶装置は複数の相異なる位相シフ
ト量にそれぞれ対応する複数の選択パターンを格納して
おり、該複数の位相シフト量の中の指定された１つに対
応する選択パターンを出力する請求項１記載の擬似雑音
発生装置。 - 【請求項３】 前記加算器が出力する擬似雑音系列を蓄
積するシフトレジスタと、 前記記憶装置へ位相シフト量の指定を与えるとともに該
シフトレジスタに蓄積された擬似雑音系列を前記擬似雑
音発生器の各遅延素子に転送することによって、複数の
位相シフト量の合計として所望の位相シフトを実現する
制御部とをさらに具備する請求項２記載の擬似雑音発生
装置。 - 【請求項４】 前記記憶装置は、前記擬似雑音発生器が
出力する擬似雑音系列の周期の約１／２の位相シフト
量、その１／２の位相シフト量及びさらにその１／２の
位相シフト量にそれぞれ対応する選択パターンを少なく
とも格納する請求項３記載の擬似雑音発生装置。 - 【請求項５】 前記擬似雑音発生器が発生する擬似雑音
系列の周期を２n −１とするとき、前記記憶装置は、２
n-1 ，２n-2 及び２n-3 の位相シフト量にそれぞれ対応
する選択パターンを少なくとも格納する請求項４記載の
擬似雑音発生装置。 - 【請求項６】 前記制御部は、記憶装置に対して指定す
べき位相シフト量が所定値以下であるとき、前記シフト
レジスタから前記擬似雑音発生器の各遅延素子への転送
による位相シフト量の加算に代えて、位相シフト量に相
当する数のクロックを該擬似雑音発生器へ与える請求項
３〜５のいずれか１項記載の擬似雑音発生装置。 - 【請求項７】 前記制御部は、前記所望の位相シフトの
量が所定値以下であるとき、前記シフトレジスタから前
記擬似雑音発生器の各遅延素子への転送による所望の位
相シフトの実現に代えて、該所望の位相シフトに相当す
る数のクロックを該擬似雑音発生器へ与える請求項３〜
６のいずれか１項記載の擬似雑音信号発生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03572698A JP3587675B2 (ja) | 1998-02-18 | 1998-02-18 | 擬似雑音発生装置 |
| US09/198,199 US6275520B1 (en) | 1998-02-18 | 1998-11-23 | Pseudo-noise generating apparatus |
| DE1998625417 DE69825417T2 (de) | 1998-02-18 | 1998-11-25 | Pseudozufallsfolgegenerator |
| EP19980122157 EP0938192B1 (en) | 1998-02-18 | 1998-11-25 | Pseudo-noise sequence generating apparatus |
| CN98125581A CN1115815C (zh) | 1998-02-18 | 1998-12-17 | 伪噪声产生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03572698A JP3587675B2 (ja) | 1998-02-18 | 1998-02-18 | 擬似雑音発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234096A true JPH11234096A (ja) | 1999-08-27 |
| JP3587675B2 JP3587675B2 (ja) | 2004-11-10 |
Family
ID=12449866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03572698A Expired - Fee Related JP3587675B2 (ja) | 1998-02-18 | 1998-02-18 | 擬似雑音発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6275520B1 (ja) |
| EP (1) | EP0938192B1 (ja) |
| JP (1) | JP3587675B2 (ja) |
| CN (1) | CN1115815C (ja) |
| DE (1) | DE69825417T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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