CN1181635C

CN1181635C - 接收机及解扩码生成方法

Info

Publication number: CN1181635C
Application number: CNB018013228A
Authority: CN
Inventors: 金子幸司; 永田良浩
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-05-19
Filing date: 2001-05-11
Publication date: 2004-12-22
Anticipated expiration: 2021-05-11
Also published as: CN1381113A; JP3583349B2; JP2001332997A; US20030086484A1; WO2001089126A1; KR100456494B1; KR20020035103A

Abstract

控制部(3)输出解扩码发生处理所必需的控制信息和解扩码读出处理所必需的地址信息及时限信息，原码发生部(1)基于控制信息发生解扩码，码存储部(2)存储与多径延迟时间对应的地址单位解扩码。而且读码部(4)接收基于地址信息读出的与各路径对应的解扩码，输出基于时限信息接收的解扩码，解调部(5)利用与各路径对应的解扩码对接收信号进行单独解调，符号生成部(6)对所有解调信号进行合成。

Description

接收机及解扩码生成方法

技术领域

本发明涉及采用SS(扩展频谱)方式及CDMA(码分多址访问)方式作为通信方式的接收机，尤其是涉及在多径通信环境中，在路径间延迟时间较大的场合下或者各路径间延迟时间不相同的场合下能最佳生成解扩码的接收机及其解扩码生成方法。

现有技术

以下对现有的接收机做以说明。比如在电子信息通信学会1995年学会大会上的B-268“PN符号アドレス制御によゐRAKE受信機の構成(PN码址控制下的瑞克接收机的构成)”一文中记载的接收机就是一种采用SS方式及CDMA方式的现有的接收机。第13图为上述资料中介绍的利用频谱直接扩展通信方式的接收机构成示意图。

在第13图中，101为模/数转换部，102为搜索接收机，103为控制部，104为第1数字数据解调机，105为第2数字数据解调机，106第3数字数据解调机，107为符号合成器。在上述各数字数据解调机中，111为相位补偿部，112为PN码发生器，113为乘法器，114为积分器。

此外图14为上述PN码发生器112的构成示意图。第14图中，121为计数器，122为合成器，123为锁定部，124为PN码ROM。

以下对上述现有的接收机的解扩码生成方法作以简单说明。

上述接收机是一种用于发生作为解扩码的PN码(＝M序列码)的装置，比如为各数字数据解调机内的PN码发生器112确定用于读出数据(PN码)的电路位置，通过PN码址相对值发出追踪各数字数据解调机的路径指令。

具体说，首先在PN码发生器112中，总是同步于码片时钟生成地址，将该地址值与由控制部103输送的PN地址相对值相加，从而生成PN码址(ROM地址)。这样，通过相对各解调机共同输送的PN检查信号的启动时限保存所生成的PN码址值(即输出PN_ROM地址)。此时，PN码被预先存入PN码ROM124内，按单位解调机分配地址。

在控制部103中，基于上述被保存的PN码址值，计算出用于构成读出时间分集的PN地址相对值，并将该计算结果输送到各解调机上，从而发出读出PN码的指令，比如作为搜索接收机102的信号检索结果，在数字数据解调机1追踪前导波(路径(1))的情况下，用于分别使数字数据解调机2追踪后续路径(路径(2))，以及使数字数据解调机3追踪次后续路径(路径(3))的PN地址相对值的计算公式如下：

rlv2＝mcp2+lad1-lad2

rlv3＝mcp3+lad1-lad3

式中，rlv_n表示解调机输出的PN地址相对值，lad_n为在PN检查信号启动时限中被检查的PN码址，mcp_n为来自路径(1)的延迟量，(码片间隔)，n为路径(解调机)序号。此外，上述公式中的加减运算为mod(码长)加减运算。

这样，在现有的接收机中，为追踪前导波及多个延迟波，需要配置必要数量的解调机，而且各单位解调机都要配备PN码发生器，这种构成下的多径独立解调方式适合于在多径通信环境中各路径间延迟时间较大的场合或各路径间延迟时间不相同的场合。

但是，在上述现有的接收机中，由于所配置的PN码发生器数量必须与接收路径数相对应，即每台解调机必须配备一个，所以在同一条电路上将配备多个，因而电路规模及耗电量将随之增大，这是问题之一。

此外在现有的接收机中，由于必须将PN码预先存入PN码ROM内，不容易适应代码的变更，所以这也是一个问题。

因此，本发明的目的是提供一种可以很容易地解决多径通信环境中在路径间延迟时间较大场合下的解扩码的生成处理或者在各路径间延迟时间不相同场合下解扩码的生成处理问题，而且可以减小电路规模，降低耗费电力，可以方便地处理途中发生的PN码变更的接收机以及该接收机的最佳解扩码生成方法。

发明内容

本发明涉及的接收机，其特征在于：包括控制单元(相当于后文的实施方式中的控制部3)，用于输出解扩码发生处理所必需的控制信息、解扩码读出处理所必需的地址信息及时限信息；解扩码发生单元(相当于原码发生部1)，基于上述控制信息连续发生解扩码；码存储单元(相当于码存储部2)，用于存储与多径延迟时间对应的地址单位下的上述解扩码；多个读码单元(相当于读码部4)，用于接收与基于上述地址信息读出的各路径对应的解扩码并输出基于上述时限信息接收的解扩码；多个解调单元(相当于解调部5)，利用与上述各路径对应的解扩码对接收信号进行单独解调；合成单元(相当于符号合成部6)，对上述所有的解调信号进行合成。

在以下发明涉及的接收机中，其特征在于：上述码存储单元，按时间分割方式实施同一码片区间内的解扩码的写入处理及在同一码片区间内存储的码的读出处理。

在以下发明涉及的接收机中，其特征在于：上述解扩码发生单元，基于上述控制信号输出一个周期的解扩码后，停止其运作。

在以下发明涉及的接收机中，其特征还在于：上述解扩码发生单元，在变更解扩码的场合下，基于上述控制信号输出一个周期的新解扩码后，停止其运作。

在以下发明涉及的接收机中，其特征还在于：上述码存储单元，在写入上述解扩码时，将1位串行数据转换为多位并行数据(相当于第1位宽转换部21)，同时写入转换后的并行数据，然后在读出时，将同时读出的多位并行数据转换为1位串行数据(相当于第2位宽转换部22)，将转换后的串行数据按顺序输出到上述读码单元中。

以下发明涉及的接收机，其特征在于：包括多个上述码存储单元、上述读码单元以及上述解调单元的组合(相当于第1码存储部32、第1读码部34和第1解调部36的组合，以及第2码存储部33、第2读码部35和第2解调部37的组合)，而且还包括从多个码存储单元中选择某一个的选择单元(相当于分发部31)，对上述选出的码存储单元存储解扩码。

以下发明涉及的接收机，其特征还在于：包括多个上述解扩码发生单元(相当于第1原码发生部51a、第2原码发生部51b)，对上述选出的码存储单元存储由各解扩码发生单元生成的解扩码。

以下发明涉及的接收机，其特征在于：上述解扩码发生单元，通过计算移位寄存器中的任意的位输出的“异”，产生M序列码(相当于任意PN码发生部61)。

以下发明涉及的接收机，其特征在于：包括多个上述解扩码发生单元(相当于第1任意PN发生部61a，第2任意PN发生部61b，第N任意PN发生部61c)，通过计算各解扩码发生单元输出的“异”，产生解扩码。

以下发明涉及的解扩码生成方法，其特征在于：包含解扩码发生步骤，基于解扩码生成处理所必需的控制信息连续产生解扩码；码存储步骤，在与多径延迟时间对应的地址单位下存储上述解扩码；多个读码步骤，接收基于上述地址信息读出的与各路径对应的解扩码，输出基于规定时限信息接收的解扩码。

以下发明涉及的解扩码生成方法，其特征在于：在上述码存储步骤中，按时间分割方式实施同一码片区间内的解扩码的写入处理及在同一码片区间存储的码的读出处理。

以下发明涉及的解扩码生成方法，其特征在于：在上述解扩码发生步骤中，基于上述控制信号输出一个周期的解扩码后，停止其运作。

以下发明涉及的解扩码生成方法，其特征还在于：在上述解扩码发生步骤中，在变更解扩码的场合下，基于上述控制信号输出一个周期的新解扩码后，停止其运作。

以下发明涉及的解扩码生成方法，其特征还在于：在上述码存储步骤中，在写入上述解扩码时，将1位串行数据转换为多位并行数据，同时写入转换后的并行数据，然后在读出时，将同时读出的多位并行数据转换为1位串行数据，将转换后的串行数据按顺序输出。

以下发明涉及的解扩码生成方法，其特征在于：包含选择步骤，准备多个上述码存储步骤及上述读码步骤的一系列的工序，进而从上述多个工序中选出某一个工序，从而按各工序单位生成解扩码。

附图说明

第1图为本发明涉及的接收机实施方式1的构成示意图，

第2图为对各解调器提供的解扩码的时限示意图，

第3图为读码部构成及从控制部向读码部传送的控制信号示意图，

第4图为码存储部的写入/读出时限及读码部的锁定时限示意图，

第5图为原码发生部的运作时限及码存储部的写入/读出状态示意图，

第6图为途中变更解扩码场合下原码发生部的运作时限及码存储部的写入/读出状态示意图，

第7图为本发明涉及的接收机实施方式3的构成示意图，

第8图为码存储部的写入/读出时限及读码部的锁定时限示意图，

第9图为本发明涉及的接收机实施方式4的构成示意图，

第10图为本发明涉及的接收机实施方式5的构成示意图，

第11图为原码发生部的构成示意图，

第12图为原码发生部的构成示意图，

第13图为现有的接收机的构成示意图，

第14图为现有的PN码发生器的构成示意图。

实施方式

以下结合图面详细说明本发明涉及的接收机及解扩码生成方法的实施方式。但本发明并不局限于这些实施方式。

实施方式1

第1图为本发明涉及的接收机实施方式1构成示意图。在第1图中，1为原码发生部，2为码存储部，3为控制部，4为读码部，5为解调部，6为符号合成部。此外在读码部4中，11a为第1读出部，11b为第2读出部，11c为第N(表示规定路径数的整数)读出部，在解调部5中，12a为第1解调器，12b为第2解调器，12c为第N解调器。此外，第1图中的虚线表示控制信号。

以下对上述接收机的运作概要作以说明。在图1所示的接收机中，首先原码发生部1基于来自控制部3的控制信号连续产生信号接收处理所必需的PN码等的解扩码(参见第2图)。然后将所发生的解扩码全部存入码存储部2中。

在该状态下，控制部3将与各路径延迟时间对应的地址提供给码存储部2。然后从码存储部2读出该地址所对应的解扩码，由接收该解扩码的读码部4根据规定的时限将该码传输到解调部5内的各解调器中。第2图为提供给各解调器的解扩码的时限示意图。如图所示，解扩码在以上述发生的时限为基准时限，在该基准时限中附加与各路径对应的延迟量D1，D2，……，D_n(n表示解调器的个数)的状态下被输送到各解调器内。

此后，接收解扩码的各解调器利用解扩码对接收信号进行解调。最后从各解调器输出的解调信号在符号合成部6中合成，成为所需的解调数据。

第3图为读码部4的构成及从控制部3向读码部4传输的控制信号示意图。第4图为码存储部2的写入/读出时限及读码部4的锁定时限示意图。

比如，对写入码存储部2的写入处理及从码存储部2读出的读出处理如图4所示按时间分割实施。具体说，首先将各解扩码的一个码片区间分割成与写入时限及各读出时限个数即多径对应读码部个数+1对应的区间。这样，读码部4可以利用第1读出部11a前级上的锁定部、第2读出部11b前级上的锁定部，……，第N读出部11c前级上的锁定部根据由控制部3输送的读出用控制信号启动时限对各路径的对应解扩码进行按序锁定。然后在前级锁定部中被锁定的所有解扩码按照由控制部3传输的各读出部通用的输出控制信号启动时限被重新时限，同时向各解调器输出。

这样，在本实施方式下，由于将由唯一的原码发生部1生成的解扩码序列写入码存储部2内，再根据与控制部3所指令的延迟量相当的地址适宜地读出该解扩码，所以即使在路径间延迟时间较大的场合下，或者在发生延迟时间不同的多个解扩码的场合下，也不必像以往那样需要配备多个PN码发生器，也可以提供与多个解调器对应的所需解扩码。

此外本实施方式与现有的配有多个PN码发生器的结构不同，由于它具有将唯一的原码发生部1生成的解扩码序列写入存储部2内，再根据控制部3所指令的延迟量相当的地址适宜地读出的结构，所以可以缩小电路规模，降低耗电量。

此外在本实施方式下，由于在发生解扩码的同时，可以按时间分割实施同一码片区间内的解扩码的写入处理及同一码片区间内存储码的读出处理，所以与一次写入全部代码，然后再按顺序读出的以往技术相比，可以大大缩短从解扩码发生到传输到各解调器内的延迟时间。

实施方式2

第5图为原码发生部1的运作时限及码存储部2的写入/读出状态示意图。由于本实施方式中的接收机具有与上述实施方式1相同的结构，所以配以相同代号，省略其说明。

在本实施方式中，原码发生部1在根据由控制部3传输的控制信号输出一个周期的解扩码之后停止运作。写入码存储部2的写入处理在输出中的解扩码的一个周期内实施。

第6图为在途中发生解扩码变更场合下原码发生部1的运作时限及码存储部2的写入/读出状态示意图。即使在途中发生解扩码变更的情况下，与上述相同，只使原码发生部1在从变更时限到一个周期结束这段时间内运作，在这段时间内实施写入码存储部2的写入处理。

这样，在本实施方式下，通过只在相当于解扩码的一个周期的时间内使原码发生部1运作及在这一时间内实施码存储部2的写入的控制，可以大大减小电力消耗。此外通过实施与上述相同的控制，即使在途中发生解扩码变更的场合下，也可以方便地进行处理。

实施方式3

第7图为本发明涉及的接收机实施方式3的构成示意图。在第7图中，21为将1位串行数据转换成多位并行数据的第1位宽转换部，22为将多位并行数据转换成1位串行数据的第2位宽转换部。此外对于具有与上述实施方式1相同的结构，配以相同代号，省略其说明。

比如上述实施方式1是通过与码存储部2对应的时间分割逐位写入解扩码，然后逐位读出存储码，但本实施方式则是在写入时实施将1位串行数据转换为多位并行数据的位数转换，再将转换后的并行数据同时写入，在随后的读出中，实施从同时读出多位并行数据转换为1位串行数据的位数转换，再将转换后的串行数据按序输送到读码部4中。

第8图为码存储部2的写入/读出时限及读码部2的锁定时限示意图。在本实施方式下，首先将各解扩码的X个(任意整数)码片区间按照写入时限及各读出时限的个数，即与多径对应的读码部的个数+1进行分割。这样，读码部4可以利用第1读码部11a前级上的锁定部、第2读码部11b前级上的锁定部，……，第N读码部11c前级上的锁定部根据由控制部3输送的读出用控制信号启动时限对各路径的对应解扩码进行按序锁定。然后在前级锁定部中被锁定的所有解扩码按照由控制部3传输的各读出部通用的输出控制信号启动时限被重新时限，同时向各解调器输出。

这样在本实施方式下，由于在写入时实施将1位串行数据转换为多位并行数据的位数转换，再将转换后的并行数据同时写入，在随后的读出中，实施从同时读出多位并行数据转换为1位串行数据的位数转换，再将转换后的串行数据按序输送到读码部4中，所以可以抑制在写入处理时所必需的运作时钟速度。此外通过对运作时钟速度的抑制，可以进一步骤降低耗电量。

实施方式4

第9图为本发明涉及的接收机实施方式4的构成示意图。在第9图中，31为分发部，32为第1码存储部，33为第2码存储部，34为第1读码部，35为第2读码部。36为第1解调部，37为第2解调部。此外对于具有与上述实施方式1相同的结构，配以相同代号，省略其说明。此外第1读码部34及第2读码部35的内部结构与上述读码部4的内部结构相同。

在上述实施方式1中，一个原码发生部1分别配备一个码存储部2、读码部4及解调部5，但在本实施方式下，分发部31基于来自控制部3的控制信号从多个码存储部中任意选出一个，然后写入在原码发生部1内发生的解扩码。

这样在本实施方式下，由于其具有一个原码发生部配有多个码存储部，并根据控制部3的指令将解扩码存入某一个码存储部内的结构，所以一个码发生器可以与多种解扩码对应。此外在本实施方式下，一个原码发生部虽然可以分别配备二个码存储部、读码部及解调部，但并不局限于此，比如可以配备包括解扩码种类在内的三个以上的构成成份。

实施方式5

第10图为本发明涉及的接收机实施方式5的构成示意图。在第10图中，41为分配部，51a为第1原码发生部，51b为第2原码发生部，52a为第1选择器，52b为第2选择器，52c为第N选择器，53a为第1存储部，53b为第2存储部，53c为第N存储部。此外对与上述实施方式1相同的结构，配以相同代号，省略其说明。

在上述实施方式4中，虽然一个原码发生部可以分别配备数个码存储部、读码部及解码部，但在本实施方式下，配有数个原码发生部，分配部41基于来自控制部3的控制信号从数个存储部中任意选出一个，将各原码发生部所生成的解扩码传输到选出的存储部内。

这样，本实施方式下的构成为配有数个原码发生部与数个码存储部，可以选择将各原码发生部的输出与某一个码存储部连接，因而可以很容易地处理多种解扩码，同时即使在同时变更数个解扩码的场合下，也可以大大缩短该变更所需的时间。此外，在本实施方式下，虽然配有二个原码发生部，但并不局限于此，比如也可以配备包括解扩码种类及变更时的要求时间在内三个以上的原码发生部。

实施方式6

第11图为上述实施方式1-5所示原码发生部的构成示意图。在第11图中，61为任意PN码发生部，62为移位寄存器部，63为掩码部，64为加法部。

在上述原码发生部1的任意PN码发生部61中，加法部64对移位寄存器部62规定位的位置下得到的输出进行“异”运算，将该计算结果输入到移位寄存器部62的最高位中，通过如此反复，可依序得到PN码(M序列码)。数位位置与PN码的生成多项式有对应关系。

具体来说，掩码部63通过“与“门电路把生成多项式对应的掩码加到移位寄存器部62内的各D-FF输出上，然后加法部64进行各掩码输出的“异”运算，并将运算结果返送回移位寄存器部62的D-FF(n)内，按序生成任意的PN码。比如在生成多项式为X25+X3+1的场合下，假如n＝24，而且掩码部63的“与“门#(3)、#(0)的输入生成多项式模式设为“1“，则加法部64将进行D-FF(3)，D-FF(0)输出的“异”运算，并将计算结果输入到D-FF(24)内，如此反复，移位寄存器部62按序生成任意PN码。因此在本实施方式下，可以通过选择部65选出任意D-FF输出，从而即使与比如移位寄存器级数以下的生成多项式也能对应。

另一方面，第12图为与上述第11图不同的原码发生部的构成示意图。在第12图中，61a为第1个任意PN码发生部，61b为第2个任意PN码发生部，61c为第N个任意PN码发生部，71为加法部。在第12图所示的原码发生部1中，配有数个任意PN码发生部，通过对各自输出进行的“异”运算，生成解扩码。

这样，在本实施方式下，由于原码发生部1具有上述第11图所示的构成，所以可以产生任意生成多项式的PN码，而且能方便地对应生成多项式的变更。此外，由于原码发生部1具有上述第12图所示的构成，所以可以生成金色码等各种数码。

如上所述，本发明具有以下效果：由于将通过唯一的解扩码发生单元生成的解扩码序列写入码存储单元内，并基于与控制单元指令的延迟量相应的地址适宜读出该解扩码，所以即使在路径间延迟时间较长的场合下，或者在产生延迟时间不同的多个解扩码的场合下，也不必像以往那样配备数个PN码发生器，也能得到可供应与数个解调单元对应的所需解扩码的接收机。此外，与现有的配有数个PN码发生器的构成不同，由于具有将通过唯一的解扩码发生单元生成的解扩码序列写入码存储单元内，并基于与控制单元指令的延迟量相应的地址适宜读出的结构，所以接收机的电路规模及耗电量均可减缩。

以下发明的效果是，由于可以按时间分割方式实施同一码片区间内的解扩码的写入处理及同一码片区间内存储码的读出处理，所以与一次写入全部代码，然后再按顺序读出的以往技术相比，可以大大缩短从解扩码发生到传输到各解调器内的延迟时间。

以下发明的效果是，由于只在相当于解扩码的一个周期的时间内使原码发生单元运作及在这一时间内实施码存储单元的写入，所以可以大大减小接收机的电力消耗。

以下发明的效果是，即使在途中解扩码变更的场合下，接收机也能方便地进行处理。

以下发明的效果是，由于具有在写入时实施将1位串行数据转换为多位并行数据的位数转换，再将转换后的并行数据同时写入，在随后的读出中，实施从同时读出多位并行数据转换为1位串行数据的位数转换，再将转换后的串行数据按序输送到读码单元中的结构，所以可以抑制接收机在写入处理时所必需的运作时钟速度。此外通过对运作时钟速度的抑制，可以进一步骤降低接收机的耗电量。

以下发明的效果是，由于其具有一个解扩码发生单元配有多个码存储单元，并根据控制单元的指令将解扩码存入某一个码存储单元内的结构，所以接收机的一个解扩码发生单元可以与多种解扩码对应。

以下发明的效果是，由于具有配有数个解扩码发生单元与数个码存储单元，可以选择将各解扩码单元的输出与某一个码存储单元连接的构成，因而可使接收机很容易地处理多种解扩码，同时即使在同时变更数个解扩码的场合下，也可以大大缩短该变更所需的时间。

以下发明的效果是，接收机可生成任意生成多项式的PN码，而且能方便地处理生成多项式的变更。

以下发明的效果是，可以得到能生成金色码等各种数码的接收机。

以下发明的效果是，由于将通过解扩码发生步骤生成的解扩码序列存储起来，并基于与延迟量相应的地址适宜读出该解扩码，所以即使在路径间延迟时间较长的场合下，或者在产生延迟时间不同的多个解扩码的场合下，也不必像以往那样配备数个PN码发生器，也能生成所需的解扩码。

以下发明的效果是，由于可以按时间分割方式实施同一码片区间内的解扩码的写入处理及同一码片区间内存储码的读出处理，所以与一次写入全部代码，然后再按顺序读出的以往技术相比，可以大大缩短从解扩码发生到传输的延迟时间。

以下发明的效果是，由于只在相当于解扩码的一个周期的时间内实施解扩码发生步骤及在这一时间内实施解扩码的写入处理，所以与以往技术相比，可以大大减小电力消耗。

以下发明的效果是，即使在途中解扩码变更的场合下，也能方便地进行解扩码的变更处理。

以下发明的效果是，由于在写入时实施将1位串行数据转换为多位并行数据的位数转换，再将转换后的并行数据同时写入，在随后的读出中，实施从同时读出多位并行数据转换为1位串行数据的位数转换，再将转换后的串行数据按序输出，所以可以抑制在写入处理时所必需的运作时钟速度。

以下发明的效果是，由于设有多个码存储步骤及读码步骤等一系列工序，而且包括从上述多个工序中选出某一个工序的选择步骤，并可将解扩码存入任意的码存储部内，所以能较容易地生成多种解扩码。

产业上的可利用性

如上所述，本发明涉及的接收机及解扩码生成方法适于采用SS(频谱扩展)及CDMA(码分多址访问)通信方式的接收机，适于在多径通信环境中，在路径间延迟时间较大的场合下或者各路径间延迟时间不相同的场合下的解扩码的生成。

Claims

1.一种接收机，其特征在于：包括

控制单元，用于输出控制解扩码序列发生处理的控制信号、在上述解扩码序列中包含的解扩码读出处理所必需的地址信息以及关于所读出的上述解扩码输出时限的时限信息；

解扩码发生单元，以上述控制信号为基准时限来发生解扩码序列；

码存储单元，在存储上述解扩码序列的同时，可从该存储的解扩码序列中读出附加了延迟量的解扩码，而该延迟量是与多径的始于上述基准时限的延迟时间对应的地址被提供、且上述地址所对应的延迟量；

多个读码单元，读出上述地址信息所指示的上述地址中所存储的上述解扩码，获取与上述地址对应的路径对应的上述解扩码，基于上述时限信息输出所获取的上述解扩码；

多个解调单元，利用与上述各路径对应的上述解扩码对接收信号进行单独解调；

合成单元，合成上述所有的解调信号。

2.权利要求1记载的接收机，其特征在于：

上述码存储单元，按时间分割方式实施同一码片区间内的解扩码的写入处理及在同一码片区间内存储的码的读出处理。

3.权利要求1记载的接收机，其特征在于：

上述解扩码发生单元，基于上述控制信号输出一个周期的解扩码后，停止其运作。

4.权利要求3记载的接收机，其特征还在于：

上述解扩码发生单元，在变更解扩码的场合下，基于上述控制信号输出一个周期的新解扩码后，停止其运作。

5.权利要求1记载的接收机，其特征还在于：

上述码存储单元，在写入上述解扩码时，将1位串行数据转换为多位并行数据，同时写入转换后的并行数据，然后在读出时，将同时读出的多位并行数据转换为1位串行数据，将转换后的串行数据按顺序输出到上述读码单元中。

6.权利要求1记载的接收机，其特征在于：

包括多个上述码存储单元、上述读码单元以及上述解调单元的组合，而且还包括从多个码存储单元中选择某一个的选择单元，

对上述选出的码存储单元存储解扩码。

7.权利要求6记载的接收机，其特征还在于：

包括多个上述解扩码发生单元，

对上述选出的码存储单元存储由各解扩码发生单元生成的解扩码。

8.权利要求1记载的接收机，其特征在于：

上述解扩码发生单元，通过计算移位寄存器中的任意的位输出的“异”，产生M序列码。

9.权利要求8记载的接收机，其特征在于：

包括多个上述解扩码发生单元，

通过计算各解扩码发生单元输出的“异”，产生解扩码。

10.一种利用与各径对应的解扩码对多径通信环境下的接收信号进行单独解调的接收机的解扩码生成方法，其特征在于：包含

解扩码序列发生步骤，以控制解扩码序列生成处理的控制信号为基准时限来发生解扩码序列；

码存储步骤，在存储上述解扩码序列的同时，可从该存储的解扩码序列中读出附加了延迟量的解扩码，而该延迟量是与多径的始于上述基准时限的延迟时间对应的地址被提供、且上述地址所对应的延迟量；

读码步骤，读出上述地址信息所指示的上述地址中所存储的上述解扩码，获取与上述地址对应的路径对应的上述解扩码，基于上述时限信息输出所获取的上述解扩码。

11.权利要求10记载的解扩码生成方法，其特征在于：

在上述码存储步骤中，按时间分割方式实施同一码片区间内的解扩码的写入处理及在同一码片区间存储的码的读出处理。

12.权利要求10记载的解扩码生成方法，其特征在于：

在上述解扩码发生步骤中，基于上述控制信号输出一个周期的解扩码后，停止其运作。

13.权利要求12记载的解扩码生成方法，其特征还在于：

在上述解扩码发生步骤中，在变更解扩码的场合下，基于上述控制信号输出一个周期的新解扩码后，停止其运作。

14.权利要求10记载的解扩码生成方法，其特征还在于：

在上述码存储步骤中，在写入上述解扩码时，将1位串行数据转换为多位并行数据，同时写入转换后的并行数据，然后在读出时，将同时读出的多位并行数据转换为1位串行数据，将转换后的串行数据按顺序输出。

15.权利要求10记载的解扩码生成方法，其特征在于：

至少还包含第2工序，该第2工序具有

第2码存储步骤，在存储上述解扩码序列的同时，可从该存储的解扩码序列中读出附加了延迟量的第2解扩码，而该延迟量是与多径的始于上述基准时限的延迟时间对应的地址被提供、且上述地址所对应的延迟量；

第2读码步骤，读出上述地址信息所指示的上述地址中所存储的上述第2解扩码，获取与上述地址对应的路径对应的上述第2解扩码，基于上述时限信息输出所获取的上述第2解扩码，

通过包含从具有上述码存储步骤及上述读码步骤的第1工序和上述第2工序中至少选出某一个工序的选择步骤，而对上述第1工序或第2工序分别生成解扩码。