KR0164724B1 - 알 에스 복호기의 곱셈장치 - Google Patents

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Abstract

개시된 RS 복호기의 곱셈장치는 겔로이스 필드 상의 곱셈 기능을 효율적으로 수행하는 것이다.
본 발명은 입력되는 비트 클럭신호를 제1곱셈기의 카운터가 4진 카운트하여 제어신호를 출력하고, 입력되는 8비트의 제1 및 제2 데이터를 제1곱셈기의 제1 및 제2 디멀티플렉서가 상위 4비트 및 하위 4비트로 구분하여 카운터가 출력하는 제어신호에 따라 선택적으로 출력하며, 제1 및 제2 디멀티플렉서가 선택적으로 출력하는 4비트의 데이터를 제4곱셈기가 겔로이스 필드 GF(28)상의 곱셈을 수행하여 7비트로 이루어진 데이터를 출력하며, 제1곱셈기의 제4곱셈기에서 출력되는 7비트의 데이터에 제2곱셈기가 x4를 곱하여 8비트의 데이터를 출력하고, 제2곱셈기의 출력신호를 레지스터부가 저장 및 출력하며, 레지스터부가 출력하는 8비트의 데이터에 제3곱셈기가 다시 x4를 곱하여 8비트의 데이터를 출력하며, 제1곱셈기가 출력하는 7비트의 데이터와, 제2곱셈기가 출력하는 8비트의 데이터와, 레지스터부가 저장 및 출력하는 8비트의 데이터와, 제3곱셈기가 출력하는 8비트의 데이터를 모두 가산기가 모듈로 2로 가산 처리하여 출력한다.

Description

알 에스 복호기의 곱셈장치
본 발명은 알 에스(RS) 복호기의 곱셈장치에 관한 것으로 특히 겔로이스 필드(galois field) GF(28) 상의 곱셈 기능을 효율적으로 수행할 수 있는 RS 복호기의 곱셈장치에 관한 것이다.
일반적으로 RS 복호기는 입력되는 소정의 데이터를 복호화함에 있어서 곱셈 처리하는 기능이 요구되고 있다.
특히 겔로이스 필드 상에서 곱셈 기능을 효율적으로 수행해야 RS 복호기의 데이터 처리 성능을 양호하게 유지할 수 있다.
그러나 종래에는 이러한 곱셈 처리를 처리하는 곱셈 장치를 그 구성이 매우 복잡함은 물론 곱셈 처리가 효율적이지 못하여 실제로 RS 복호기를 구현할 경우에 해당 RS 복호기의 성능이 저하되는 문제점이 있었다.
따라서 본 발명의 목적은 간단한 회로의 구성으로 겔로이스 필드 상의 곱셈 기능을 효율적으로 처리하여 RS 복호기의 성능을 향상시킬 수 있는 RS 복호기의 곱셈장치를 제공하는데 있다.
이러한 목적을 달성하기 위한 본 발명의 RS 복호기의 곱셈장치에 따르면, 입력되는 비트 클럭신호를 제1곱셈기의 카운터가 4진 카운트하면서 제어신호로 출력하고, 입력되는 8비트의 제1 및 제2 데이터를 제1 곱셈기의 제1 및 제2디멀티플렉서가 상위 4비트 및 하위 4비트로 구분하여 상기 카운터의 출력신호에 따라 선택적으로 출력하며, 상기 제1 및 제2 디멀티플렉서가 선택적으로 출력하는 4비트의 데이터를 제4곱셈기가 겔로이스 필드 GF(28) 상에서 곱셈을 수행하여 7비트로 이루어진 데이터를 출력한다.
그리고 상기 제1 곱셈기의 제4 곱셈기에서 출력되는 7비트의 데이터에 제2 곱셈기가 x4를 곱하여 8비트의 데이터를 출력하고, 상기 제2 곱셈기의 출력신호를 레지스터부가 저장 및 출력하며, 레지스터부가 출력하는 8비트의 데이터에 제3 곱셈기가 x4를 곱하여 8비트의 데이터를 출력하며, 상기 제1 곱셈기가 출력하는 7비트의 데이터, 상기 제2 곱셈기가 출력하는 8비트의 데이터, 상기 레지스터부가 출력하는 8비트의 데이터 및 상기 제3 곱셈기가 출력하는 8비트의 데이터를 가산기가 모듈로 2로 가산 처리하여 출력한다.
제1도는 본 발명의 알 에스 복호기의 곱셈장치의 구성을 보인 블록도이고,
제2도는 제1도의 제1곱셈기를 보인 상세 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1곱셈기 11, 12 : 디멀티플렉서
13 : 카운터 14 : 제4곱셈기
20 : 제2곱셈기 30 : 레지스터부
40 : 제3곱셈기 50 : 가산가
이하, 첨부된 도면을 참조하여 본 발명의 RS 복호기의 곱셈장치를 상세히 설명한다.
본 발명에 따른 RS 복호기의 곱셈장치는 제1도에 도시된 바와 같이 제1 곱셈기(10), 제2 곱셈기(20), 레지스터부(30) 제3 곱셈기(40) 및 가산기(50)로 구성된다.
상기 제1 곱셈기(10)는, 입력되는 8비트로 이루어진 제1 및 제2 데이터 A, B를 상위 4비트 및 하위 4비트로 분할하고 겔로이스 필드 GF(28)상의 곱셈을 수행하여 7비트로 이루어진 데이터 Y1을 제2 곱셈기(20)로 출력함과 아울러 가산기(50)로 출력한다.
상기 제2 곱셈기(20)는, 상기 제1 곱셈기(10)로부터 입력되는 7비트의 데이터 Y1에 x4를 곱하여 8비트의 데이터 Y2를 레지스터부(30)로 출력함과 아울러 가산기(50)로 출력한다.
상기 레지스터부(30)는, 상기 제2 곱셈기(20)로부터 입력되는 데이터 Y2를 저장하고 이를 8비트의 데이터 Y3으로 출력하여 제3 곱셈기(40)로 입력시킴과 아울러 가산기(50)로 출력한다.
상기 제3 곱셈기(40)는, 상기 레지스터부(30)가 출력하는 8비트의 데이터 Y3에 x4를 곱하여 8비트의 데이터 Y4를 가산기(50)로 출력한다.
상기 가산기(50)는, 상기 제1 곱셈기(10)가 출력하는 7비트의 데이터 Y1, 상기 제2 곱셈기(20)가 출력하는 8비트의 데이터 Y2, 상기 레지스터부(30)가 출력하는 8비트의 데이터 Y3및 상기 제3 곱셈기(40)가 출력하는 8비트의 데이터 Y4를 모듈로 2로 가산 처리하여 8비트의 데이터 H를 출력한다.
상기 제1 곱셈기(10)는, 제2도에 도시된 바와 같이 디멀티플렉서(11)(12), 카운터(13) 및 제4 곱셈기(14)를 구비한다.
상기 카운터(13)는, 입력되는 비트 클럭신호(BCLK)를 4진 카운트하여 상기 디멀티플렉서(11)(12)에 제어신호로 인가한다.
상기 디멀티플렉서(11)(12)는, 입력되는 8비트로 이루어진 제1 및 제2 데이터 A, B를 상기 카운터(13)의 카운트 값에 따라 상위 4비트 및 하위 4비트로 구분하여 선택적으로 출력한다.
상기 제4 곱셈기(14)는, 상기 디멀티플렉서(11)(12)가 선택적으로 출력하는 제1 및 제2 데이터의 상위 및 하위 4비트의 데이터를 곱하여 출력한다.
이와 같이 구성된 본 발명의 RS 복호기의 곱셈장치는 입력되는 비트 클럭신호(BCLK)를 제1 곱셈기(10)의 카운터(13)가 4진 카운트하여 디멀티플렉서(11)(12)에 제어신호로 인가하게 된다.
그러면, 디멀티플렉서(11)(12)는 입력되는 8비트의 데이터 A 및 B의 상기 카운터(13)의 출력신호에 따라 상위 4비트 및 하위 4비트로 분리하여 선택적으로 출력하게 된다.
즉, 카운터(13)는 비트 클럭신호(BCLK)를 4진 카운트하여 2비트로 카운트 값을 출력하는 것으로서 상위 비트의 카운트 값은 디멀티플렉서(11)에 제어신호로 인가되고, 하위 비트의 카운트 값은 디멀티플렉서(12)에 제어신호로 인가되어 디멀티플렉서(11)(12)는 카운터(13)의 카운트 값에 따라 8비트의 제1 및 제2 데이터를 다음의 표1과 같이 상위 4비트 및 하위 4비트로 구분하여 선택적으로 출력한다.
여기서, 카운터(13)가 비트 클럭신호(BCLK)를 카운트하지 않은 초기 상태로 카운터(13)가 '00'을 출력할 경우에 디멀티플렉서(11)가 4비트의 데이터 A4, A5, A6및 A7을 출력함과 아울러 디멀티플렉서(12)가 4비트의 데이터 B4, B5, B6및 B7를 출력하고, 출력한 4비트의 데이터는 제4 곱셈기(14)에서 다음의 수학식 1과 같이 곱셈되어 7비트의 데이터 Y1이 출력된다.
이와같은 상태에서 카운터(13)가 첫 번째 비트 클럭신호(BCLK)를 카운트하여 '01'을 출력한 경루에 디멀티플렉서(11)가 4비트의 데이터 A4,A5, A6및 A7를 출력함과 아울러 디멀티플렉서(12)가 4비트의 데이터 B0, B1, B2및 B3를 출력하고, 출력한 4비트의 데이터는 제4 곱셈기(14)에서 다음의 수학식 2와 같이 곱셈되어 7비트의 데이터 Y1이 출력되며, 제4 곱셈기(14)에서 출력된 상기 수학식 1의 7비트 데이터 Y1은 제2 곱셈기(20)에서 수학식 3과 같이 x4가 곱셈되어 8비트의 데이터 Y2가 출력된다.
여기서, 겔로이스 필드 GF(28)에서의 x8은 1+x2+x3+x4이므로 수학식 3은 다음의 수학식 4와 같이 된다.
여기서, D0은 A4B4이고, D1은 A4B5+ A5B4이며, D2는 A4B6+ A5B5+ A6B4이며, D3은 A4B7+ A5B6+ A7B4이며, D4는 A5B7+ A6B6+ A7B5이며, D5는 A6B7+ A7B7이며, D6은 A7B7이다.
이와 같은 상태에서 카운터(13)가 두 번째 비트 클럭신호(BCLK)를 카운트하여 '10'을 출력할 경우에 디멀티플렉서(11)가 하위 4비트의 데이터 A0, A1, A2및 A3를 출력함과 아울러 디멀티플렉서(12)가 상위 4비트의 데이터 B4, B5, B6및 B7를 출력하고, 상기 디멀티플렉서(11)가 출력한 하위 4비트의 데이터와 상기 디멀티플렉서(12)가 출력한 상위 4비트의 데이터는 제4 곱셈기(14)에서 다음의 수학식 5와 같이 곱셈되어 7비트의 데이터 Y1이 출력되며, 제4 곱셈기(14)에서 출력된 상기 수학식 2의 7비트 데이터 Y1은 제2 곱셈기(20)에서 수학식 6과 같이 x4가 곱셈되어 8비트의 데이터 Y2가 출력된다.
여기서, x8은 1+x2+x3+x4이므로 수학식 6은 다음의 수학식 7과 같이 된다.
여기서, E0은 A4B0이고, E1은 A4B1+ A5B0이며, E2는 A4B2+ A5B1+ A6B0이며, E3은 A4B3+A5B2+ A6B1+ A7B0이며, E4는 A5B3+ A6B2+ A7B1이며, E5는 A6B3+ A7B2이며, E6은 A7B3이다.
그리고 상기 제2 곱셈기(20)에서 출력된 상기 수학식 4의 데이터 Y2는 레지스터(30)에 저장 및 수학식 8과 같이 데이터 Y3로 출력된다.
이와 같은 상태에서 카운터(13)가 세 번째 비트 클럭신호(BCLK)를 카운트하여 '11'을 출력할 경우에 디멀티플렉서(11)가 4비트의 데이터 A0, A1, A2및 A3를 출력함과 아울러 디멀티플렉서(12)가 4비트의 데이터 B0, B1, B2및 B3를 출력하고, 출력한 4비트의 데이터는 제4 곱셈기(14)에서 다음의 수학식 9와 같이 곱셈되어 7비트의 데이터 Y1이 출력되고, 제4 곱셈기(14)에서 상기 수학식 5와 같이 출력되는 7비트의 데이터 Y1은 제2 곱셈기(20)에서 수학식 10과 같이 x4가 곱셈되어 8비트의 데이터 Y2가 출력된다.
여기서 x8은 1+x2+x3+x4이므로 수학식 10은 다음의 수학식 11과 같이 된다.
여기서, F0은 A0B4이고, F1은 A0B5+ A1B4이며, F2는 A0B6+ A1B5+A2B4이며, F3은 A0B7+ A1B6+ A2B5+ A3B4이며, F4는 A1B7+ A2B6+ A3B5이며, F5는 A2B7+ A3B6이며, F6은 A3B7이다.
그리고 상기 제2 곱셈기(20)에서 출력되는 상기 수학식 7의 데이터 Y2는 레지스터(30)에 저장 및 수학식 12와 같이 데이터 Y3로 출력되고, 레지스터(30)에서 출력된 수학식 8의 데이터 Y3는 제3 곱셈기(40)에서 수학식 13과 같이 x4가 곱셈되어 8비트의 데이터 Y4가 출력된다.
여기서, G0은 E4이고, G1은 E5이며, G2는 E4+ E6이며, G3은 E4+ E5이며, G4는 E0+E4+E5+E6이며, G5는 E1+E5+E6이며, G6은 E2+E6이며, G7은 E3이다.
이와 같이 제1 곱셈기(10)에서 출력되는 수학식 9의 7비트 데이터 Y1과, 제2 곱셈기(20)에서 출력되는 수학식 11의 8비트 데이터 Y2와, 레지스터(30)에서 출력되는 수학식 12의 데이터 Y3와, 제3 곱셈기(40)에서 출력되는 수학식 13의 8비트 데이터 Y4는 가산기(50)에 입력되고, 모듈로 2로 가산되어 8비트의 데이터 H가 출력되는 것으로 가산기(50)에서 출력되는 8비트의 데이터 H는 다음의 수학식 14와 같다.
이와 같이 하여 하나의 제1 및 제2 데이터의 처리가 완료되면, 카운터(13)가 비트 클럭신호(BCLK)를 계속 카운트하여 '00', '01', '10'를 '11'을 순차적으로 출력하면서 다음에 입력되는 8비트의 제1 및 제2 데이터를 상기한 바와 같이 처리하여 출력하는 것을 반복한다.
이상에서와 같이 본 발명에 따르면, 간단한 회로의 구성으로 겔로이스 필드상의 곱셈 처리를 효율적으로 수행할 수 있어 RS 복호기의 성능을 향상시킬 수 있다.

Claims (2)

  1. 입력되는 8비트의 제1 및 제2데이터를 상위 4비트 및 하위 4비트로 분할하고 분할한 제1 및 제2 데이터의 상위 4비트 및 하위 4비트를 선택적으로 겔로이스 필드 GF(28)상의 곱셈을 수행하여 데이터 Y1를 출력하는 제1 곱셈기; 상기 제1 곱셈기가 출력하는 데이터 Y1에 x4를 곱하여 데이터 Y2를 출력하는 제2 곱셈기; 상기 제2 곱셈기가 출력하는 데이터 Y2를 저장하고 이를 데이터 Y3으로 출력하는 레지스터부; 상기 레지스터부가 출력하는 데이터 Y3에 x4를 곱하여 데이터 Y4를 출력하는 제3 곱셈기; 및 상기 제1 곱셈기가 출력하는 데이터 Y1, 상기 제2 곱셈기가 출력하는 데이터 Y2, 상기 레지스터부가 출력하는 데이터 Y3및 상기 제3 곱셈기가 출력하는 데이터 Y4를 모듈로 2로 가산 처리하여 데이터 H를 출력하는 가산기로 구성됨을 특징으로 하는 RS 복호기의 곱셈장치.
  2. 제1항에 있어서, 상기 제1 곱셈기는; 입력되는 비트 클럭신호를 4진 카운트하는 카운터; 입력되는 8비트의 제1 및 제2 데이터를 상기 카운터의 출력신호에 따라 상위 4비트 및 하위 4비트로 구분하여 선택적으로 출력하는 제1 및 제2 디멀티플렉서; 및 상기 제1 및 제2 디멀티플렉서가 선택적으로 출력하는 상위 4비트 및 하위 4비트를 곱하여 출력하는 제4 곱셈기로 구성됨을 특징으로 하는 RS 복호기의 곱셈 장치.
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