JPH10319098A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の異なる基準クロックに同期したクロッ
ク及びデータの発生を可能とする半導体試験装置を提供
する。 【解決手段】 本発明に係る半導体試験装置は、基準ク
ロック発生部と、所定の信号波形についてのパターンデ
ータ及びパターンデータに同期した制御信号を発生する
パターン発生部と、発生させるテスト信号のエッジの基
準クロックに対する遅延時間を基準クロックの各周期ご
とに演算し、演算の結果を制御信号に同期して出力する
遅延時間演算部と、基準クロックに対する遅延時間をカ
ウントするカウンタと、エッジの基準クロックに対する
遅延時間と、カウンタによりカウントされた遅延時間と
を比較し、一致したときに、エッジを発生する一致回路
と、パターンデータに基づき所定の信号波形を生成し、
一致回路から出力されたエッジに所定の信号波形を付加
して出力する波形生成部とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体試験装置に係
り、特に、複数の基準クロックを有するＬＳＩの試験に
好適な半導体試験装置のタイミング発生器に関する。

【０００２】

【従来の技術】従来の半導体試験装置は、テストの基準
サイクルとなるテストレート発生器を備え、その基準サ
イクルの開始時間から遅延時間を設定し、必要なテスト
信号の波形生成を行う。

【０００３】図４は、従来の半導体試験装置のブロック
図である。

【０００４】従来の半導体試験装置は、テスト信号の波
形のエッジを発生するエッジ発生部４０１と、基準クロ
ックを発生する基準クロック発生部４０２と、テスト信
号の波形パターンを発生するパターン発生部４０３と、
テスト信号の波形を生成する波形生成部４０４と、生成
されたテスト信号で被測定デバイスＤＵＴを駆動するド
ライバ４０５とから構成されている。エッジ発生部４０
１は、一致回路４１２と補正値発生部４１４とからなる
１エッジ分エッジ発生部４１０と、カウンタ４１１とか
ら構成されている。１エッジ分エッジ発生部４１０は、
１ピンごとに複数設けられている。また、補正値発生部
４１４は、信号の伝送経路による時差や温度環境に応じ
て設定された補正値を出力するものである。

【０００５】基準クロック発生部４０２はカウンタ４１
１に接続され、カウンタ４１１及び補正値発生部４１４
は一致回路４１２に接続され、一致回路４１２及びパタ
ーン発生部４０３は波形生成部４０４に接続され、波形
生成部４０４はドライバ４０５に接続され、ドライバ４
０５からの出力が被測定デバイスＤＵＴに入力される。

【０００６】カウンタ４１１は、基準発生クロック４０
２が発生した基準クロックに基づきテスト信号の波形の
エッジに与える遅延時間をカウントする。一致回路４１
２は、設定された所定の遅延時間とカウンタ４１１のカ
ウント値とが一致したかどうかを比較する。設定された
所定の遅延時間に補正値発生部４１４から入力される補
正値を加算又は減算した値とカウンタ４１１のカウント
値とが一致すると、一致回路４１２から信号のエッジが
発生され、波形生成部４０４において、パターン発生部
４０３から発生されたパターンデータに基づき生成され
た信号波形をそのエッジに付加してテスト信号が発生さ
れる。発生したテスト信号は、ドライバ４０５を介して
被測定デバイスＤＵＴに入力される。

【０００７】上記従来の半導体試験装置でテスト信号を
生成する場合、被測定デバイスＤＵＴのテストにおい
て、半導体試験装置で発生させるテスト信号のテストレ
ートを、基準となるクロックに対して同一設定（１倍設
定）又は整数倍設定とし、その基準クロックに基づきデ
ータを発生させ、被測定デバイスＤＵＴからの出力と基
準クロックとの比較を比較を行うことにより、被測定デ
バイスＤＵＴの合否判定を行う。

【０００８】以上のような半導体試験装置の構成から、
複数の異なる基準クロックに同期したバスを有する被測
定デバイスＤＵＴに対しては、以下のような方法で試験
を行っている。

【０００９】第１の方法は、異なる基準クロックが使用
される部分ごとにテストを分割し、分割された各部分ご
とに試験装置のテストレートを異なる設定とし、複数回
試験を行う方法である。

【００１０】第２の方法は、異なる基準クロックの最小
公倍数を考慮して試験装置のテストレートを設定し、基
準クロック及びデータの発生タイミングのリアルタイム
切替機能を用いて、擬似的に複数の異なる基準クロック
及びそれに同期したデータを発生させて試験を行う方法
である。

【００１１】図５は、半導体試験装置のピン１に基準ク
ロックと同相のテストレートのテスト信号を発生させ、
ピン２に基準クロックに対して５：６の割合で長いテス
トレートのテスト信号を発生させた場合の信号波形を示
したタイミングチャートである。ｒａｔｅ１は基準クロ
ックの１周期の長さであり、ピン２におけるテストレー
トはｒａｔｅ１の６／５倍となっている。また、ａ１、
ｂ１はピン１における信号波形の立ち上がり、立ち下が
りのエッジタイミング、ａ２、ｂ２はピン２における信
号波形の立ち上がり、立ち下がりのタイミングをそれぞ
れ示している。

【００１２】ｒａｔｅ１＝１０［ｎｓ］の場合に、リア
ルタイムで切り替える各タイミングセットにおけるピン
１及び２のクロックの発生タイミングの一例を以下に示
す。 タイミングセット ａ１ ｂ１ ａ２ ｂ２ ｔ０ ０ｎｓ ５ｎｓ ０ｎｓ ５ｎｓ ｔ１ ０ｎｓ ５ｎｓ ２ｎｓ ７ｎｓ ｔ２ ０ｎｓ ５ｎｓ ４ｎｓ ９ｎｓ ｔ３ ０ｎｓ ５ｎｓ ６ｎｓ １１ｎｓ ｔ４ ０ｎｓ ５ｎｓ ８ｎｓ １３ｎｓ ｔ５ ０ｎｓ ５ｎｓ なし なし

【００１３】

【発明が解決しようとする課題】しかしながら、複数の
異なる基準クロックに同期したバスを有する被測定デバ
イスＤＵＴに対して試験を行う場合の上述した従来技術
における第１，第２の対応方法には、それぞれ以下のよ
うな問題点がある。

【００１４】第１の方法においては、単一の基準クロッ
クに同期したピングループ等に対してのみの試験となる
ので、他の基準クロックに同期したピングループ等から
のデータに対するシステム動作的な機能の確認をするこ
とができない。

【００１５】第２の方法においては、最小公倍数の加算
の繰り返しにより、クロック及びデータの発生タイミン
グを複数種類発生させるが、リアルタイムで切り替えら
れるタイミングの種類数が有限であり、どのようなタイ
ミングの組合せに対しても対応できるわけではない。

【００１６】その他、複数のテストタイミング発生器を
備えた付加機能を有する試験装置を用いる方法もある
が、備えられたテストタイミング発生器の数を超える種
類数の基準クロックが必要とされる場合には、上記第１
の方法と同様の対応が必要となる。

【００１７】本発明は上記問題点に鑑みてなされたもの
で、その目的は、単一のタイミング発生器にエッジタイ
ミング発生用の制御回路を付加することにより、複数の
異なる基準クロックに同期したクロック及びデータの発
生、及びそれらのクロック及びデータに基づく半導体装
置の試験を可能とする半導体試験装置を提供することで
ある。

【００１８】

【課題を解決するための手段】本発明に係る半導体試験
装置によれば、基準クロックを発生する基準クロック発
生部と、所定の信号波形についてのパターンデータ及び
パターンデータに同期した制御信号を発生するパターン
発生部と、発生させるテスト信号のエッジの基準クロッ
クに対する遅延時間を基準クロックの各周期ごとに演算
し、演算の結果を制御信号に同期して出力する遅延時間
演算部と、基準クロックに基づき、基準クロックに対す
る遅延時間をカウントするカウンタと、演算の結果であ
るエッジの基準クロックに対する遅延時間と、カウンタ
によりカウントされた遅延時間とを比較し、一致したと
きに、エッジを発生する一致回路と、パターンデータに
基づき所定の信号波形を生成し、一致回路から出力され
たエッジに所定の信号波形を付加して、テスト信号とし
て出力する波形生成部とを備えたことを特徴とし、この
構成により、複数の異なる基準クロックに同期したクロ
ック及びデータの発生を容易に発生させることができ、
それらのクロック及びデータに基づく半導体装置の試験
を可能とすることができる。

【００１９】遅延時間演算部及び一致回路は複数組備え
られ、それらの遅延時間演算部及び一致回路のそれぞれ
に、基準クロックの所定の周期が割り当てられているも
のとしたので、各遅延時間演算部はそれぞれその所定の
周期におけるクロック及びデータの発生タイミングの演
算を行い、各一致回路はその演算結果に応じてエッジを
順次出力することにより、複数の異なる基準クロックに
同期したクロック及びデータの発生を容易に発生させる
ことができる。

【００２０】遅延時間演算部は、エッジの基準クロック
に対する遅延時間に応じた差分データについて、割り当
てられた所定の周期に応じた差分データの加算演算を制
御信号に同期して行う差分演算部と、加算演算の結果を
制御信号に同期して出力するＡＮＤ論理回路と、テスト
信号が伝送される経路及び経路の温度その他の環境に応
じた補正を、加算演算の結果に加算し、演算の結果とし
て出力する補正値加算器とから構成されたものとしたの
で、各遅延時間演算部はそれぞれその所定の周期におけ
るクロック及びデータの発生タイミングの演算を行い、
かつ、テスト信号が伝送される経路及び経路の温度その
他の環境に応じた補正も行うことができる。

【００２１】補正値加算器は、演算の結果に桁上げが発
生した場合には、カウンタ及び波形生成部に桁上げ信号
を送信し、桁上げ信号に応じてカウンタは、エッジの基
準クロックに対する遅延時間を、１周期遅延させてカウ
ントし、桁上げ信号に応じて波形生成部は、一致回路か
ら出力されたエッジに、１周期前の所定の信号波形を付
加して、テスト信号として出力するものとしたので、複
数の異なる基準クロックに同期したクロック及びデータ
の発生を容易かつ確実に発生させることができ、それら
のクロック及びデータに基づく半導体装置の正確な試験
を可能とすることができる。

【００２２】差分演算部は、エッジの基準クロックに対
する遅延時間に応じた差分データを発生させる差分デー
タ発生部と、割り当てられた所定の周期に応じた差分デ
ータの加算演算を行う差分データ加算器とから構成され
たものとしたので、割り当てられた所定の周期に応じた
差分データに基づく遅延時間を発生させることができ
る。

【００２３】

【発明の実施の形態】以下、本発明に係る半導体試験装
置の実施の形態について、図面を参照しながら説明す
る。

【００２４】図１は、本発明に係る半導体試験装置のブ
ロック図である。

【００２５】本発明に係る半導体試験装置は、テスト信
号の波形のエッジを発生するエッジ発生部１０１と、基
準クロックを発生する基準クロック発生部１０２と、テ
スト信号の波形パターンを発生するパターン発生部１０
３と、テスト信号の波形を生成する波形生成部１０４
と、生成されたテスト信号で被測定デバイスＤＵＴを駆
動するドライバ１０５とから構成されているが、エッジ
発生部１０１内部の構成が従来の半導体試験装置と異な
っている。即ち、エッジ発生部１０１は、一致回路１１
２，差分演算部１１３，補正値発生部１１４及び加算器
１１５からなる１エッジ分エッジ発生部１１０と、カウ
ンタ１１１とから構成されている。１エッジ分エッジ発
生部１１０は、１ピンごとに複数設けられている。ま
た、補正値発生部１１４は、信号の伝送経路による時差
や温度環境に応じて設定された補正値を出力するもので
ある。

【００２６】基準クロック発生部１０２はカウンタ１１
１に接続され、カウンタ１１１は一致回路１１２，加算
器１１５及び波形生成部１０４に接続されている。パタ
ーン発生部１０３は差分演算部１１３に接続され、パタ
ーン発生部１０３及び差分演算部１１３は２入力ＡＮＤ
論理回路１１６の入力端に接続され、ＡＮＤ論理回路１
１６の出力端は加算器１１５に接続されている。補正値
発生部１１４は加算器１１５に接続され、加算器１１５
は一致回路１１２に接続されている。一致回路１１２は
波形生成部１０４に接続され、波形生成部１０４はドラ
イバ１０５に接続され、ドライバ１０５からの出力が被
測定デバイスＤＵＴに入力される。

【００２７】カウンタ１１１は、基準発生クロック１０
２が発生した基準クロックに基づきテスト信号の波形の
エッジに与える遅延時間をカウントする。パターン発生
部１０３は、パターンデータと、そのパターンデータに
同期し、演算を制御する制御信号とを発生し、制御信号
は差分演算部１１３及びＡＮＤ論理回路１１６に入力さ
れ、パターンデータは波形生成部１０４に入力される。

【００２８】図２は、差分演算部１１３の構成例を示し
たブロック図である。

【００２９】差分演算部１１３は、発生させるエッジを
基準クロックのエッジからどれだけ遅延させるかについ
ての差分データを発生する差分データ発生部１２０と、
パターン発生部１０３からの制御信号及び差分データ発
生部１２０からの差分データが入力される加算器１２１
とから構成され、加算器１２１の出力は加算器１２１に
フィードバックされている。差分発生部１１３は、パタ
ーン発生部１０３からの制御信号に同期して差分データ
の加算を加算器１２１で行い、（サイクル数）×（差分
データ）を演算し、その結果をＡＮＤ論理回路１１６に
出力する。

【００３０】例えば、基準クロック発生部１０２で発生
されるテストレートに対して差分データ１２０［ｎｓ］
分だけ長いテストレートのクロック及びデータを発生さ
せる場合、その遅いクロック及びデータのエッジの発生
タイミングを、パターン発生部１０３の動作サイクル即
ちテストレートに同期させて（サイクル数）×（差分デ
ータ）だけ遅らせることにより、異なるクロックとそれ
に同期したデータを発生させる。

【００３１】ＡＮＤ論理回路１１６は、パターン発生部
１０３からの制御信号と差分演算部１１３との演算結果
を加算器１１５に対して出力する。加算器１１５は、Ａ
ＮＤ論理回路１１６の出力と補正値発生部１１４からの
補正値とを加算し、一致回路１１２に出力する。

【００３２】また、加算器１１５は、演算で桁上げが発
生した場合には、カウンタ１１１及び波形生成部１０４
に対して桁上げ信号を出力し、カウントデータ及び発生
データの発生タイミングの調整を行う。即ち、カウンタ
１１１は、発生させるエッジを基準クロックのエッジか
らどれだけ遅延させるかをカウントしているが、桁上げ
が発生した場合には、カウントの基準となる基準クロッ
クのエッジを１周期後のエッジとする。一方、波形生成
部１０４は、パターン発生部１０３から発生されたパタ
ーンデータに基づき生成された信号波形を、一致回路１
１２から出力されたエッジに付加しているが、桁上げが
発生した場合には、カウントの基準となる基準クロック
のエッジが１周期後のエッジとなるので、付加する信号
波形は前の周期の波形をそのまま保持してエッジに付加
する。

【００３３】一致回路１１２は、加算器１１５の演算結
果により設定された所定の遅延時間とカウンタ１１１の
カウント値とが一致したかどうかを比較する。設定され
た所定の遅延時間とカウンタ１１１のカウント値とが一
致したときに一致回路１１２から信号のエッジが発生さ
れ、波形生成部１０４において、パターン発生部１０３
から発生されたパターンデータに基づき生成された信号
波形をそのエッジに付加してテスト信号が発生される。
発生したテスト信号は、ドライバ１０５を介して被測定
デバイスＤＵＴに入力される。

【００３４】以上のような信号波形生成を、複数の１エ
ッジ分エッジ発生部１１０のそれぞれが、割り当てられ
たサイクルについて行うことにより、複数の異なる基準
クロックに対応したクロック及びデータを発生させるこ
とができる。即ち、複数の１エッジ分エッジ発生部１１
０のそれぞれが発生したテスト信号のエッジに、パター
ンデータに基づき生成された信号波形を順次付加するこ
とにより、複数の異なる基準クロックに対応したクロッ
ク及びデータを連続して発生させることができる。

【００３５】図３は、半導体試験装置のピン１に基準ク
ロックと同相のテストレートのテスト信号を発生させ、
ピン２に基準クロックのテストレートに対して差分デー
タａ［ｎｓ］分だけ長いテストレートのテスト信号を発
生させた場合の信号波形を示したタイミングチャートで
ある。このように、本発明に係る半導体試験装置の構成
においては、エッジ発生部にエッジ発生サイクルごとの
演算処理機能を追加したことにより、複数の異なる基準
クロックに対応したクロック及びデータを容易に発生さ
せることができる。

【００３６】

【発明の効果】本発明に係る半導体試験装置によれば、
基準クロックを発生する基準クロック発生部と、所定の
信号波形についてのパターンデータ及びパターンデータ
に同期した制御信号を発生するパターン発生部と、発生
させるテスト信号のエッジの基準クロックに対する遅延
時間を基準クロックの各周期ごとに演算し、演算の結果
を制御信号に同期して出力する遅延時間演算部と、基準
クロックに基づき、基準クロックに対する遅延時間をカ
ウントするカウンタと、演算の結果であるエッジの基準
クロックに対する遅延時間と、カウンタによりカウント
された遅延時間とを比較し、一致したときに、エッジを
発生する一致回路と、パターンデータに基づき所定の信
号波形を生成し、一致回路から出力されたエッジに所定
の信号波形を付加して、テスト信号として出力する波形
生成部とを備えたので、複数の異なる基準クロックに同
期したクロック及びデータの発生を容易に発生させるこ
とができ、それらのクロック及びデータに基づく半導体
装置の試験を可能とすることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体試験装置のブロック図。

【図２】差分演算部１１３の構成例を示したブロック
図。

【図３】半導体試験装置のピン１に基準クロックと同相
のテストレートのテスト信号を発生させ、ピン２に基準
クロックのテストレートに対して差分データａ［ｎｓ］
分だけ長いテストレートのテスト信号を発生させた場合
の信号波形を示したタイミングチャート。

【図４】従来の半導体試験装置のブロック図。

【図５】半導体試験装置のピン１に基準クロックと同相
のテストレートのテスト信号を発生させ、ピン２に基準
クロックに対して５：６の割合で長いテストレートのテ
スト信号を発生させた場合の信号波形を示したタイミン
グチャート。

【符号の説明】

１０１、４０１ エッジ発生部 １０２、４０２ 基準クロック発生部 １０３、４０３ パターン発生部 １０４、４０４ 波形生成部 １０５、４０５ ドライバ １１０、４１０ １エッジ分エッジ発生部 １１１、４１１ カウンタ １１２、４１２ 一致回路 １１３ 差分演算部 １１４、４１４ 補正値発生部 １１５ 加算器 １１６ ＡＮＤ論理回路 １２０ 差分データ発生部 １２１ 加算器

Claims (5)

【特許請求の範囲】
1. 【請求項１】基準クロックを発生する基準クロック発生
   部と、 所定の信号波形についてのパターンデータ及び前記パタ
   ーンデータに同期した制御信号を発生するパターン発生
   部と、 発生させるテスト信号のエッジの前記基準クロックに対
   する遅延時間を前記基準クロックの各周期ごとに演算
   し、前記演算の結果を前記制御信号に同期して出力する
   遅延時間演算部と、 前記基準クロックに基づき、前記基準クロックに対する
   遅延時間をカウントするカウンタと、 前記演算の結果である前記エッジの前記基準クロックに
   対する遅延時間と、前記カウンタによりカウントされた
   遅延時間とを比較し、一致したときに、前記エッジを発
   生する一致回路と、 前記パターンデータに基づき前記所定の信号波形を生成
   し、前記一致回路から出力された前記エッジに前記所定
   の信号波形を付加して、前記テスト信号として出力する
   波形生成部とを備えたことを特徴とする半導体試験装
   置。
2. 【請求項２】請求項１に記載の半導体試験装置におい
   て、 前記遅延時間演算部及び前記一致回路は複数組備えら
   れ、それらの前記遅延時間演算部及び前記一致回路のそ
   れぞれに、前記基準クロックの所定の周期が割り当てら
   れていることを特徴とする半導体試験装置。
3. 【請求項３】請求項２に記載の半導体試験装置におい
   て、 前記遅延時間演算部は、 前記エッジの前記基準クロックに対する遅延時間に応じ
   た差分データについて、割り当てられた前記所定の周期
   に応じた前記差分データの加算演算を前記制御信号に同
   期して行う差分演算部と、 前記加算演算の結果を前記制御信号に同期して出力する
   ＡＮＤ論理回路と、 前記テスト信号が伝送される経路及び前記経路の温度そ
   の他の環境に応じた補正を、前記加算演算の結果に加算
   し、前記演算の結果として出力する補正値加算器とから
   構成されたものであることを特徴とする半導体試験装
   置。
4. 【請求項４】請求項３に記載の半導体試験装置におい
   て、 前記補正値加算器は、前記演算の結果に桁上げが発生し
   た場合には、前記カウンタ及び前記波形生成部に桁上げ
   信号を送信し、 前記桁上げ信号に応じて前記カウンタは、前記エッジの
   前記基準クロックに対する遅延時間を、１周期遅延させ
   てカウントし、 前記桁上げ信号に応じて前記波形生成部は、前記一致回
   路から出力された前記エッジに、１周期前の前記所定の
   信号波形を付加して、前記テスト信号として出力するこ
   とを特徴とする半導体試験装置。
5. 【請求項５】請求項３又は４のいずれか記載の半導体試
   験装置において、 前記差分演算部は、 前記エッジの前記基準クロックに対する遅延時間に応じ
   た差分データを発生させる差分データ発生部と、 割り当てられた前記所定の周期に応じた前記差分データ
   の加算演算を行う差分データ加算器とから構成されたも
   のであることを特徴とする半導体試験装置。