JPH0566245A - テストパターン発生装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はテストパターン発生装置に関し、簡単
で、かつ、正確にテストパターンを発生させることを目
的とする。 【構成】外部メモリ１から読み込んだターゲットボード
２に対する入力パターン３をシフトパルスφに同期させ
て出力側にシフトさせ、前記ターゲットボード２に対し
て順次入力パターン３を送出するとともに、前記入力パ
ターン３に対応するターゲットボード２からの出力パタ
ーン４を入力側から順次読み込むメモリ５と、前記メモ
リ５内が出力パターン４により満たされた際に、前記シ
フトパルスφを停止させ、該メモリ５内の出力パターン
４を外部メモリ１に記憶させる制御部(６)とを有して構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テストパターン発生装
置に関するものである。

【０００２】

【従来の技術】一般に、高機能化したプリント板をテス
トするためには、多くのテストパターンを必要とし、該
テストパターンを発生する方法としては、ソフト・シュ
ミレーションによるもの、プリント板を動作させて、ネ
ットの論理値をプローブピンを当てて吸い上げる方法が
使用されている。

【０００３】

【発明が解決しようとする課題】しかし、ソフト・シュ
ミレーションによる場合には、非常に時間がかかり、ま
た、プリント板を動作させてネットの論理値を吸い上げ
る方法においては、プローブするポイントの数が多くな
ると、時間がかかるという欠点を有するものであった。

【０００４】さらに、全ネットの論理値を吸い上げるた
め、フィクスチャーを作る方法もあるが、フィクスチャ
ーはプリント板毎に作成する必要があり、しかもプロー
ブピンを使用する場合には、接触不良という不安定要因
が常に内在するという欠点を有するものであった。

【０００５】本発明は、以上の欠点を解消すべくなされ
たものであって、簡単で、かつ、正確にテストパターン
を発生させることのできるテストパターン発生装置を提
供することを目的とする。

【０００６】

【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図１に示すように、外部メモリ１
から読み込んだターゲットボード２に対する入力パター
ン３をシフトパルスφに同期させて出力側にシフトさ
せ、前記ターゲットボード２に対して順次入力パターン
３を送出するとともに、前記入力パターン３に対応する
ターゲットボード２からの出力パターン４を入力側から
順次読み込むメモリ５と、前記メモリ５内が出力パター
ン４により満たされた際に、前記シフトパルスφを停止
させ、該メモリ５内の出力パターン４を外部メモリ１に
記憶させる制御部(６)とを有してなるテストパターン発
生装置を提供することにより達成される。

【０００７】

【作用】本発明において、ターゲットボード２に対する
入力パターン３は外部メモリ１に格納されており、これ
ら入力パターン３は、シフトパルスφに同期して順次メ
モリ５に読み込まれる。メモリ５は、入力側から入力さ
れた入力パターン３をシフトパルスφに同期させてシフ
トさせるように構成されており、順次ターゲットボード
２側に送出される。

【０００８】入力パターン３が入力されたターゲットボ
ード２は、ボード上の論理回路にしたがって所定の論理
値（出力パターン４）を生じさせ、該出力パターン４
は、メモリ５に読み取られる。このような手順は、上記
メモリ５内が出力パターン４により満たされるまで行わ
れ、その後、メモリ５の出力パターン４、すなわち、入
力パターン３に対する応答パターンが外部メモリ１に格
納されてテストパターンが得られる。

【０００９】

【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。先ず、本発明の全体構成を図
１に示す。この実施例において、テストパターン発生装
置は、予めターゲットボード２に対する入力パターン３
を格納しておく外部メモリ１と、該外部メモリ１に接続
されるメモリ５と、このメモリ５とターゲットボード２
との間に介在するドライバ７と、これらメモリ５等の動
作を制御する制御部６とを有している。

【００１０】上記ターゲットボード２は、複数のＩＣソ
ケット８、８・・と、入出力ピン９、１０および布線用
の中継ピン１１を有し、ＩＣソケット８上に必要な素子
１２を実装した後、ワイヤ１３により布線してテストす
るプリント板と同じ動作を行う論理回路が構成される。

【００１１】上記ターゲットボード２に対する入力パタ
ーン３は、メモリ５からドライバ７を介してターゲット
ボード２の入力ピン９、９・・に与えられ、該入力パタ
ーン３に対する応答パターンは、出力レベルが安定する
十分な時間が経過した後、出力パターン４としてメモリ
５に読み込まれる。

【００１２】制御部６は、メモリ５に接続される制御装
置１４と、該制御装置１４に制御されてシフトパルスφ
を発生させるクロック発生器１５と、ゲート素子１６、
１７とを有し、上記メモリ５と、外部メモリ１、ドライ
バ７、およびターゲットボード２との間のデータの受け
渡しタイミングを制御している。

【００１３】上記メモリ５は、図２に示すように、複数
のパターンラッチ１８、１８・・と、パターン種別ラッ
チ１９とを有し、各パターンラッチ１８は、１テストパ
ターンを格納するに十分なビット構成を有している。ま
た、パターン種別ラッチ１９は、各パターンラッチ１８
に対応して設けられ、該パターンラッチ１８内に格納さ
れるデータが入力パターン３か、あるいは出力パターン
４であるかの識別ビットを格納する。

【００１４】また、上記メモリ５は、入力端５ａ側から
与えられるシフトパルスφに同期して動作し、外部メモ
リ１、あるいはターゲットボード２からデータを吸い込
むとともに、パターンラッチ１８内のテストパターンを
出力端５ｂ側にシフトさせて出力端５ｂ側からデータを
順次ドライバ７に送出するように構成されている。

【００１５】次に以上のように構成されるテストパター
ン発生装置の動作を図３、４により説明する。テストパ
ターン生成ステップは、図３に示す、外部メモリ１から
メモリ５への入力パターン３読み込みのステップと、図
４に示す、メモリ５内の入力パターン３をターゲットパ
ターンに置き換えるステップとからなり、先ず、テスト
パターンの取得に際し、メモリ５のパターン種別ラッチ
１９を”０”にリセットし（ステップ１）、この後、制
御装置１４から”０”レベルの信号を出力してＡＮＤゲ
ート１７を閉じ（ステップ２）、さらに、クロック発生
器１５をＯＮにする（ステップ３）。

【００１６】その後、パターン種別ラッチ１９への入力
を”１”に切り替えて、後述するメモリ５への入力デー
タの読み込み時に、パターン種別ラッチ１９に対して”
１”レベルの識別ビットが読み込まれるようにセットし
（ステップ４）、ＡＮＤゲート１７を開く（ステップ
５）。

【００１７】上記ステップにより、クロック発生器１５
からのシフトパルスφは、メモリ５に送出され、このシ
フトパルスφに同期して外部メモリ１から入力パターン
３を読み込み（ステップ６）、同時にパターン種別ラッ
チ１９に”１”を格納する。また、このステップにおい
て、メモリ５は出力端５ｂから最後段のパターンラッチ
１８と対になった識別ビット（初期においては、”
０”）を制御装置１４に送出し、識別装置において、該
識別ビットの反転が監視される（ステップ７）。

【００１８】上記ステップ６、７は、上記識別ビット
が”１”に反転するまで、すなわち、メモリ５に対して
外部メモリ１から入力パターン３の読み込みが終了する
まで繰り返され、その後、クロック発生器１５をＯＦＦ
にして、外部メモリ１からの読み込みを終了する（ステ
ップ８）。

【００１９】次に、ターゲットボード２からの読み込み
ステップに当たり、先ず、パターン種別ラッチ１９への
入力を”０”に切り替え（ステップ９）、制御装置１４
から”０”を送出し、ＯＲゲート１６を開き（ステップ
１０）、さらに、クロック発生器１５をＯＮにする（ス
テップ１１）。

【００２０】この状態において、メモリ５は、最後段の
パターンラッチ１８に格納された入力パターン３をドラ
イバ７に送出するとともに、該入力パターン３に対応し
てターゲットボード２から出力される出力パターン４を
入力端５ａ側から読み込み、同時に、パターン種別ラッ
チ１９の識別ビットを”０”に反転させる（ステップ１
２）。

【００２１】一方、上記ステップにおいて、メモリ５
は、制御装置１４に対して識別ビットを送出し、識別装
置は、該識別ビットの反転を監視する（ステップ１
３）。これらステップ１２、１３は、識別ビットが”
０”に反転するまで、すなわち、パターンラッチ１８内
の入力パターン３がすべてターゲットボード２に送出さ
れ、出力パターン４に置き換えられるまで繰り返され、
その後、ＡＮＤゲート１７が閉じられ、クロック発生器
１５がＯＦＦにされる。

【００２２】この後、上記メモリ５内の出力パターン４
は、外部メモリ１に送出されて該外部メモリ１に格納さ
れる（ステップ１４ないし１６）。以上のステップは、
所定の入力パターン３にたいしてすべての出力パターン
４が得られるまで繰り返され、最終パターンが判定され
た後、ステップが終了する（ステップ１７ないし１
９）。

【００２３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、データのやり取りを内部でクローズして、外
部よりクロックを与え制御するので、高速にかつ、任意
のプリント板のテストパターンを作ることができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】メモリを示す説明図である。

【図３】動作フローを示す図である。

【図４】動作フローを示す図である。

【符号の説明】

１ 外部メモリ ２ ターゲットボード ３ 入力パターン ４ 出力パターン ５ メモリ ６ 制御部 φ シフトパルス

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部メモリ(１)から読み込んだターゲット
   ボード(２)に対する入力パターン(３)をシフトパルス
   (φ)に同期させて出力側にシフトさせ、前記ターゲット
   ボード(２)に対して順次入力パターン(３)を送出すると
   ともに、前記入力パターン(３)に対応するターゲットボ
   ード(２)からの出力パターン(４)を入力側から順次読み
   込むメモリ(５)と、 前記メモリ(５)内が出力パターン(４)により満たされた
   際に、前記シフトパルス(φ)を停止させ、該メモリ(５)
   内の出力パターン(４)を外部メモリ(１)に記憶させる制
   御部とを有してなるテストパターン発生装置。