JPH0566245A - テストパターン発生装置 - Google Patents

テストパターン発生装置

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Publication number
JPH0566245A
JPH0566245A JP3226813A JP22681391A JPH0566245A JP H0566245 A JPH0566245 A JP H0566245A JP 3226813 A JP3226813 A JP 3226813A JP 22681391 A JP22681391 A JP 22681391A JP H0566245 A JPH0566245 A JP H0566245A
Authority
JP
Japan
Prior art keywords
pattern
memory
input
output
target board
Prior art date
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Withdrawn
Application number
JP3226813A
Other languages
English (en)
Inventor
Yoshikazu Hattori
良和 服部
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPH0566245A publication Critical patent/JPH0566245A/ja
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Abstract

(57)【要約】 【目的】本発明はテストパターン発生装置に関し、簡単
で、かつ、正確にテストパターンを発生させることを目
的とする。 【構成】外部メモリ1から読み込んだターゲットボード
2に対する入力パターン3をシフトパルスφに同期させ
て出力側にシフトさせ、前記ターゲットボード2に対し
て順次入力パターン3を送出するとともに、前記入力パ
ターン3に対応するターゲットボード2からの出力パタ
ーン4を入力側から順次読み込むメモリ5と、前記メモ
リ5内が出力パターン4により満たされた際に、前記シ
フトパルスφを停止させ、該メモリ5内の出力パターン
4を外部メモリ1に記憶させる制御部(6)とを有して構
成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、テストパターン発生装
置に関するものである。
【0002】
【従来の技術】一般に、高機能化したプリント板をテス
トするためには、多くのテストパターンを必要とし、該
テストパターンを発生する方法としては、ソフト・シュ
ミレーションによるもの、プリント板を動作させて、ネ
ットの論理値をプローブピンを当てて吸い上げる方法が
使用されている。
【0003】
【発明が解決しようとする課題】しかし、ソフト・シュ
ミレーションによる場合には、非常に時間がかかり、ま
た、プリント板を動作させてネットの論理値を吸い上げ
る方法においては、プローブするポイントの数が多くな
ると、時間がかかるという欠点を有するものであった。
【0004】さらに、全ネットの論理値を吸い上げるた
め、フィクスチャーを作る方法もあるが、フィクスチャ
ーはプリント板毎に作成する必要があり、しかもプロー
ブピンを使用する場合には、接触不良という不安定要因
が常に内在するという欠点を有するものであった。
【0005】本発明は、以上の欠点を解消すべくなされ
たものであって、簡単で、かつ、正確にテストパターン
を発生させることのできるテストパターン発生装置を提
供することを目的とする。
【0006】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図1に示すように、外部メモリ1
から読み込んだターゲットボード2に対する入力パター
ン3をシフトパルスφに同期させて出力側にシフトさ
せ、前記ターゲットボード2に対して順次入力パターン
3を送出するとともに、前記入力パターン3に対応する
ターゲットボード2からの出力パターン4を入力側から
順次読み込むメモリ5と、前記メモリ5内が出力パター
ン4により満たされた際に、前記シフトパルスφを停止
させ、該メモリ5内の出力パターン4を外部メモリ1に
記憶させる制御部(6)とを有してなるテストパターン発
生装置を提供することにより達成される。
【0007】
【作用】本発明において、ターゲットボード2に対する
入力パターン3は外部メモリ1に格納されており、これ
ら入力パターン3は、シフトパルスφに同期して順次メ
モリ5に読み込まれる。メモリ5は、入力側から入力さ
れた入力パターン3をシフトパルスφに同期させてシフ
トさせるように構成されており、順次ターゲットボード
2側に送出される。
【0008】入力パターン3が入力されたターゲットボ
ード2は、ボード上の論理回路にしたがって所定の論理
値(出力パターン4)を生じさせ、該出力パターン4
は、メモリ5に読み取られる。このような手順は、上記
メモリ5内が出力パターン4により満たされるまで行わ
れ、その後、メモリ5の出力パターン4、すなわち、入
力パターン3に対する応答パターンが外部メモリ1に格
納されてテストパターンが得られる。
【0009】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。先ず、本発明の全体構成を図
1に示す。この実施例において、テストパターン発生装
置は、予めターゲットボード2に対する入力パターン3
を格納しておく外部メモリ1と、該外部メモリ1に接続
されるメモリ5と、このメモリ5とターゲットボード2
との間に介在するドライバ7と、これらメモリ5等の動
作を制御する制御部6とを有している。
【0010】上記ターゲットボード2は、複数のICソ
ケット8、8・・と、入出力ピン9、10および布線用
の中継ピン11を有し、ICソケット8上に必要な素子
12を実装した後、ワイヤ13により布線してテストす
るプリント板と同じ動作を行う論理回路が構成される。
【0011】上記ターゲットボード2に対する入力パタ
ーン3は、メモリ5からドライバ7を介してターゲット
ボード2の入力ピン9、9・・に与えられ、該入力パタ
ーン3に対する応答パターンは、出力レベルが安定する
十分な時間が経過した後、出力パターン4としてメモリ
5に読み込まれる。
【0012】制御部6は、メモリ5に接続される制御装
置14と、該制御装置14に制御されてシフトパルスφ
を発生させるクロック発生器15と、ゲート素子16、
17とを有し、上記メモリ5と、外部メモリ1、ドライ
バ7、およびターゲットボード2との間のデータの受け
渡しタイミングを制御している。
【0013】上記メモリ5は、図2に示すように、複数
のパターンラッチ18、18・・と、パターン種別ラッ
チ19とを有し、各パターンラッチ18は、1テストパ
ターンを格納するに十分なビット構成を有している。ま
た、パターン種別ラッチ19は、各パターンラッチ18
に対応して設けられ、該パターンラッチ18内に格納さ
れるデータが入力パターン3か、あるいは出力パターン
4であるかの識別ビットを格納する。
【0014】また、上記メモリ5は、入力端5a側から
与えられるシフトパルスφに同期して動作し、外部メモ
リ1、あるいはターゲットボード2からデータを吸い込
むとともに、パターンラッチ18内のテストパターンを
出力端5b側にシフトさせて出力端5b側からデータを
順次ドライバ7に送出するように構成されている。
【0015】次に以上のように構成されるテストパター
ン発生装置の動作を図3、4により説明する。テストパ
ターン生成ステップは、図3に示す、外部メモリ1から
メモリ5への入力パターン3読み込みのステップと、図
4に示す、メモリ5内の入力パターン3をターゲットパ
ターンに置き換えるステップとからなり、先ず、テスト
パターンの取得に際し、メモリ5のパターン種別ラッチ
19を”0”にリセットし(ステップ1)、この後、制
御装置14から”0”レベルの信号を出力してANDゲ
ート17を閉じ(ステップ2)、さらに、クロック発生
器15をONにする(ステップ3)。
【0016】その後、パターン種別ラッチ19への入力
を”1”に切り替えて、後述するメモリ5への入力デー
タの読み込み時に、パターン種別ラッチ19に対して”
1”レベルの識別ビットが読み込まれるようにセットし
(ステップ4)、ANDゲート17を開く(ステップ
5)。
【0017】上記ステップにより、クロック発生器15
からのシフトパルスφは、メモリ5に送出され、このシ
フトパルスφに同期して外部メモリ1から入力パターン
3を読み込み(ステップ6)、同時にパターン種別ラッ
チ19に”1”を格納する。また、このステップにおい
て、メモリ5は出力端5bから最後段のパターンラッチ
18と対になった識別ビット(初期においては、”
0”)を制御装置14に送出し、識別装置において、該
識別ビットの反転が監視される(ステップ7)。
【0018】上記ステップ6、7は、上記識別ビット
が”1”に反転するまで、すなわち、メモリ5に対して
外部メモリ1から入力パターン3の読み込みが終了する
まで繰り返され、その後、クロック発生器15をOFF
にして、外部メモリ1からの読み込みを終了する(ステ
ップ8)。
【0019】次に、ターゲットボード2からの読み込み
ステップに当たり、先ず、パターン種別ラッチ19への
入力を”0”に切り替え(ステップ9)、制御装置14
から”0”を送出し、ORゲート16を開き(ステップ
10)、さらに、クロック発生器15をONにする(ス
テップ11)。
【0020】この状態において、メモリ5は、最後段の
パターンラッチ18に格納された入力パターン3をドラ
イバ7に送出するとともに、該入力パターン3に対応し
てターゲットボード2から出力される出力パターン4を
入力端5a側から読み込み、同時に、パターン種別ラッ
チ19の識別ビットを”0”に反転させる(ステップ1
2)。
【0021】一方、上記ステップにおいて、メモリ5
は、制御装置14に対して識別ビットを送出し、識別装
置は、該識別ビットの反転を監視する(ステップ1
3)。これらステップ12、13は、識別ビットが”
0”に反転するまで、すなわち、パターンラッチ18内
の入力パターン3がすべてターゲットボード2に送出さ
れ、出力パターン4に置き換えられるまで繰り返され、
その後、ANDゲート17が閉じられ、クロック発生器
15がOFFにされる。
【0022】この後、上記メモリ5内の出力パターン4
は、外部メモリ1に送出されて該外部メモリ1に格納さ
れる(ステップ14ないし16)。以上のステップは、
所定の入力パターン3にたいしてすべての出力パターン
4が得られるまで繰り返され、最終パターンが判定され
た後、ステップが終了する(ステップ17ないし1
9)。
【0023】
【発明の効果】以上の説明から明らかなように、本発明
によれば、データのやり取りを内部でクローズして、外
部よりクロックを与え制御するので、高速にかつ、任意
のプリント板のテストパターンを作ることができる。
【図面の簡単な説明】
【図1】本発明の実施例を示す図である。
【図2】メモリを示す説明図である。
【図3】動作フローを示す図である。
【図4】動作フローを示す図である。
【符号の説明】
1 外部メモリ 2 ターゲットボード 3 入力パターン 4 出力パターン 5 メモリ 6 制御部 φ シフトパルス

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】外部メモリ(1)から読み込んだターゲット
    ボード(2)に対する入力パターン(3)をシフトパルス
    (φ)に同期させて出力側にシフトさせ、前記ターゲット
    ボード(2)に対して順次入力パターン(3)を送出すると
    ともに、前記入力パターン(3)に対応するターゲットボ
    ード(2)からの出力パターン(4)を入力側から順次読み
    込むメモリ(5)と、 前記メモリ(5)内が出力パターン(4)により満たされた
    際に、前記シフトパルス(φ)を停止させ、該メモリ(5)
    内の出力パターン(4)を外部メモリ(1)に記憶させる制
    御部とを有してなるテストパターン発生装置。
JP3226813A 1991-09-06 1991-09-06 テストパターン発生装置 Withdrawn JPH0566245A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3226813A JPH0566245A (ja) 1991-09-06 1991-09-06 テストパターン発生装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3226813A JPH0566245A (ja) 1991-09-06 1991-09-06 テストパターン発生装置

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JPH0566245A true JPH0566245A (ja) 1993-03-19

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ID=16851009

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JP3226813A Withdrawn JPH0566245A (ja) 1991-09-06 1991-09-06 テストパターン発生装置

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Effective date: 19981203