JPH0267978A - 半導体集積回路の試験方法 - Google Patents
半導体集積回路の試験方法Info
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- JPH0267978A JPH0267978A JP63218427A JP21842788A JPH0267978A JP H0267978 A JPH0267978 A JP H0267978A JP 63218427 A JP63218427 A JP 63218427A JP 21842788 A JP21842788 A JP 21842788A JP H0267978 A JPH0267978 A JP H0267978A
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- 108700012361 REG2 Proteins 0.000 description 4
- 101150108637 REG2 gene Proteins 0.000 description 4
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- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 4
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- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 3
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- QGVYYLZOAMMKAH-UHFFFAOYSA-N pegnivacogin Chemical compound COCCOC(=O)NCCCCC(NC(=O)OCCOC)C(=O)NCCCCCCOP(=O)(O)O QGVYYLZOAMMKAH-UHFFFAOYSA-N 0.000 description 3
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マルチバス構造大規模集積回路の内部レジスタのリード
/ライト試験などを行なう半導体集積回路の試験方法に
関し、 試験時間を短縮することを目的とし、 マルチバスを介してデータ及びアドレスのいずれか一方
が入力され、そのうち外部入力データはデータラッチに
書き込み、外部入力アドレスはアドレスラッチに吉き込
む半導体集積回路の少なくとも複数の内部レジスタのリ
ード/ライト試験を行なう半導体集積回路の試験方法に
おいて、外部入力モード信号により入力スタートアドレ
スからインクリメント又はデクリメントしたアドレスを
生成するよう制御されるアドレス操作回路と、該アドレ
ス操作回路の出力アドレスと前記アドレスラッチの出力
アドレスのうち、試験時には前記モード信号により該ア
ドレス操作回路の出力アドレスを選択して内部アドレス
バスへ出力するアドレス選択回路とを具備し、前記マル
チバスを介して前記内部レジスタのスタートアドレスを
前記アドレス操作回路に設定した後、該マルチバスを介
して該内部レジスタに書き込むべきデータのみを順次入
力して前記データラッチに書き込み、前記アドレス操作
回路により生成された前記スタートアドレスより順次値
が変化するアドレスを内部アドレスバスへ選択出力して
複数の該内部レジスタを順次指定して上記データラッチ
よりのデータを書き込ませ、読み出し時には占ぎ込んだ
データを複数の該内部レジスタから順次読み出させて前
記マルチバスへ出力するよう構成する。
/ライト試験などを行なう半導体集積回路の試験方法に
関し、 試験時間を短縮することを目的とし、 マルチバスを介してデータ及びアドレスのいずれか一方
が入力され、そのうち外部入力データはデータラッチに
書き込み、外部入力アドレスはアドレスラッチに吉き込
む半導体集積回路の少なくとも複数の内部レジスタのリ
ード/ライト試験を行なう半導体集積回路の試験方法に
おいて、外部入力モード信号により入力スタートアドレ
スからインクリメント又はデクリメントしたアドレスを
生成するよう制御されるアドレス操作回路と、該アドレ
ス操作回路の出力アドレスと前記アドレスラッチの出力
アドレスのうち、試験時には前記モード信号により該ア
ドレス操作回路の出力アドレスを選択して内部アドレス
バスへ出力するアドレス選択回路とを具備し、前記マル
チバスを介して前記内部レジスタのスタートアドレスを
前記アドレス操作回路に設定した後、該マルチバスを介
して該内部レジスタに書き込むべきデータのみを順次入
力して前記データラッチに書き込み、前記アドレス操作
回路により生成された前記スタートアドレスより順次値
が変化するアドレスを内部アドレスバスへ選択出力して
複数の該内部レジスタを順次指定して上記データラッチ
よりのデータを書き込ませ、読み出し時には占ぎ込んだ
データを複数の該内部レジスタから順次読み出させて前
記マルチバスへ出力するよう構成する。
(産業上の利用分野〕
本発明は半導体集積回路の試験方法に係り、特にマルチ
バス構造大規模集積回路の内部レジスタのリード/ライ
ト試験などを行なう半導体集積回路の試験方法に関する
。
バス構造大規模集積回路の内部レジスタのリード/ライ
ト試験などを行なう半導体集積回路の試験方法に関する
。
マルチバス構造大規模集積回路(LSI)の試験は、L
SI外部のマルチバスを介してデータを入力し、その結
果として出力されるデータを外部で判断することにより
行なわれる。この試験において、レジスタのリード/ラ
イトのように外部からアドレス指定をしてデータのリー
ド/ライトを行なうことが多い。
SI外部のマルチバスを介してデータを入力し、その結
果として出力されるデータを外部で判断することにより
行なわれる。この試験において、レジスタのリード/ラ
イトのように外部からアドレス指定をしてデータのリー
ド/ライトを行なうことが多い。
しかし、マルチバス構造の場合、アドレスとデータとが
同一バスを使用するため、アドレスとデータとを同時に
入力することはできず、よって試験時間の短縮化が必要
とされる。
同一バスを使用するため、アドレスとデータとを同時に
入力することはできず、よって試験時間の短縮化が必要
とされる。
(従来の技術)
第6図は従来方法による最適化されたレジスタの書き込
みタイミングを示す。マルチバス構造L81は内部にレ
ジスタ群やマイクロシーケンサを右しており、LSI外
部よりリード/ライト信号、モード信号がマルチバスと
は別のラインで入力される。第6図において、CLKは
外部入力クロック、φ1及びφ2は外部入力クロックに
基づいてL S I内部で生成された内部クロックで、
φ1はアドレス系クロック、φ2はレジスタのクロック
である。またrMODEJは上記モード信号内容を示す
。
みタイミングを示す。マルチバス構造L81は内部にレ
ジスタ群やマイクロシーケンサを右しており、LSI外
部よりリード/ライト信号、モード信号がマルチバスと
は別のラインで入力される。第6図において、CLKは
外部入力クロック、φ1及びφ2は外部入力クロックに
基づいてL S I内部で生成された内部クロックで、
φ1はアドレス系クロック、φ2はレジスタのクロック
である。またrMODEJは上記モード信号内容を示す
。
いま、内部レジスタのリード/ライト試験のために、外
部入力データを内部レジスタREGI 。
部入力データを内部レジスタREGI 。
REG2などに順次に書き込むものとすると、モード信
号は第6図のrMODEJで示すモード信号情報かられ
かるように、書き込み情報[WRITEJ 、何もしな
いノーオペレーション情報[N0Pjを交互にクロック
周期毎に入力する。これにより、第6図に示すように書
き込み要求信号WRREQXがクロック周期毎に反転し
、そのL”レベル期間内部レジスタREG1.REG2
への書き込みを行なわせる。しかし、読み出し要求信号
RDREQXは゛H″レベルのままであり、読み出しは
行なわれない。
号は第6図のrMODEJで示すモード信号情報かられ
かるように、書き込み情報[WRITEJ 、何もしな
いノーオペレーション情報[N0Pjを交互にクロック
周期毎に入力する。これにより、第6図に示すように書
き込み要求信号WRREQXがクロック周期毎に反転し
、そのL”レベル期間内部レジスタREG1.REG2
への書き込みを行なわせる。しかし、読み出し要求信号
RDREQXは゛H″レベルのままであり、読み出しは
行なわれない。
一方、上記のモード信号rMODEJに同期して、マル
チバスを介してし81外部より第6図にr A D −
B U S Jで示すように、まず内部レジスタREG
1を指定するアドレスrADDRI Jが入力され、次
に書き込むべきデータrDATAIJが入力され、以下
クロック周期毎に内部レジスタREG2を指定するアド
レスrADDR2J 、書き込むべきデータrDATA
2J 、・・・の順でアドレスとデータとが交互に入力
される。
チバスを介してし81外部より第6図にr A D −
B U S Jで示すように、まず内部レジスタREG
1を指定するアドレスrADDRI Jが入力され、次
に書き込むべきデータrDATAIJが入力され、以下
クロック周期毎に内部レジスタREG2を指定するアド
レスrADDR2J 、書き込むべきデータrDATA
2J 、・・・の順でアドレスとデータとが交互に入力
される。
上記のアドレスrADDR1J、rADDR2JはLS
I内部アドレスバスに第6図のrlA−BUSJで示す
如きタイミングで取り出され、またデータrDATA1
J、rDATA2JはLSI内部データバスに同図にr
t D−BUSJで示す如きタイミングで取り出され
る。
I内部アドレスバスに第6図のrlA−BUSJで示す
如きタイミングで取り出され、またデータrDATA1
J、rDATA2JはLSI内部データバスに同図にr
t D−BUSJで示す如きタイミングで取り出され
る。
これにより、第6図に示す如く内部レジスタREG1に
はX印で示す期間にデータrDATAI Jが書き込ま
れた侵保持され、またそれより2クロック周期後のRE
G2のX印で示す期間にデータrDATA2Jが内部レ
ジスタREG2に書き込まれ、以後保持される。
はX印で示す期間にデータrDATAI Jが書き込ま
れた侵保持され、またそれより2クロック周期後のRE
G2のX印で示す期間にデータrDATA2Jが内部レ
ジスタREG2に書き込まれ、以後保持される。
以下、上記と同様にして従来の方法ではまずアドレスが
入力されてアドレスラッチに書き込まれ、内部アドレス
バスに・アドレス情報を出力し、次に外部データがデー
タラッチに書き込まれ、内部バスを経由してアドレスに
より指定される内部レジスタに書き込まれる。
入力されてアドレスラッチに書き込まれ、内部アドレス
バスに・アドレス情報を出力し、次に外部データがデー
タラッチに書き込まれ、内部バスを経由してアドレスに
より指定される内部レジスタに書き込まれる。
他方、リードの場合は外部入力アドレスにより指定され
る内部レジスタから記憶データが読み出され、内部デー
タバスを経由してアドレス/データ出力回路(図示せず
)に書き込まれ、外部のマルチバスへ出力される。この
読み出しデータと書き込んだデータとを照合することに
より内部レジスタの試験ができる。また、同様にしてL
SI内部のROMのベリファイ試験などもできる。
る内部レジスタから記憶データが読み出され、内部デー
タバスを経由してアドレス/データ出力回路(図示せず
)に書き込まれ、外部のマルチバスへ出力される。この
読み出しデータと書き込んだデータとを照合することに
より内部レジスタの試験ができる。また、同様にしてL
SI内部のROMのベリファイ試験などもできる。
しかるに、従来の半導体集積回路の試験方法は、マルチ
バス構造のためにアドレス、データを同時に入力するこ
とができず、必ずアドレス入力をしてその後にデータの
リード/ライトを行なわなければならないため、バスサ
イクルがアドレスバスとデータバスを分離した場合に比
べて冗長になってしまい、試験に時間がかかるという問
題点があった。
バス構造のためにアドレス、データを同時に入力するこ
とができず、必ずアドレス入力をしてその後にデータの
リード/ライトを行なわなければならないため、バスサ
イクルがアドレスバスとデータバスを分離した場合に比
べて冗長になってしまい、試験に時間がかかるという問
題点があった。
本発明は上記の点に鑑みてなされたもので、試験時間を
短縮し得る半導体集積回路の試験方法を提供することを
目的とする。
短縮し得る半導体集積回路の試験方法を提供することを
目的とする。
第1図は本発明の原理ブロック図を示す。図中、1は半
導体集積回路、2はマルチバスでデータ及びアドレスが
伝送されるが、同じ時刻ではいずれか一方のみしか伝送
されない。3はデータラッチ、4はアドレスラッチで、
これらはマルチバス2を介して入力されるデータ、アド
レスを別々に書き込む。
導体集積回路、2はマルチバスでデータ及びアドレスが
伝送されるが、同じ時刻ではいずれか一方のみしか伝送
されない。3はデータラッチ、4はアドレスラッチで、
これらはマルチバス2を介して入力されるデータ、アド
レスを別々に書き込む。
51〜5nはn個〈ただし、nは複数)の内部レジスタ
で、データラッチ3より内部データバスを介して入力さ
れるデータを書き込み、また書き込んだデータを読み出
す。
で、データラッチ3より内部データバスを介して入力さ
れるデータを書き込み、また書き込んだデータを読み出
す。
6はアドレス操作回路で、外部入力モード信号により入
力スタートアドレスからインクリメント又はデクリメン
トしたアドレスを生成するよう制御される。7は内部ア
ドレスバスで、内部レジスタ51〜5n、アドレス操作
回路6等に接続されている。8はアドレス選択回路で、
アドレスラッチ4及びアドレス操作回路6の各出力アド
レスの一方をモード信号に応じて選択出力し、内部アド
レスバス7へ出力する。
力スタートアドレスからインクリメント又はデクリメン
トしたアドレスを生成するよう制御される。7は内部ア
ドレスバスで、内部レジスタ51〜5n、アドレス操作
回路6等に接続されている。8はアドレス選択回路で、
アドレスラッチ4及びアドレス操作回路6の各出力アド
レスの一方をモード信号に応じて選択出力し、内部アド
レスバス7へ出力する。
マルチバス2を介して入力されたスタートアドレスがア
ドレスラッチ4.アドレス選択回路8及び内部アドレス
バス7を経てアドレス操作回路6に設定された後、マル
チバス2にはデータのみが順次に入力され、アドレスは
入力されない。上記のデータはデータラッチ3を介して
内部データバスへ出力される。
ドレスラッチ4.アドレス選択回路8及び内部アドレス
バス7を経てアドレス操作回路6に設定された後、マル
チバス2にはデータのみが順次に入力され、アドレスは
入力されない。上記のデータはデータラッチ3を介して
内部データバスへ出力される。
一方、アドレス操作回路6は上記スタートアドレスより
順次に値が変化するアドレスを生成し、その生成アドレ
スがアドレス選択回路8に供給される。アドレス選択回
路8は内部レジスタのり一ド/ライト試験などの試験時
には、モード信号によりスタートアドレス出力模はアド
レス操作回路6の出力アドレスを選択出力するように切
換わっているので、上記のアドレス操作回路6で生成さ
れたアドレスがアドレス選択回路8を通して内部アドレ
スバス7へ出力され、内部レジスタ51〜5nのうちリ
ード/ライトすべき−の内部レジスタを指定する。指定
された内部レジスタにはマルチバス2を介して入力され
た前記データが書き込まれる(ライト時)。
順次に値が変化するアドレスを生成し、その生成アドレ
スがアドレス選択回路8に供給される。アドレス選択回
路8は内部レジスタのり一ド/ライト試験などの試験時
には、モード信号によりスタートアドレス出力模はアド
レス操作回路6の出力アドレスを選択出力するように切
換わっているので、上記のアドレス操作回路6で生成さ
れたアドレスがアドレス選択回路8を通して内部アドレ
スバス7へ出力され、内部レジスタ51〜5nのうちリ
ード/ライトすべき−の内部レジスタを指定する。指定
された内部レジスタにはマルチバス2を介して入力され
た前記データが書き込まれる(ライト時)。
また、読み出しくリード)時には、内部レジスタ51〜
5nに書き込まれたデータが、アドレス選択回路8より
選択出力されたアドレスで指定された内部レジスタより
読み出され、内部データバスを介してマルチバス2へ出
力される。
5nに書き込まれたデータが、アドレス選択回路8より
選択出力されたアドレスで指定された内部レジスタより
読み出され、内部データバスを介してマルチバス2へ出
力される。
このように、本発明によれば、アドレス操作回路6のア
ドレス操作指定がモード信号によりできくスレーブアク
セスモード)、−度アドレス操作回路6にスタートアド
レスを設定しさえすれば、その後のアドレス操作はモー
ド信号により指定するだけで良く、外部からアドレスを
入力することなしに内部レジスタ51〜5nのリード/
ライトが行なえる。
ドレス操作指定がモード信号によりできくスレーブアク
セスモード)、−度アドレス操作回路6にスタートアド
レスを設定しさえすれば、その後のアドレス操作はモー
ド信号により指定するだけで良く、外部からアドレスを
入力することなしに内部レジスタ51〜5nのリード/
ライトが行なえる。
第2図は本発明の一実茄例のブロック図を示す。
同図中、第1図と同一構成部分には同一符号を付し、そ
の説明を省略する。本実施例は前記内部レジスタ51〜
51からなるレジスタ群5のリード/ライト試験及びR
OM(リード・オンリ・メモリ)のベリファイ試験を行
なう試験方法の例である。
の説明を省略する。本実施例は前記内部レジスタ51〜
51からなるレジスタ群5のリード/ライト試験及びR
OM(リード・オンリ・メモリ)のベリファイ試験を行
なう試験方法の例である。
第2図において、10は半導体集積回路の一例としての
LSIで、その内部に設けられている入力ラッチ11は
LSIl0の外部からのリード/ライト信号R/W及び
モード信号MODEをラッチし、アドレス操作回路6の
制御、内部アドレスバス7をドライブするためのアドレ
スの選択及びレジスタ群5等のリード/ライト制御を行
なう。
LSIで、その内部に設けられている入力ラッチ11は
LSIl0の外部からのリード/ライト信号R/W及び
モード信号MODEをラッチし、アドレス操作回路6の
制御、内部アドレスバス7をドライブするためのアドレ
スの選択及びレジスタ群5等のリード/ライト制御を行
なう。
この入力ラッチ11はレジスタ群5等の読み出し要求信
号RDREQX、書き込み要求信号WRREQX及びア
ドレス制御信号MODEO〜2を夫々発生する。
号RDREQX、書き込み要求信号WRREQX及びア
ドレス制御信号MODEO〜2を夫々発生する。
また12は入力ラッチで、マルチバス2を介して入力さ
れた外部からのアドレス/データをラッチし、ラッチさ
れた情報がアドレスの場合にはアドレスラッチ4にラッ
チされ、データであった場合にはデータラッチ3にラッ
チされる。
れた外部からのアドレス/データをラッチし、ラッチさ
れた情報がアドレスの場合にはアドレスラッチ4にラッ
チされ、データであった場合にはデータラッチ3にラッ
チされる。
更・に13はアドレス選択及び内部アドレスバスドライ
バで、前記アドレス選択回路8に内部アドレスバスドラ
イバが付加された構成とされている。
バで、前記アドレス選択回路8に内部アドレスバスドラ
イバが付加された構成とされている。
3ビツトの前記アドレス制御信号MODEO〜2の第1
ビットMODEOはこのアドレス選択及び内部アドレス
バスドライバ13を制御し、その値が′O″のときはア
ドレスラッチ4の出力アドレスを選択出力させ、“1°
′のときはアドレス操作回路6の出力アドレスを選択出
力させる。
ビットMODEOはこのアドレス選択及び内部アドレス
バスドライバ13を制御し、その値が′O″のときはア
ドレスラッチ4の出力アドレスを選択出力させ、“1°
′のときはアドレス操作回路6の出力アドレスを選択出
力させる。
また、上記のアドレス制御信号MODEO〜2の第2ビ
ツト及び第3ビツトMODE1.2はその値に応じて次
式に示す如くアドレス操作回路6の動作を指定する。
ツト及び第3ビツトMODE1.2はその値に応じて次
式に示す如くアドレス操作回路6の動作を指定する。
また、第2図中、14はアドレス/データ出力回路で、
内部アドレスバス7のアドレス又は内部データバス16
のデータをマルチバス2へ出力する。更に、15はマイ
クロシーケンサで、後述の第5図に示す如く、ベリファ
イ試験が行なわれるROMなどを内蔵している。
内部アドレスバス7のアドレス又は内部データバス16
のデータをマルチバス2へ出力する。更に、15はマイ
クロシーケンサで、後述の第5図に示す如く、ベリファ
イ試験が行なわれるROMなどを内蔵している。
次に、アドレスが連続するレジスタ群5のり一ド/ライ
ト試験について第2図、第3図及び第4図と共に説明す
る。第3図はレジスタ群5のり一ド/ライト試験のライ
ト時のタイミングを示す。
ト試験について第2図、第3図及び第4図と共に説明す
る。第3図はレジスタ群5のり一ド/ライト試験のライ
ト時のタイミングを示す。
同図中、CLK、φ1及びφ2は前記第6図中のCLK
、φ1及びφ2と同一のクロックで、第2図には外部人
力クロックライン、内部クロックφ1及びφ2の生成回
路の図示は省略しである。
、φ1及びφ2と同一のクロックで、第2図には外部人
力クロックライン、内部クロックφ1及びφ2の生成回
路の図示は省略しである。
まず、連続するアドレスのレジスタ群5に試験用データ
を書き込むために、モード信号MODEにより第3図に
示すように、まず書き込み動作モードとする情報rWR
ITEJが入力され、その復はrWRINcJで示す如
く1クロック周期毎にインクリメントモードを指定し、
かつ、アドレス操作回路6の出力を選択する値” /
O/ ”となる。
を書き込むために、モード信号MODEにより第3図に
示すように、まず書き込み動作モードとする情報rWR
ITEJが入力され、その復はrWRINcJで示す如
く1クロック周期毎にインクリメントモードを指定し、
かつ、アドレス操作回路6の出力を選択する値” /
O/ ”となる。
一方、上記のモード信号MODEに同期して、マルチバ
ス2を介して第3図にFAD−BLISJで示すように
、上記最初のrWRINcJと同じ期間内にアドレス操
作回路6を指定するアドレスrADDRJが入力され、
次の1クロック周JIJJでスタートアドレスrRAJ
が入力され、その後はデータのみがrDATAIJ、f
’DATA2J。
ス2を介して第3図にFAD−BLISJで示すように
、上記最初のrWRINcJと同じ期間内にアドレス操
作回路6を指定するアドレスrADDRJが入力され、
次の1クロック周JIJJでスタートアドレスrRAJ
が入力され、その後はデータのみがrDATAIJ、f
’DATA2J。
rDATA3J 、・・・で示すように順次に入力され
る。
る。
上記のアドレス操作回路6を指定するアドレスrADD
RJは、アドレスラッチ4.アドレス選択及び内部アド
レスバスドライバ13を通して内部アドレスバス7へ第
3図のrlA−BUSJにrADDRJ直前のX印で示
すタイミングで送出されてアドレス操作回路6に入力さ
れる。また、前記リード/ライト信号R/Wがライトと
され、入力ラッチ11からは第3図に示す如くL II
レベルの1き込み要求信号WRREQXが出力される。
RJは、アドレスラッチ4.アドレス選択及び内部アド
レスバスドライバ13を通して内部アドレスバス7へ第
3図のrlA−BUSJにrADDRJ直前のX印で示
すタイミングで送出されてアドレス操作回路6に入力さ
れる。また、前記リード/ライト信号R/Wがライトと
され、入力ラッチ11からは第3図に示す如くL II
レベルの1き込み要求信号WRREQXが出力される。
なお、このライト時は読み出し要求信@RDREQXは
第3図に示す如< IL Hljレベルのままである。
第3図に示す如< IL Hljレベルのままである。
上記のアドレスrADDRJによって指定されるアドレ
ス操作回路6は、第4図に示す如く、アドレスデコーダ
18.アドレスラッチ19.オフセット回路20.l術
論理ユニット(ALU)21及びラッチ22から構成さ
れている。アドレスデコーダ18は書き込み要求信号W
RREQXが“L 11レベルとなり、かつ、内部アド
レスバス7を介して上記アドレスrADDRJが入力さ
れた時点で、内部データバス16のデータ(ここでは第
3図のrlD−BUSJかられかるように、スタートア
ドレスrRAJ )をラッチし、これをALU21.ラ
ッチ22を通して第3図のrlA−BUSJに示す如き
タイミングで内部アドレスバス7へ出力する。
ス操作回路6は、第4図に示す如く、アドレスデコーダ
18.アドレスラッチ19.オフセット回路20.l術
論理ユニット(ALU)21及びラッチ22から構成さ
れている。アドレスデコーダ18は書き込み要求信号W
RREQXが“L 11レベルとなり、かつ、内部アド
レスバス7を介して上記アドレスrADDRJが入力さ
れた時点で、内部データバス16のデータ(ここでは第
3図のrlD−BUSJかられかるように、スタートア
ドレスrRAJ )をラッチし、これをALU21.ラ
ッチ22を通して第3図のrlA−BUSJに示す如き
タイミングで内部アドレスバス7へ出力する。
その後は前記したようにモード信号は“10/”<WR
ING)となり、第4図に示すオフセット回路20より
アドレスを+1する(インクリメントする)値が/’1
tJ21に供給されると共に、ラッチ22よりアドレス
ラッチ19を経由したアドレスがALU21に供給され
る。従って、ALU21は書き込まれたスタートアドレ
スrRAJから1クロック周期毎に1ずつ加算したアド
レスを第3図にrADRcONTJで示す如きタイミン
グで出力し、内部アドレスバス7へ同図の[I△−B1
..18」に示す如きタイミングで、スタートアドレス
rRAJより1クロック周期毎に値が1ずつ増加するア
ドレスを生成出力する。
ING)となり、第4図に示すオフセット回路20より
アドレスを+1する(インクリメントする)値が/’1
tJ21に供給されると共に、ラッチ22よりアドレス
ラッチ19を経由したアドレスがALU21に供給され
る。従って、ALU21は書き込まれたスタートアドレ
スrRAJから1クロック周期毎に1ずつ加算したアド
レスを第3図にrADRcONTJで示す如きタイミン
グで出力し、内部アドレスバス7へ同図の[I△−B1
..18」に示す如きタイミングで、スタートアドレス
rRAJより1クロック周期毎に値が1ずつ増加するア
ドレスを生成出力する。
ここで、前記スタートアドレスrRAJはレジスタ群5
の所定のレジスタREG1を指定するアドレスであるた
め、その直後に内部データバス16を介してレジスタ群
5に入力されるデータrDATA1Jが、レジスタRE
GIに第3図のrREGl JにX印で示したタイミン
グで書き込まれる。
の所定のレジスタREG1を指定するアドレスであるた
め、その直後に内部データバス16を介してレジスタ群
5に入力されるデータrDATA1Jが、レジスタRE
GIに第3図のrREGl JにX印で示したタイミン
グで書き込まれる。
内部アドレスバス7のアドレスが上記したように1ずつ
増加し、かつ、マルチバス2にはrDATA2J、・・
・と順次データが入力されるので、次のアドレスrRA
+IJで指定されるレジスタrREG2Jには第3図に
示す如く次のデータrDATA2Jが書き込まれる。以
下、上記と同様にして連続するアドレスのレジスタ群5
に次々と外部入力データが書き込まれていく。
増加し、かつ、マルチバス2にはrDATA2J、・・
・と順次データが入力されるので、次のアドレスrRA
+IJで指定されるレジスタrREG2Jには第3図に
示す如く次のデータrDATA2Jが書き込まれる。以
下、上記と同様にして連続するアドレスのレジスタ群5
に次々と外部入力データが書き込まれていく。
最後のレジスタにデータ書き込みを行なう際は、モード
信号が’100’ (すなわちアドレス操作回路6出力
選択、アドレス操作なし)とされるので、アドレス操作
回路6のアドレスは最後のレジスタアドレス(AE)の
ままとなる。
信号が’100’ (すなわちアドレス操作回路6出力
選択、アドレス操作なし)とされるので、アドレス操作
回路6のアドレスは最後のレジスタアドレス(AE)の
ままとなる。
レジスタ群5へのデータ書き込みが終了すると、次にモ
ード信号が“110”(すなわち、アドレス操作回路6
出力選択、デクリメントモード)とされ、リード/ライ
ト信号R/Wがリードとされ、読み出し要求信号RDR
EQXが“L ITレベル、書き込み要求信号WRRE
QXが“H″レベルなり、レジスタ群5の読み出しが開
始される。この読み出し開始アドレスは書き込みの最終
サイクルでのアドレス操作回路6のアドレスAEである
。
ード信号が“110”(すなわち、アドレス操作回路6
出力選択、デクリメントモード)とされ、リード/ライ
ト信号R/Wがリードとされ、読み出し要求信号RDR
EQXが“L ITレベル、書き込み要求信号WRRE
QXが“H″レベルなり、レジスタ群5の読み出しが開
始される。この読み出し開始アドレスは書き込みの最終
サイクルでのアドレス操作回路6のアドレスAEである
。
デクリメントモードによりアドレス操作回路6内の前記
オフセット回路20の値は−1°°に設定され、アドレ
スが1クロック周期毎に1ずつ減少し、対応するレジス
タからその記憶データが読み出されていく。
オフセット回路20の値は−1°°に設定され、アドレ
スが1クロック周期毎に1ずつ減少し、対応するレジス
タからその記憶データが読み出されていく。
最後のレジスタ(R初に書き込みを行なったスタートア
ドレスrRAJのレジスタ〉の読み出しを行なう際は、
モード信号が“100”とされる。
ドレスrRAJのレジスタ〉の読み出しを行なう際は、
モード信号が“100”とされる。
これにより、アドレス操作回路6のアドレスは最後のレ
ジスタアドレスrRAJのままとなる。
ジスタアドレスrRAJのままとなる。
内部レジスタのり−ド/ライト試験の際には、データを
いろいろ変えて納得のいくまで上記の書き込み/読み出
し動作を繰り返す。
いろいろ変えて納得のいくまで上記の書き込み/読み出
し動作を繰り返す。
次にROMのベリファイ試験について説明する。
このROMはマイクロシーケンサ15内に設けられてい
るメモリである。マイクロシーケンサ15の要部の一実
施例のブロック図を第5図に示す。
るメモリである。マイクロシーケンサ15の要部の一実
施例のブロック図を第5図に示す。
このROMベリフフイ試験時にはアドレス操作回路6に
ROMベリファイ用アドレスAVが書き込まれ、これに
より入力ラッチ24.出力ラッチ30に一定のライトア
ドレスとリードアドレスが設定される。
ROMベリファイ用アドレスAVが書き込まれ、これに
より入力ラッチ24.出力ラッチ30に一定のライトア
ドレスとリードアドレスが設定される。
次にモード信号が“111”(アドレス操作回路6の出
力選択、ROMベリファイモード〉として、ROMベリ
ファイのスタートアドレスがマルチバス2を介して入力
され、これが第2図の入力ラッチ12.データラッチ3
.内部データバス出力回路17の内部データバス16を
介して第5図の入力ラッチ24に書き込まれる。
力選択、ROMベリファイモード〉として、ROMベリ
ファイのスタートアドレスがマルチバス2を介して入力
され、これが第2図の入力ラッチ12.データラッチ3
.内部データバス出力回路17の内部データバス16を
介して第5図の入力ラッチ24に書き込まれる。
第5図のセレクタ25は最初はコントローラ26の出力
により、入力ラッチ24の出力を選択するように制御さ
れているので、上記のスタートアドレスは入力ラッチ2
4からセレクタ25を通して入力ラッチ27に書き込ま
れ、更にROM2つに入力される。これにより、ROM
29はこのスタートアドレスの記憶データが読み出され
、出力ラッチ30を通して内部データバス16へ出力さ
れる。
により、入力ラッチ24の出力を選択するように制御さ
れているので、上記のスタートアドレスは入力ラッチ2
4からセレクタ25を通して入力ラッチ27に書き込ま
れ、更にROM2つに入力される。これにより、ROM
29はこのスタートアドレスの記憶データが読み出され
、出力ラッチ30を通して内部データバス16へ出力さ
れる。
以後セレクタ25はインクリメンタ28の出力を選択す
るように切換えられ、またインクリメンタ28は入力ラ
ッチ27よりのスタートアドレスを1増加して出力する
。インクリメンタ28の出力データはセレクタ25.入
力ラッチ27を通してROM29にアドレスとして供給
される一方、再びインクリメンタ28に入力される。
るように切換えられ、またインクリメンタ28は入力ラ
ッチ27よりのスタートアドレスを1増加して出力する
。インクリメンタ28の出力データはセレクタ25.入
力ラッチ27を通してROM29にアドレスとして供給
される一方、再びインクリメンタ28に入力される。
以下、上記と同様の動作が繰り返され、ROM29には
1ずつ増加する値のアドレスがクロック周期で入力され
ることにより、その入力アドレスの記憶データが読み出
されて出力ラッチ30を経て内部データバスコロへ出力
される。
1ずつ増加する値のアドレスがクロック周期で入力され
ることにより、その入力アドレスの記憶データが読み出
されて出力ラッチ30を経て内部データバスコロへ出力
される。
この読み出しデータは内部データバス16を経て第2図
のアドレス/データ出力回路14に入力され、更にこれ
よりマルチバス2へ出力される。
のアドレス/データ出力回路14に入力され、更にこれ
よりマルチバス2へ出力される。
このようにして、ROM29の記憶データがLSllo
の外部へ読み出され、記憶したデータと一致するか否か
のベリファイ試験が行なわれる。
の外部へ読み出され、記憶したデータと一致するか否か
のベリファイ試験が行なわれる。
なお、本発明は上記の実施例に限定されるものではなく
、ROMベリファイ試験は必ずしもできなくてもよい。
、ROMベリファイ試験は必ずしもできなくてもよい。
上述の如く、本発明によれば、外部からアドレスを入力
することなしに内部レジスタのリード/ライトが行なえ
るため、従来に比べて内部レジスタのり−ド/ライト試
験時間を短縮することができくレジスタ数をL個、デー
タ数をm個とすると、(Lxm)サイクル短縮される)
、またROMのベリファイ試験時間もROMのデータ数
をn個とすると、nサイクルの試験時間の短縮ができ、
更にROMの読み出しは1サイクル毎に行なわれるもの
であるため、従来のように読み出しに2サイクルかかる
とROMの読み出しを2サイクルに合わせるための回路
が試験のために必要となるが、その回路を不要にできる
等の特長を有するものである。
することなしに内部レジスタのリード/ライトが行なえ
るため、従来に比べて内部レジスタのり−ド/ライト試
験時間を短縮することができくレジスタ数をL個、デー
タ数をm個とすると、(Lxm)サイクル短縮される)
、またROMのベリファイ試験時間もROMのデータ数
をn個とすると、nサイクルの試験時間の短縮ができ、
更にROMの読み出しは1サイクル毎に行なわれるもの
であるため、従来のように読み出しに2サイクルかかる
とROMの読み出しを2サイクルに合わせるための回路
が試験のために必要となるが、その回路を不要にできる
等の特長を有するものである。
第1図は本発明の原理ブロック図、
第2図は本発明の一実施例のブロック図、第3図は本発
明によるレジスタの書き込みタイミングを示す図、 第4図はアドレス操作回路の一実施例のブロック図、 第5図はマイクロシーケンサの要部の一実施例のブロッ
ク図、 第6図は従来方法による最適化されたレジスタの書き込
みタイミングを示す図である。 51〜5nは内部レジスタ、 6はアドレス操作回路、 7は内部アドレスバス、 8はアドレス選択回路、 11.12は入力ラッチ、 15はマイクロシーケンサ を示す。 特許出願人 富 士 通 株式会社 同 富士通マイコンシステムズ 株式会社 図において、 1は半導体集積回路、 2はマルチバス、 3はデータラッチ、 4はアドレスラッチ、 キ4シ用の贋しiブ”O−p > @ 第1図 参斃用Q−大腕かドブロー/2図 第2図
明によるレジスタの書き込みタイミングを示す図、 第4図はアドレス操作回路の一実施例のブロック図、 第5図はマイクロシーケンサの要部の一実施例のブロッ
ク図、 第6図は従来方法による最適化されたレジスタの書き込
みタイミングを示す図である。 51〜5nは内部レジスタ、 6はアドレス操作回路、 7は内部アドレスバス、 8はアドレス選択回路、 11.12は入力ラッチ、 15はマイクロシーケンサ を示す。 特許出願人 富 士 通 株式会社 同 富士通マイコンシステムズ 株式会社 図において、 1は半導体集積回路、 2はマルチバス、 3はデータラッチ、 4はアドレスラッチ、 キ4シ用の贋しiブ”O−p > @ 第1図 参斃用Q−大腕かドブロー/2図 第2図
Claims (1)
- 【特許請求の範囲】 マルチバス(2)を介してデータ及びアドレスのいずれ
か一方が入力され、そのうち外部入力データはデータラ
ッチ(3)に書き込み、外部入力アドレスはアドレスラ
ッチ(4)に書き込む半導体集積回路(1)の少なくと
も複数の内部レジスタ(5_1〜5_n)のリード/ラ
イト試験を行なう半導体集積回路の試験方法において、 外部入力モード信号により入力スタートアドレスからイ
ンクリメント又はデクリメントしたアドレスを生成する
よう制御されるアドレス操作回路(6)と、 該アドレス操作回路(6)の出力アドレスと前記アドレ
スラッチ(4)の出力アドレスのうち、試験時には前記
モード信号により該アドレス操作回路(6)の出力アド
レスを選択して内部アドレスバス(7)へ出力するアド
レス選択回路(8)とを具備し、 前記マルチバス(2)を介して前記内部レジスタ(5_
1〜5_n)のスタートアドレスを前記アドレス操作回
路(6)に設定した後、該マルチバス(2)を介して該
内部レジスタ(5_1〜5_n)に書き込むべきデータ
のみを順次入力して前記データラッチ(3)に書き込み
、前記アドレス操作回路(6)により生成された前記ス
タートアドレスより順次値が変化するアドレスを内部ア
ドレスバス(7)へ選択出力して複数の該内部レジスタ
(5_1〜5_n)を順次指定して上記データラッチ(
3)よりのデータを書き込ませ、読み出し時には書き込
んだデータを複数の該内部レジスタ(5_1〜5_n)
から順次読み出させて前記マルチバス(2)へ出力する
ことを特徴とする半導体集積回路の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63218427A JPH0267978A (ja) | 1988-09-02 | 1988-09-02 | 半導体集積回路の試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63218427A JPH0267978A (ja) | 1988-09-02 | 1988-09-02 | 半導体集積回路の試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0267978A true JPH0267978A (ja) | 1990-03-07 |
Family
ID=16719742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63218427A Pending JPH0267978A (ja) | 1988-09-02 | 1988-09-02 | 半導体集積回路の試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0267978A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04361331A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1988
- 1988-09-02 JP JP63218427A patent/JPH0267978A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04361331A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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