JPH0267978A - 半導体集積回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マルチバス構造大規模集積回路の内部レジスタのリード
／ライト試験などを行なう半導体集積回路の試験方法に
関し、 試験時間を短縮することを目的とし、 マルチバスを介してデータ及びアドレスのいずれか一方
が入力され、そのうち外部入力データはデータラッチに
書き込み、外部入力アドレスはアドレスラッチに吉き込
む半導体集積回路の少なくとも複数の内部レジスタのリ
ード／ライト試験を行なう半導体集積回路の試験方法に
おいて、外部入力モード信号により入力スタートアドレ
スからインクリメント又はデクリメントしたアドレスを
生成するよう制御されるアドレス操作回路と、該アドレ
ス操作回路の出力アドレスと前記アドレスラッチの出力
アドレスのうち、試験時には前記モード信号により該ア
ドレス操作回路の出力アドレスを選択して内部アドレス
バスへ出力するアドレス選択回路とを具備し、前記マル
チバスを介して前記内部レジスタのスタートアドレスを
前記アドレス操作回路に設定した後、該マルチバスを介
して該内部レジスタに書き込むべきデータのみを順次入
力して前記データラッチに書き込み、前記アドレス操作
回路により生成された前記スタートアドレスより順次値
が変化するアドレスを内部アドレスバスへ選択出力して
複数の該内部レジスタを順次指定して上記データラッチ
よりのデータを書き込ませ、読み出し時には占ぎ込んだ
データを複数の該内部レジスタから順次読み出させて前
記マルチバスへ出力するよう構成する。

（産業上の利用分野〕 本発明は半導体集積回路の試験方法に係り、特にマルチ
バス構造大規模集積回路の内部レジスタのリード／ライ
ト試験などを行なう半導体集積回路の試験方法に関する
。

マルチバス構造大規模集積回路（ＬＳＩ）の試験は、Ｌ
ＳＩ外部のマルチバスを介してデータを入力し、その結
果として出力されるデータを外部で判断することにより
行なわれる。この試験において、レジスタのリード／ラ
イトのように外部からアドレス指定をしてデータのリー
ド／ライトを行なうことが多い。

しかし、マルチバス構造の場合、アドレスとデータとが
同一バスを使用するため、アドレスとデータとを同時に
入力することはできず、よって試験時間の短縮化が必要
とされる。

（従来の技術） 第６図は従来方法による最適化されたレジスタの書き込
みタイミングを示す。マルチバス構造Ｌ８１は内部にレ
ジスタ群やマイクロシーケンサを右しており、ＬＳＩ外
部よりリード／ライト信号、モード信号がマルチバスと
は別のラインで入力される。第６図において、ＣＬＫは
外部入力クロック、φ１及びφ２は外部入力クロックに
基づいてＬ　Ｓ　Ｉ内部で生成された内部クロックで、
φ１はアドレス系クロック、φ２はレジスタのクロック
である。またｒＭＯＤＥＪは上記モード信号内容を示す
。

いま、内部レジスタのリード／ライト試験のために、外
部入力データを内部レジスタＲＥＧＩ　。

ＲＥＧ２などに順次に書き込むものとすると、モード信
号は第６図のｒＭＯＤＥＪで示すモード信号情報かられ
かるように、書き込み情報［ＷＲＩＴＥＪ　、何もしな
いノーオペレーション情報［Ｎ０Ｐｊを交互にクロック
周期毎に入力する。これにより、第６図に示すように書
き込み要求信号ＷＲＲＥＱＸがクロック周期毎に反転し
、そのＬ”レベル期間内部レジスタＲＥＧ１．ＲＥＧ２
への書き込みを行なわせる。しかし、読み出し要求信号
ＲＤＲＥＱＸは゛Ｈ″レベルのままであり、読み出しは
行なわれない。

一方、上記のモード信号ｒＭＯＤＥＪに同期して、マル
チバスを介してし８１外部より第６図にｒ　Ａ　Ｄ　−
Ｂ　Ｕ　Ｓ　Ｊで示すように、まず内部レジスタＲＥＧ
１を指定するアドレスｒＡＤＤＲＩ　Ｊが入力され、次
に書き込むべきデータｒＤＡＴＡＩＪが入力され、以下
クロック周期毎に内部レジスタＲＥＧ２を指定するアド
レスｒＡＤＤＲ２Ｊ　、書き込むべきデータｒＤＡＴＡ
２Ｊ　、・・・の順でアドレスとデータとが交互に入力
される。

上記のアドレスｒＡＤＤＲ１Ｊ、ｒＡＤＤＲ２ＪはＬＳ
Ｉ内部アドレスバスに第６図のｒｌＡ−ＢＵＳＪで示す
如きタイミングで取り出され、またデータｒＤＡＴＡ１
Ｊ、ｒＤＡＴＡ２ＪはＬＳＩ内部データバスに同図にｒ
　ｔ　Ｄ−ＢＵＳＪで示す如きタイミングで取り出され
る。

これにより、第６図に示す如く内部レジスタＲＥＧ１に
はＸ印で示す期間にデータｒＤＡＴＡＩ　Ｊが書き込ま
れた侵保持され、またそれより２クロック周期後のＲＥ
Ｇ２のＸ印で示す期間にデータｒＤＡＴＡ２Ｊが内部レ
ジスタＲＥＧ２に書き込まれ、以後保持される。

以下、上記と同様にして従来の方法ではまずアドレスが
入力されてアドレスラッチに書き込まれ、内部アドレス
バスに・アドレス情報を出力し、次に外部データがデー
タラッチに書き込まれ、内部バスを経由してアドレスに
より指定される内部レジスタに書き込まれる。

他方、リードの場合は外部入力アドレスにより指定され
る内部レジスタから記憶データが読み出され、内部デー
タバスを経由してアドレス／データ出力回路（図示せず
）に書き込まれ、外部のマルチバスへ出力される。この
読み出しデータと書き込んだデータとを照合することに
より内部レジスタの試験ができる。また、同様にしてＬ
ＳＩ内部のＲＯＭのベリファイ試験などもできる。

〔発明が解決しようとする課題〕

しかるに、従来の半導体集積回路の試験方法は、マルチ
バス構造のためにアドレス、データを同時に入力するこ
とができず、必ずアドレス入力をしてその後にデータの
リード／ライトを行なわなければならないため、バスサ
イクルがアドレスバスとデータバスを分離した場合に比
べて冗長になってしまい、試験に時間がかかるという問
題点があった。

本発明は上記の点に鑑みてなされたもので、試験時間を
短縮し得る半導体集積回路の試験方法を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。図中、１は半
導体集積回路、２はマルチバスでデータ及びアドレスが
伝送されるが、同じ時刻ではいずれか一方のみしか伝送
されない。３はデータラッチ、４はアドレスラッチで、
これらはマルチバス２を介して入力されるデータ、アド
レスを別々に書き込む。

５１〜５ｎはｎ個〈ただし、ｎは複数）の内部レジスタ
で、データラッチ３より内部データバスを介して入力さ
れるデータを書き込み、また書き込んだデータを読み出
す。

６はアドレス操作回路で、外部入力モード信号により入
力スタートアドレスからインクリメント又はデクリメン
トしたアドレスを生成するよう制御される。７は内部ア
ドレスバスで、内部レジスタ５１〜５ｎ、アドレス操作
回路６等に接続されている。８はアドレス選択回路で、
アドレスラッチ４及びアドレス操作回路６の各出力アド
レスの一方をモード信号に応じて選択出力し、内部アド
レスバス７へ出力する。

〔作用〕

マルチバス２を介して入力されたスタートアドレスがア
ドレスラッチ４．アドレス選択回路８及び内部アドレス
バス７を経てアドレス操作回路６に設定された後、マル
チバス２にはデータのみが順次に入力され、アドレスは
入力されない。上記のデータはデータラッチ３を介して
内部データバスへ出力される。

一方、アドレス操作回路６は上記スタートアドレスより
順次に値が変化するアドレスを生成し、その生成アドレ
スがアドレス選択回路８に供給される。アドレス選択回
路８は内部レジスタのり一ド／ライト試験などの試験時
には、モード信号によりスタートアドレス出力模はアド
レス操作回路６の出力アドレスを選択出力するように切
換わっているので、上記のアドレス操作回路６で生成さ
れたアドレスがアドレス選択回路８を通して内部アドレ
スバス７へ出力され、内部レジスタ５１〜５ｎのうちリ
ード／ライトすべき−の内部レジスタを指定する。指定
された内部レジスタにはマルチバス２を介して入力され
た前記データが書き込まれる（ライト時）。

また、読み出しくリード）時には、内部レジスタ５１〜
５ｎに書き込まれたデータが、アドレス選択回路８より
選択出力されたアドレスで指定された内部レジスタより
読み出され、内部データバスを介してマルチバス２へ出
力される。

このように、本発明によれば、アドレス操作回路６のア
ドレス操作指定がモード信号によりできくスレーブアク
セスモード）、−度アドレス操作回路６にスタートアド
レスを設定しさえすれば、その後のアドレス操作はモー
ド信号により指定するだけで良く、外部からアドレスを
入力することなしに内部レジスタ５１〜５ｎのリード／
ライトが行なえる。

〔実施例〕

第２図は本発明の一実茄例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。本実施例は前記内部レジスタ５１〜
５１からなるレジスタ群５のリード／ライト試験及びＲ
ＯＭ（リード・オンリ・メモリ）のベリファイ試験を行
なう試験方法の例である。

第２図において、１０は半導体集積回路の一例としての
ＬＳＩで、その内部に設けられている入力ラッチ１１は
ＬＳＩｌ０の外部からのリード／ライト信号Ｒ／Ｗ及び
モード信号ＭＯＤＥをラッチし、アドレス操作回路６の
制御、内部アドレスバス７をドライブするためのアドレ
スの選択及びレジスタ群５等のリード／ライト制御を行
なう。

この入力ラッチ１１はレジスタ群５等の読み出し要求信
号ＲＤＲＥＱＸ、書き込み要求信号ＷＲＲＥＱＸ及びア
ドレス制御信号ＭＯＤＥＯ〜２を夫々発生する。

また１２は入力ラッチで、マルチバス２を介して入力さ
れた外部からのアドレス／データをラッチし、ラッチさ
れた情報がアドレスの場合にはアドレスラッチ４にラッ
チされ、データであった場合にはデータラッチ３にラッ
チされる。

更・に１３はアドレス選択及び内部アドレスバスドライ
バで、前記アドレス選択回路８に内部アドレスバスドラ
イバが付加された構成とされている。

３ビツトの前記アドレス制御信号ＭＯＤＥＯ〜２の第１
ビットＭＯＤＥＯはこのアドレス選択及び内部アドレス
バスドライバ１３を制御し、その値が′Ｏ″のときはア
ドレスラッチ４の出力アドレスを選択出力させ、“１°
′のときはアドレス操作回路６の出力アドレスを選択出
力させる。

また、上記のアドレス制御信号ＭＯＤＥＯ〜２の第２ビ
ツト及び第３ビツトＭＯＤＥ１．２はその値に応じて次
式に示す如くアドレス操作回路６の動作を指定する。

また、第２図中、１４はアドレス／データ出力回路で、
内部アドレスバス７のアドレス又は内部データバス１６
のデータをマルチバス２へ出力する。更に、１５はマイ
クロシーケンサで、後述の第５図に示す如く、ベリファ
イ試験が行なわれるＲＯＭなどを内蔵している。

次に、アドレスが連続するレジスタ群５のり一ド／ライ
ト試験について第２図、第３図及び第４図と共に説明す
る。第３図はレジスタ群５のり一ド／ライト試験のライ
ト時のタイミングを示す。

同図中、ＣＬＫ、φ１及びφ２は前記第６図中のＣＬＫ
、φ１及びφ２と同一のクロックで、第２図には外部人
力クロックライン、内部クロックφ１及びφ２の生成回
路の図示は省略しである。

まず、連続するアドレスのレジスタ群５に試験用データ
を書き込むために、モード信号ＭＯＤＥにより第３図に
示すように、まず書き込み動作モードとする情報ｒＷＲ
ＩＴＥＪが入力され、その復はｒＷＲＩＮｃＪで示す如
く１クロック周期毎にインクリメントモードを指定し、
かつ、アドレス操作回路６の出力を選択する値”　／　
Ｏ／　”となる。

一方、上記のモード信号ＭＯＤＥに同期して、マルチバ
ス２を介して第３図にＦＡＤ−ＢＬＩＳＪで示すように
、上記最初のｒＷＲＩＮｃＪと同じ期間内にアドレス操
作回路６を指定するアドレスｒＡＤＤＲＪが入力され、
次の１クロック周ＪＩＪＪでスタートアドレスｒＲＡＪ
が入力され、その後はデータのみがｒＤＡＴＡＩＪ、ｆ
’ＤＡＴＡ２Ｊ。

ｒＤＡＴＡ３Ｊ　、・・・で示すように順次に入力され
る。

上記のアドレス操作回路６を指定するアドレスｒＡＤＤ
ＲＪは、アドレスラッチ４．アドレス選択及び内部アド
レスバスドライバ１３を通して内部アドレスバス７へ第
３図のｒｌＡ−ＢＵＳＪにｒＡＤＤＲＪ直前のＸ印で示
すタイミングで送出されてアドレス操作回路６に入力さ
れる。また、前記リード／ライト信号Ｒ／Ｗがライトと
され、入力ラッチ１１からは第３図に示す如くＬ　ＩＩ
レベルの１き込み要求信号ＷＲＲＥＱＸが出力される。

なお、このライト時は読み出し要求信＠ＲＤＲＥＱＸは
第３図に示す如＜　ＩＬ　Ｈｌｊレベルのままである。

上記のアドレスｒＡＤＤＲＪによって指定されるアドレ
ス操作回路６は、第４図に示す如く、アドレスデコーダ
１８．アドレスラッチ１９．オフセット回路２０．ｌ術
論理ユニット（ＡＬＵ）２１及びラッチ２２から構成さ
れている。アドレスデコーダ１８は書き込み要求信号Ｗ
ＲＲＥＱＸが“Ｌ　１１レベルとなり、かつ、内部アド
レスバス７を介して上記アドレスｒＡＤＤＲＪが入力さ
れた時点で、内部データバス１６のデータ（ここでは第
３図のｒｌＤ−ＢＵＳＪかられかるように、スタートア
ドレスｒＲＡＪ　）をラッチし、これをＡＬＵ２１．ラ
ッチ２２を通して第３図のｒｌＡ−ＢＵＳＪに示す如き
タイミングで内部アドレスバス７へ出力する。

その後は前記したようにモード信号は“１０／”＜ＷＲ
ＩＮＧ）となり、第４図に示すオフセット回路２０より
アドレスを＋１する（インクリメントする）値が／’１
ｔＪ２１に供給されると共に、ラッチ２２よりアドレス
ラッチ１９を経由したアドレスがＡＬＵ２１に供給され
る。従って、ＡＬＵ２１は書き込まれたスタートアドレ
スｒＲＡＪから１クロック周期毎に１ずつ加算したアド
レスを第３図にｒＡＤＲｃＯＮＴＪで示す如きタイミン
グで出力し、内部アドレスバス７へ同図の［Ｉ△−Ｂ１
．．１８」に示す如きタイミングで、スタートアドレス
ｒＲＡＪより１クロック周期毎に値が１ずつ増加するア
ドレスを生成出力する。

ここで、前記スタートアドレスｒＲＡＪはレジスタ群５
の所定のレジスタＲＥＧ１を指定するアドレスであるた
め、その直後に内部データバス１６を介してレジスタ群
５に入力されるデータｒＤＡＴＡ１Ｊが、レジスタＲＥ
ＧＩに第３図のｒＲＥＧｌ　ＪにＸ印で示したタイミン
グで書き込まれる。

内部アドレスバス７のアドレスが上記したように１ずつ
増加し、かつ、マルチバス２にはｒＤＡＴＡ２Ｊ、・・
・と順次データが入力されるので、次のアドレスｒＲＡ
＋ＩＪで指定されるレジスタｒＲＥＧ２Ｊには第３図に
示す如く次のデータｒＤＡＴＡ２Ｊが書き込まれる。以
下、上記と同様にして連続するアドレスのレジスタ群５
に次々と外部入力データが書き込まれていく。

最後のレジスタにデータ書き込みを行なう際は、モード
信号が’１００’　（すなわちアドレス操作回路６出力
選択、アドレス操作なし）とされるので、アドレス操作
回路６のアドレスは最後のレジスタアドレス（ＡＥ）の
ままとなる。

レジスタ群５へのデータ書き込みが終了すると、次にモ
ード信号が“１１０”（すなわち、アドレス操作回路６
出力選択、デクリメントモード）とされ、リード／ライ
ト信号Ｒ／Ｗがリードとされ、読み出し要求信号ＲＤＲ
ＥＱＸが“Ｌ　ＩＴレベル、書き込み要求信号ＷＲＲＥ
ＱＸが“Ｈ″レベルなり、レジスタ群５の読み出しが開
始される。この読み出し開始アドレスは書き込みの最終
サイクルでのアドレス操作回路６のアドレスＡＥである
。

デクリメントモードによりアドレス操作回路６内の前記
オフセット回路２０の値は−１°°に設定され、アドレ
スが１クロック周期毎に１ずつ減少し、対応するレジス
タからその記憶データが読み出されていく。

最後のレジスタ（Ｒ初に書き込みを行なったスタートア
ドレスｒＲＡＪのレジスタ〉の読み出しを行なう際は、
モード信号が“１００”とされる。

これにより、アドレス操作回路６のアドレスは最後のレ
ジスタアドレスｒＲＡＪのままとなる。

内部レジスタのり−ド／ライト試験の際には、データを
いろいろ変えて納得のいくまで上記の書き込み／読み出
し動作を繰り返す。

次にＲＯＭのベリファイ試験について説明する。

このＲＯＭはマイクロシーケンサ１５内に設けられてい
るメモリである。マイクロシーケンサ１５の要部の一実
施例のブロック図を第５図に示す。

このＲＯＭベリフフイ試験時にはアドレス操作回路６に
ＲＯＭベリファイ用アドレスＡＶが書き込まれ、これに
より入力ラッチ２４．出力ラッチ３０に一定のライトア
ドレスとリードアドレスが設定される。

次にモード信号が“１１１”（アドレス操作回路６の出
力選択、ＲＯＭベリファイモード〉として、ＲＯＭベリ
ファイのスタートアドレスがマルチバス２を介して入力
され、これが第２図の入力ラッチ１２．データラッチ３
．内部データバス出力回路１７の内部データバス１６を
介して第５図の入力ラッチ２４に書き込まれる。

第５図のセレクタ２５は最初はコントローラ２６の出力
により、入力ラッチ２４の出力を選択するように制御さ
れているので、上記のスタートアドレスは入力ラッチ２
４からセレクタ２５を通して入力ラッチ２７に書き込ま
れ、更にＲＯＭ２つに入力される。これにより、ＲＯＭ
２９はこのスタートアドレスの記憶データが読み出され
、出力ラッチ３０を通して内部データバス１６へ出力さ
れる。

以後セレクタ２５はインクリメンタ２８の出力を選択す
るように切換えられ、またインクリメンタ２８は入力ラ
ッチ２７よりのスタートアドレスを１増加して出力する
。インクリメンタ２８の出力データはセレクタ２５．入
力ラッチ２７を通してＲＯＭ２９にアドレスとして供給
される一方、再びインクリメンタ２８に入力される。

以下、上記と同様の動作が繰り返され、ＲＯＭ２９には
１ずつ増加する値のアドレスがクロック周期で入力され
ることにより、その入力アドレスの記憶データが読み出
されて出力ラッチ３０を経て内部データバスコロへ出力
される。

この読み出しデータは内部データバス１６を経て第２図
のアドレス／データ出力回路１４に入力され、更にこれ
よりマルチバス２へ出力される。

このようにして、ＲＯＭ２９の記憶データがＬＳｌｌｏ
の外部へ読み出され、記憶したデータと一致するか否か
のベリファイ試験が行なわれる。

なお、本発明は上記の実施例に限定されるものではなく
、ＲＯＭベリファイ試験は必ずしもできなくてもよい。

〔発明の効果〕

上述の如く、本発明によれば、外部からアドレスを入力
することなしに内部レジスタのリード／ライトが行なえ
るため、従来に比べて内部レジスタのり−ド／ライト試
験時間を短縮することができくレジスタ数をＬ個、デー
タ数をｍ個とすると、（Ｌｘｍ）サイクル短縮される）
、またＲＯＭのベリファイ試験時間もＲＯＭのデータ数
をｎ個とすると、ｎサイクルの試験時間の短縮ができ、
更にＲＯＭの読み出しは１サイクル毎に行なわれるもの
であるため、従来のように読み出しに２サイクルかかる
とＲＯＭの読み出しを２サイクルに合わせるための回路
が試験のために必要となるが、その回路を不要にできる
等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図は本発
明によるレジスタの書き込みタイミングを示す図、 第４図はアドレス操作回路の一実施例のブロック図、 第５図はマイクロシーケンサの要部の一実施例のブロッ
ク図、 第６図は従来方法による最適化されたレジスタの書き込
みタイミングを示す図である。 ５１〜５ｎは内部レジスタ、 ６はアドレス操作回路、 ７は内部アドレスバス、 ８はアドレス選択回路、 １１．１２は入力ラッチ、 １５はマイクロシーケンサ を示す。 特許出願人　　富　士　通　株式会社 同　　　　富士通マイコンシステムズ 株式会社 図において、 １は半導体集積回路、 ２はマルチバス、 ３はデータラッチ、 ４はアドレスラッチ、 キ４シ用の贋しｉブ”Ｏ−ｐ　＞　＠ 第１図 参斃用Ｑ−大腕かドブロー／２図 第２図

Claims (1)

1. 【特許請求の範囲】 マルチバス（２）を介してデータ及びアドレスのいずれ
   か一方が入力され、そのうち外部入力データはデータラ
   ッチ（３）に書き込み、外部入力アドレスはアドレスラ
   ッチ（４）に書き込む半導体集積回路（１）の少なくと
   も複数の内部レジスタ（５＿１〜５＿ｎ）のリード／ラ
   イト試験を行なう半導体集積回路の試験方法において、 外部入力モード信号により入力スタートアドレスからイ
   ンクリメント又はデクリメントしたアドレスを生成する
   よう制御されるアドレス操作回路（６）と、 該アドレス操作回路（６）の出力アドレスと前記アドレ
   スラッチ（４）の出力アドレスのうち、試験時には前記
   モード信号により該アドレス操作回路（６）の出力アド
   レスを選択して内部アドレスバス（７）へ出力するアド
   レス選択回路（８）とを具備し、 前記マルチバス（２）を介して前記内部レジスタ（５＿
   １〜５＿ｎ）のスタートアドレスを前記アドレス操作回
   路（６）に設定した後、該マルチバス（２）を介して該
   内部レジスタ（５＿１〜５＿ｎ）に書き込むべきデータ
   のみを順次入力して前記データラッチ（３）に書き込み
   、前記アドレス操作回路（６）により生成された前記ス
   タートアドレスより順次値が変化するアドレスを内部ア
   ドレスバス（７）へ選択出力して複数の該内部レジスタ
   （５＿１〜５＿ｎ）を順次指定して上記データラッチ（
   ３）よりのデータを書き込ませ、読み出し時には書き込
   んだデータを複数の該内部レジスタ（５＿１〜５＿ｎ）
   から順次読み出させて前記マルチバス（２）へ出力する
   ことを特徴とする半導体集積回路の試験方法。