CN109690511A - 总线控制电路、半导体集成电路、电路基板、信息处理装置以及总线控制方法 - Google Patents

总线控制电路、半导体集成电路、电路基板、信息处理装置以及总线控制方法 Download PDF

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Abstract

在对具有第一格式的与排他访问对应的第一总线规格的第一排他指令、和具有适合不与排他访问对应的第二总线规格的第二格式的第一总线规格的第二排他指令进行相互转换，进行第一以及第二总线规格间的排他指令的传输的总线控制电路中，具有：排他指令转换电路，其在从第一排他指令向第二排他指令的转换时，接受第一排他指令，转换为第二排他指令并输出；排他指令生成电路，其在从第二排他指令向第一排他指令的转换时，接受第二排他指令并生成第一排他指令；排他响应发行电路，其在从第二排他指令向第一排他指令的转换时，发行针对第二排他指令的排他响应信息；以及排他响应接收电路，其在从第一排他指令向第二排他指令的转换时，接受针对第二排他指令的排他响应信息。

Description

总线控制电路、半导体集成电路、电路基板、信息处理装置以 及总线控制方法
技术领域
本发明涉及总线控制电路、半导体集成电路、电路基板、信息处理装置以及总线控制方法。
背景技术
近年，以服务器等为首的信息处理系统例如使用应用不同的总线规格的多个半导体集成电路、电路基板。在这些应用不同的总线规格的半导体集成电路等中，例如也存在难以将第一总线规格的信息转载为与第一总线规格不同的第二总线规格的信息的情况。
具体而言，在AXI(注册商标)(Advanced eXtensible Interface：先进可扩展接口)规格的SoC(System on a Chip：片上系统)中，例如为了在OS(Operating System：操作系统)的共用资源的确保、保证软件顺序，在SoC内安装存储器访问的排他控制。
即，迫切期望在使用搭载了多个CPU(Central Processing Unit：中央处理器)的SoC执行一个OS的情况下，或者，在即使是不同的OS也确保共用资源的情况下等，想要越过芯片(半导体集成电路等)安装排他控制。然而，即使在想要越过这样的芯片进行排他控制的情况下，也有在这些应用不同的总线规格的芯片间未预先设置排他控制的传输功能的情况。
这里，AXI(注册商标)例如与AHB(注册商标)(Advanced High-performance Bus：高级高性能总线)以及APB(注册商标)(Advanced Peripheral Bus：高级外设总线)一起，包含于作为片上互联规格的通称的AMBA(注册商标)(Advanced Microcontroller BusArchitecture：高级微控制器总线架构)。另外，作为AMBA以外的规格，例如已知有OCP(OpenCore Protocol：开放内核协议)、PIF(Processor InterFace：处理器接口)等。
然而，以往，例如作为多处理器系统中的排他控制，进行了各种提案。
专利文献1：日本特开平06－110844号公报
专利文献2：日本特开平08－161228号公报
如上述那样，有在应用不同的总线规格的芯片间，未预先设置排他控制的功能的情况。例如，在应用广泛地普及的PCIe(注册商标)(Peripheral Component InterconnectExpress：外围组件高速互联)规格的半导体集成电路等与应用AXI规格的SoC之间，未预先准备排他控制的传输机构。
这样的未设置应用不同的总线规格的半导体集成电路、电路基板等之间的排他控制的传输功能的情况在应用其它的各种总线规格的半导体集成电路、电路基板等中间也相同。
发明内容
这里，本发明并不限定于PCIe规格与AXI规格之间的排他控制的传输，当然也能够应用于应用各种总线规格的半导体集成电路、电路基板等之间的排他控制的传输。即，本发明例如也能够应用于PCIe的半导体集成电路等与AXI、AHB以及APB等AMBA或者OCP或者PIF的半导体集成电路等之间的排他控制的传输。
根据一实施方式，提供对具有第一格式的与排他访问对应的第一总线规格的第一排他指令、和具有适合与上述第一总线规格不同，且不与排他访问对应的第二总线规格的第二格式的上述第一总线规格的第二排他指令进行相互转换，进行上述第一总线规格以及上述第二总线规格之间的排他指令的传输的总线控制电路。上述总线控制电路具有排他指令转换电路、排他指令生成电路、排他响应发行电路、以及排他响应接收电路。
上述排他指令转换电路在从上述第一排他指令向上述第二排他指令的转换时，接受上述第一排他指令，转换为上述第二排他指令并输出，上述排他指令生成电路在从上述第二排他指令向上述第一排他指令的转换时，接受上述第二排他指令并生成上述第一排他指令。
上述排他响应发行电路在从上述第二排他指令向上述第一排他指令的转换时，发行针对上述第二排他指令的排他响应信息，上述排他响应接收电路在从上述第一排他指令向上述第二排他指令的转换时，接受针对上述第二排他指令的排他响应信息。
公开的总线控制电路、半导体集成电路、电路基板、信息处理装置以及总线控制方法起到即使在不同的规格的总线间也能够进行排他访问的传输这样的效果。
附图说明
图1是表示本实施方式所涉及的信息处理装置的一个例子的框图。
图2是表示分别设置在图1所示的信息处理装置中的半导体集成电路的总线控制电路的一个例子的框图。
图3是用于说明图1所示的信息处理装置中的使用PCIe的数据包的TLP报头发送排他指令的例子的图。
图4是用于说明AXI的基本构成的图(其一)。
图5是用于说明AXI的基本构成的图(其二)。
图6是用于说明AXI中的信号的例子的图。
图7是用于说明AXI中的排他访问的一个例子的图。
图8是用于说明在AXI中使用的响应的图。
图9是用于说明AXI中的排他访问的动作的图。
图10是用于说明图1所示的信息处理装置中的读访问动作的一个例子的图。
图11是用于说明图10所示的信息处理装置中的排他读访问动作的一个例子的图。
图12是用于说明图1所示的信息处理装置中的写访问动作的一个例子的图。
图13是用于说明图12所示的信息处理装置中的排他写访问动作的一个例子的图。
图14是用于说明图10以及图11所示的信息处理装置中的排他读访问动作的其它的例子的图。
图15是表示本实施方式所涉及的信息处理装置的其它的例子的框图。
图16是用于说明图2所示的总线控制电路中的读通道的排他指令转换模块的一个例子的图。
图17是用于说明图2所示的总线控制电路中的写通道的排他指令转换模块的一个例子的图。
图18是用于说明图2所示的总线控制电路中的排他响应接收模块的一个例子的图。
图19是用于说明图2所示的总线控制电路中的读通道的排他指令生成模块的一个例子的图。
图20是用于说明图2所示的总线控制电路中的写通道的排他指令生成模块的一个例子的图。
图21是用于说明图2所示的总线控制电路中的写通道的排他响应发行模块的一个例子的图。
图22是用于说明参照图1以及图2说明的信息处理装置中的包含ST位[7:0]的报头信息的生成/复原方法的图(其一)。
图23是用于说明参照图1以及图2说明的信息处理装置中的包含ST位[7:0]的报头信息的生成/复原方法的图(其二)。
具体实施方式
以下，参照附图对本实施方式所涉及的总线控制电路、半导体集成电路、电路基板、信息处理装置以及总线控制方法的实施例进行详述。图1是表示本实施方式所涉及的信息处理装置的一个例子的框图。在图1中，参照符号100表示SoC(半导体集成电路)，200表示PCIe(注册商标)总线。
在图1中，作为一个例子，利用PCIe总线(PCIe)200连接AXI(注册商标)规格的两个SoC(SoC#0，SoC#1)100，但SoC100的数目并不限定于两个，另外，SoC100的规格并不限定于AXI。并且，连接多个SoC100的总线也并不限定于PCIe200。
此外，SoC100既能够作为一个半导体集成电路(芯片)形成，或者也能够作为多个芯片形成。另外，在图1中，电路基板300由SoC100(控制器)以及存储器101形成，并通过多个电路基板300形成信息处理装置(例如，服务器装置)，但本实施方式能够广泛地应用于各种构成。
如图1所示，各电路基板300包含SoC100以及存储器(例如，DDR(Double-Data-Rate)Memory：双倍数据速率存储器)101。此外，电路基板300也可以包含其它的各种芯片(半导体集成电路)。SoC100包含总线控制电路(排他访问电路)1、CPU102、内部连接电路(Interconnect：互联)103、存储器连接电路(104、105)、外部连接电路(106、107)以及各种IP(IP(Intellectual Property)核、IP宏)108。
存储器连接电路例如包含控制与存储器(DDR Memory)101的连接的存储器控制电路(DDR Controller)104、以及存储器101的接口IP宏(DDR PHY)105。外部连接电路例如包含控制经由PCIe200与其它的SoC100(电路基板300)的连接(链接)的链接控制电路(PCIeLink)106、以及PCIe200的接口IP宏(PCIe的物理层：PCIe PHY)107。
内部连接电路103例如基于AXI规格，在CPU102与存储器控制电路(DDRController)104、总线控制电路1以及IP宏108之间进行信号(数据以及指令)的交接。此外，CPU102、存储器控制电路104以及IP宏108等形成AXI规格(内部总线规格)的内部电路。这里，总线控制电路1接受内部连接电路103的AXI规格的信号进行转换，并经由外部连接电路(链接控制电路106以及PCIe的物理层107)输出给PCIe(外部总线)200。另外，总线控制电路1对从PCIe200经由外部连接电路(106、107)输入的信号进行转换，并输出给AXI规格的内部连接电路103(CPU102、存储器控制电路104以及IP宏108等)。
总线控制电路1包含排他指令转换模块A-1、排他响应发行模块A-2、排他指令生成模块B-1、以及排他响应接收模块B-2，并设置在各个SoC100。
这里，在从一方的SoC#0经由PCIe200向另一方的SoC#1输出排他指令时(从SoC#0向SoC#1的排他访问发行时)，各个SoC100中模块A-1、A-2、B-1、B-2如以下那样进行动作。在一方的SoC#0中，A-1以及B-2打开(激活)且A-2以及B-1关闭(去激活)，在另一方的SoC#1中，A-1以及B-2关闭且A-2以及B-1打开。
此外，排他访问是指例如包含在SoC#0和SoC#1共享某个资源(存储器等)的情况下，在SoC#0访问该共享资源的特定部分(存储器的特定地址等)的期间，使SoC#1不能够访问该共享资源的特定部分，从而保持该共享资源的匹配性的排他控制的访问。另外，排他指令是指要求该排他访问的指令，例如包含排他读指令和排他写指令。
另一方面，通常访问例如是指不包含上述排他控制的访问。另外，通常指令是指要求该通常访问的指令，例如包含通常读指令和通常写指令。
图2是表示分别设置在图1所示的信息处理装置中的半导体集成电路的总线控制电路的一个例子的框图。如图2所示，在各半导体集成电路(SoC#0、SoC#1)100中，总线控制电路(PCIe Exclusive Access Unit：排他访问单元)1包含将信号从内部连接电路103转换给与PCIe200连接的外部连接电路106、107的第一转换部(Interconnect to PCIe BusBridge：互联到PCIe总线桥)11。并且，总线控制电路1包含将信号从与PCIe200连接的外部连接电路106、107转换给内部连接电路103的第二转换部(PCIe to Interconnect BusBridge：PCIe互联总线桥)12。
第一转换部11接受来自内部连接电路103的排他指令进行转换，并输出给与PCIe200连接的外部连接电路106、107，包含指令转换模块A-1、排他响应发行模块A-2、以及选择器10。
这里，指令转换模块A-1例如是从内部连接电路103接受具有适合半导体集成电路100内部的排他控制的格式的AXI规格的排他指令，转换为具有适合PCIe规格的其它格式的AXI规格的排他指令并输出给外部连接电路106、107的电路。
另外，排他响应发行模块A-2例如是从排他指令生成模块B-1接受来自内部连接电路103的AXI规格的排他指令所包含的排他响应信息，并将适合PCIe规格的排他响应信息发行给外部连接电路106、107的电路。此外，选择器10是选择指令转换模块A-1或者排他响应发行模块A-2的输出，输出给PCIe200的电路。
第二转换部12接受来自PCIe200的排他指令进行转换，并输出给内部连接电路103，包含排他指令生成模块B-1以及排他响应接收模块B-2。
这里，排他指令生成模块B-1例如是从与PCIe200连接的外部连接电路106、107接受具有适合PCIe规格的格式的AXI规格的排他指令，生成具有适合半导体集成电路100内部的排他控制的其它格式的AXI规格的排他指令并输出给内部连接电路103的电路。另外，排他响应接收模块B-2是从外部连接电路106、107接受发行到PCIe200的针对排他指令的排他响应信息，并输出给A-1的电路。
接下来，参照图3～图9，对应用PCIe(注册商标)以及AXI(注册商标)作为在本实施方式中对排他访问进行转换的不同的两种总线规格的情况下的例子进行说明，其后，参照图10～图23，详述本实施方式。
图3是用于说明图1所示的信息处理装置中的使用PCIe的数据包的TLP报头发送排他指令的例子的图，是用于说明输入AXI的Misc信号的情况的图。这里，Misc信号例如是AXI中能够由用户定义的用户信号，是能够为了传输各种(miscellaneous)信息而使用的信号。此外，图3示出PCIe的数据包的TLP(Transaction Layer Packet：事务层数据包)报头中的存储器写入要求报头(Memory Write Request Header)、及存储器读出以及原子操作要求报头(Memory Read and AtomicOp Request Headers)。
如参照图1所说明的那样，例如在从一方的SoC#0向另一方的SoC#1的排他访问发行时，在SoC#0中，模块A-1以及B-2打开，在SoC#1中，A-2以及B-1打开。这里，PCIe的TLP报头具有图3所示那样的构成，例如使用对用户开放的TH(TLP Processing Hint present：TLP处理提示存在)位、ST[7:0]字段以及PH(Processing Hint：处理提示)位进行排他访问的转换。此外，在本说明书中，例如对使用TLP报头作为编入AXI的排他指令的PCIe的位字段的例子进行说明，但这只是一个例子，能够使用PCIe规格中的各种位字段。
即，在SoC#0中，作为AXI的Misc信号的向PCIe的输入，对PCIe的TLP报头中的TH位、ST[7:0]字段以及PH位进行处理。SoC#0的外部连接电路106、107基于AXI的Misc信号的位信息，生成PCIe的TLP报头中的TH位、ST[7:0]字段以及PH位。Misc信号例如包含后述的AXI的ARUSER[x:0]和AWUSER[x:0]。
另外，在SoC#1中，作为PCIe的TLP报头中的TH位、ST[7:0]字段以及PH位的向AXI的输入，对AXI的Misc信号进行处理。这里，SoC#1的外部连接电路106、107基于PCIe的TLP报头中的TH位、ST[7:0]字段以及PH位的位信息，生成AXI的Misc信号。Misc信号例如包含后述的AXI的ARUSER[x:0]和AWUSER[x:0]。
此外，作为Misc信号输入进行处理的位并不限定于PCIe的TLP报头中的TH位、ST[7:0]字段以及PH位，也可以使用对用户开放的其它的位。并且，排他访问的转换所使用的位当然并不限定于TLP报头中的位。
图4以及图5是用于说明AXI的基本构成的图。如图4(a)所示那样，AXI包含读出用的读地址(AR)通道“Read address channel”以及读数据(R)通道“Read data channel”。并且，AXI包含写入用的写地址(AW)通道“Write address channel”、写数据(W)通道“Writedata channel”以及写响应(B)通道“Write response channel”。即，AXI包含五个通道。
图4(b)是用于说明AXI中的读出动作的图，图4(c)是用于说明AXI中的写入动作的图。此外，在图4(b)以及图4(c)中，例如假定图1的SoC#0中的CPU102作为“AXI Master”，并假定图1的SoC#1中的存储器(DDR Memory)101作为“AXI Slave”。
另外，在“AXI Master”与“AXI Slave”之间夹有SoC#0中的内部连接电路103、总线控制电路1以及外部连接电路106、107、PCIe200、及SoC#1中的外部连接电路106、107以及内部连接电路103等。
如图4(b)所示那样，在从“AXI Master”读出“AXI Slave”(SoC#1中的存储器101)的数据的情况下，使用图4(a)所示的AR以及R。另外，如图4(c)所示，在从“AXI Master”向“AXI Slave”写入数据的情况下，使用图4(a)所示的AW、W以及B。
如图5所示，作为事务的动作，各通道包含有效(VALID)/就绪(READY)/传送的信息(Information)的信号，并利用VALID/READY的握手交接信息。这里，CLK表示时钟。
首先，发送侧声明信息和表示该信息有效的VALID信号(图5的T1)，接收侧为了表示能够接受该有效的信息而声明READY。例如，在VALID以及READY均为高电平“H”时的时钟边缘握手成立。此外，发送侧到图5的T2为止，保持Information和VALID。这样一来，信息的交接完成。
图6是用于说明AXI中的信号的例子的图。在本实施方式中，例如使用被粗框包围的信号ARLOCK[1:0]、ARUSER[x:0]、RRESP[1:0]、AWLOCK[1:0]、AWUSER[x:0]以及BRESP[1:0]。这里，ARLOCK[1:0]是表示原子访问，并指定通常/排他/锁定访问的信号(仅AXI3(AXI的版本3))，ARUSER[x:0]是用户信号，是能够由用户进行定义的信号，且为上述的Misc信号之一。另外，RRESP[1:0]是表示读出响应(读响应)，且示出读转送的结果状态的信号。此外，[x:0]表示任意的位宽。
并且，AWLOCK[1:0]是表示原子访问，并指定通常/排他/锁定访问(仅AXI3)的信号，AWUSER[x:0]是用户信号，是能够由用户进行定义的信号，且为上述的Misc信号之一。另外，BRESP[1:0]是表示写入响应(写响应)，并示出写转送的结果状态的信号。
图7是用于说明AXI中的排他访问的一个例子的图。如图7(a)所示，两位的信号AxLOCK[1:0]的值“00”、“01”、“10”以及“11”分别表示“通常访问”、“排他访问”、“锁定访问”以及“预约完毕(Reserved)”。此外，AxLOCK[1:0]表示ARLOCK[1:0]以及AWLOCK[1:0]双方。另外，在AXI4(AXI的版本4)中删除AxLOCK[1:0]的值“10”。
图7(b)示出主机0(Master 0：例如SoC#0的CPU102)对从机0(Slave 0：例如SoC#0的存储器101)的访问、和主机1(Master 1：例如SoC#1的CPU102)对从机0的访问竞争的情况。此外，从机1(Slave 1)例如与SoC#1的存储器101对应。
如图7(b)所示，例如在主机0以及主机1对特定的地址(SoC#0的存储器101)的访问竞争的情况下，例如能够通过信号量型的处理实现排他访问。这里，排他访问的实现要求对从机0(SoC#0的存储器101)设置排他访问监视器。这里，图7(b)所示的Slave 0的排他访问监视器监视访问Slave 0的地址，例如，在从Master 0对Slave 0的排他访问中，Master 1能够对Slave 0的其它的地址进行访问。
图8是用于说明在AXI中使用的响应的图。如图8所示，例如在AXI使用的应答(响应)对于两位的RRESP[1:0]以及BRESP[1:0]的值“00”、“01”、“10”以及“11”，有“OKAY”、“EXOKAY”、“SLVERR”以及“DECERR”四个种类。
这里，“OKAY”表示通常访问成功或排他访问失败，“EXOKAY”表示排他读出，或者，排他写入的任意一个成功，而且，“SLVERR”表示从机错误，表示从从机向主机的错误通知。另外，“DECERR”表示解码错误，表示访问目的地的地址不存在从机，通常由因特网连接生成。
即，在写(写入)的情况下，对脉冲整体，返回一个响应，另外在读(读出)的情况下，对脉冲内的每个数据转送返回响应。这里，要求能够按照数据转送返回不同的响应，另外即使在中途产生错误，也进行要求的次数的转送。
图9是用于说明AXI中的排他访问的动作的图。这里，在排他访问的动作中，基本为信号量访问(读·修改·写)。
如图9(a)所示，若主机实施排他读(ARLOCK[0:1]＝“01”)，则排他监视器保存地址和ID，从机以“EXOKAY”返回读数据。此外，不与排他访问对应的从机能够通过返回“OKAY”，通知与主机非对应。
如图9(b)所示，若主机实施数据的修改(modify)，则在该期间，排他监视器监视信号量区域是否未被其它的主机改写。此外，排他监视器只要不产生从其它的主机(ID)的写入，或者向其它的地址的排他读则继续进行监视。
如图9(c)所示，若主机对更新后的数据进行排他写(AWLOCK[0:1]＝“01”)，则若排他监视器监视相同的地址中，则保证排他性，所以实施写，并返回“EXOKAY”。另外，若排他监视器不为监视该地址中，则不能够保证排他性，所以不进行写动作并返回“OKAY”。
然而，由于在PCIe未设置排他控制的功能，所以例如在通过PCIe连接应用了AXI的两个SoC#0与SoC#1的系统(信息处理装置)中，难以进行适当的排他控制。
图10是用于说明图1所示的信息处理装置中的读访问动作的一个例子的图。图11是用于说明图10所示的信息处理装置中的排他读访问动作的一个例子的图，是用于说明排他读访问动作中的AXI指令的转换的图。
在图10以及图11中，在SoC#0以及SoC#1的内部使用于指令、各种信息的交接的总线为AXI，与排他读访问对应，另一方面在SoC#0与SoC#1之间使用于指令、各种信息的交接的总线为PCIe，不与排他读访问对应。此外，在图11中，“xxxx”表示读数据，“yy”表示排他响应。另外，作为Misc信号，使用ARUSER[x:0](例如，排他访问＝“1”)。
如图10以及图11所示，首先，从SoC#0的CPU102(CPU#0)发行排他读访问(排他读指令)(处理S1)，并通过排他指令转换模块A-1保持排他读指令(处理S2：AR ARLOCK＝“01”)。接下来，通过A-1，在AXI的Misc信号设置排他读信息(处理S3：AR ARUSER＝“1”)。然后，从A-1例如对SoC#0的外部连接电路(链接控制电路106以及PCIe PHY107:PCIe#0)发行通常读指令(带Misc信号)(处理S4：AR ARLOCK＝“00”，ARUSER＝“1”)。
然后，从PCIe#0(SoC#0的外部连接电路)向PCIe#1(SoC#1的外部连接电路)发行在报头信息包含排他控制信息的读指令(处理S5)，并从PCIe#1向排他指令生成模块B-1发行通常读指令(带Misc信号)(处理S6：AR ARLOCK＝“00”，ARUSER＝“1”)。然后，通过B-1保持通常读指令(带Misc信号)(处理S7)，并根据Misc信号的排他读信息生成排他读指令(处理S8)。
接下来，从B-1向SoC#1的存储器101(DDR#1)发行排他读指令(处理S9：AR ARLOCK＝“01”)，DDR#1发行排他读响应(处理S10)，然后，通过B-1保持排他读响应(处理S11：RRDATA＝“xxxx”，RRESP＝“yy”)。
然后，从B-1向PCIe#1输出读数据(Read Data)作为通常读指令的响应(处理S12：RRDATA＝“xxxx”，RRESP＝“00”)，并从B-1，基于保持的排他读响应，向排他响应发行模块A-2发行表示为排他读响应的识别信息(排他读响应信息)(处理S13：R RRESP＝“yy”)。然后，通过A-2，向PCIe#1发行将排他读响应信息作为写数据(Write Data)的通常写指令，PCIe#1接受通常写指令，并向A-2发行表示通常写的成功的响应(处理S14：AW AWLOCK＝“00”，WWDATA＝“yy”，B BRESP＝“00”)。
然后，从PCIe#1向PCIe#0转送读数据(Read Data)/写数据(Write Data)(处理S15)，并从PCIe#0向A-1转送针对通常读指令的读数据(处理S16：R RDATA＝“xxxx”，RRESP＝“00”)。然后，从PCIe#0向排他响应接收模块B-2发行将排他读响应信息作为写数据的通常写指令，B-2接受通常写指令，并向PCIe#0发行表示通常写的成功的响应(处理S17：AWAWLOCK＝“00”，W WDATA＝“yy”，B BRESP＝“00”)。然后，从B-2向A-1转送排他读响应信息(处理S18：W WDATA＝“yy”)，通过A-1合并读数据/排他读响应信息，将排他读响应转送给CPU#0(处理S19：R RDATA＝“xxxx”，RRESP＝“yy”)。
如以上那样，例如，能够实现经由未准备排他读功能的PCIe连接的两个具有排他读功能的AXI规格的半导体集成电路(SoC)间的排他读处理。即，即使在不同的规格的总线间也能够进行排他访问的传输。
图12是用于说明图1所示的信息处理装置中的写访问动作的一个例子的图。图13是用于说明图12所示的信息处理装置中的排他写访问动作的一个例子的图，是用于说明排他写访问动作中的AXI指令的转换的图。
在图12以及图13中，在SoC#0以及SoC#1的内部使用于指令、各种信息的交接的总线为AXI，与排他写访问对应，另一方面在SoC#0与SoC#1之间使用于指令、各种信息的交接的总线为PCIe，不与排他写访问对应。此外，在图13中，“xx”表示写数据，“yy”表示排他响应。另外，作为Misc信号，使用AWUSER[x:0](例如，排他访问＝“1”)。
如图12以及图13所示，首先，从CPU#0(SoC#0的CPU102)发行排他写访问(排他写指令)(处理S21)，并通过排他指令转换模块A-1保持排他写指令(处理S22：AW AWLOCK＝“01”，W WDATA＝“xx”)。接下来，通过A-1，在AXI的Misc信号设置排他写信息(处理S23)。然后，从A-1，例如对PCIe#0(SoC#0的外部连接电路106、107)发行通常写指令(带Misc信号)(处理S24：AW AWLOCK＝“00”，AWUSER＝“1”，W WDATA＝“xx”)。
然后，从PCIe#0向PCIe#1发行在报头信息包含排他控制信息的写指令(处理S25)，并从PCIe#1向排他指令生成模块B-1发行通常写指令(带Misc信号)，B-1接受通常写指令(带Misc信号)，并向PCIe#1发行表示接受成功的响应(处理S26：AW AWLOCK＝“00”，AWUSER＝“1”，W WDATA＝“xx”，B BRESP＝“00”)。然后，通过B-1保持通常写指令(带Misc信号)(处理S27)，并根据Misc信号的排他写信息生成排他写指令(处理S28)。
接下来，从B-1向DDR#1(SoC#1的存储器101)发行排他写指令(处理S29：AW AWLOCK＝“01”，W WDATA＝“xx”)，DDR#1发行排他写响应(处理S30)，然后，通过B-1保持排他写响应(处理S31：B BRESP“yy”)。
然后，从B-1基于保持的排他写响应，向排他响应发行模块A-2发行表示为排他写响应的识别信息(排他写响应信息)(处理S32：B BRESP“yy”)，并通过A-2，向PCIe#1发行将排他写响应信息作为写数据(Write Data)的通常写指令，PCIe#1接受通常写指令，并向A-2发行表示通常写的成功的响应(处理S33：AW AWLOCK＝“00”，W WDATA＝“yy”，B BRESP＝“00”)。
然后，从PCIe#1向PCIe#0转送写数据(处理S34)，并从PCIe#0向排他响应接收模块B-2发行将排他写响应信息作为写数据的通常写指令，B-2接受通常写指令，并向PCIe#0发行表示通常写的成功的响应(处理S35：AW AWLOCK＝“00”，W WDATA＝“yy”，B BRESP＝“00”)。然后，从B-2向A-1转送排他写响应信息(处理S36)，并通过A-1向CPU#0转送排他写响应(处理S37：B BRESP＝“yy”)。
如以上那样，例如能够实现经由未准备排他写功能的PCIe连接的两个具有排他写功能的AXI规格的半导体集成电路(SoC)间的排他写处理。即，即使在不同的规格的总线间也能够进行排他访问的传输。
图14是用于说明图10以及图11所示的信息处理装置中的排他读访问动作的其它的例子的图，是用于说明不使用AXI的Misc信号而进行排他读访问动作的例子的图。
根据图14与上述的图11的比较可知，在不使用Misc信号进行排他读访问动作的本变形例中，除了图11所示的处理S1～S19之外，还设置处理S4'以及S6'。
即，与从排他指令转换模块A-1对PCIe#0发行通常读的处理S4(AR ARLOCK＝“00”，ARUSER＝“1”)一起，进行处理S4'。在处理S4'中，例如通过使AW AWLOCK＝“00”，W WDATA＝“1”，从A-1对PCIe#0发行排他读信息作为AXI的通常写指令。然后，PCIe#0接受通常写指令，并向A-1发行表示接受成功的响应。
并且，与从PCIe#1向排他指令生成模块B-1发行通常读的处理S6(AR ARLOCK＝“00”，ARUSER＝“1”)一起，进行处理S6'。在处理S6'中，例如通过使AW AWLOCK＝“00”，WWDATA＝“1”，从PCIe#1对B-1发行排他读信息作为AXI的通常写指令，B-1接受通常写指令，并向PCI#1发行表示接受成功的响应。
然后，B-1根据通常读指令(处理S6)和排他读信息的通常写指令(处理S6')，生成AXI的排他读指令。同样地，也能够不使用Misc信号而实现排他写访问动作。这样，能够不使用PCIe的Misc信号而实现排他访问处理。
图15是表示本实施方式所涉及的信息处理装置的其它的例子的框图，示出利用PCIe200连接AXI规格的三个SoC(SoC#0、SoC#1、SoC#2)100的信息处理装置的例子。即，根据图15与上述的图1的比较可知，图15所示的信息处理装置与相对于图1所示的信息处理装置追加了SoC#2的装置对应。
这里，基于SoC#2以及存储器101的电路基板300例如相当于主板，对该主板(SoC#2)的插头插入两个电路基板300(SoC#0、SoC#1)。此时，对SoC#0～SoC#2分配有用于识别各个SoC(半导体集成电路)的编号(SoC编号)，或者，对SoC#0～SoC#1分配有用于识别搭载了SoC100的电路基板300的端口编号(相当于主板(SoC#2)的插头的编号)。
此外，图15例如假定SoC#0的CPU102访问与SoC#1连接的存储器101的情况，激活(打开)SoC#0的总线控制电路1中的模块A-1以及B-2、和SoC#1的总线控制电路1中的模块A-2以及B-1。另外，在SoC#2设置有两组外部连接电路(106、107)以及总线控制电路1，在SoC#0与SoC#1间的访问时，全部去激活(关闭)各个总线控制电路1中的A-1、A-2、B-1、B-2。并且，SoC100(电路基板300)的数目并不限定于两个或者三个，如上述那样也可以连接更多的SoC(电路基板)。
图16是用于说明图2所示的总线控制电路(排他访问电路)中的读通道的排他指令转换模块的一个例子的图。如图16所示，排他指令转换模块A-1包含在参照图10以及图11说明的读访问动作时，进行读地址(AR)通道的转换处理的模块A-11以及读数据(R)通道的转换处理的模块A-12。
模块A-11通过图10以及图11中的处理S1，从CPU#0(内部连接电路103)接受S_A1_ARLOCK以及S_A1_ARADDR，转换为D_A1_ARLOCK、D_A1_ARID[x]以及D_A1_ARUSER[0]并输出给PCIe#0(处理S4)。此外，如以下详述的那样，作为D_A1_ARLOCK以及D_A1_ARADDR使用S_A1_ARLOCK以及S_A1_ARADDR。
即，A-11在S_A1_ARLOCK＝“01”(排他访问)时，将D_A1_ARLOCK＝“00”(通常访问)、D_A1_ARID[x]＝“1”(为了在R通道的排他指令识别，附加给x位的ARID[x-1:0])、以及D_A1_ARUSER[0]＝“1”(排他指令信息)输出给PCIe#0。另外，A-11在S_A1_ARLOCK＝“01”时，将D_A1_ARADDR的值作为B2_ARADDR(指令识别用)，转送给排他响应接收模块B-2。
并且，A-11在不为S_A1_ARLOCK＝“01”时，接受S_A1_ARLOCK以及S_A1_ARADDR，转换为D_A1_ARLOCK＝S_A1_ARLOCK、D_A1_ARID[x]＝“0”、以及D_A1_ARUSER[0]＝“0”并输出给PCIe#0。
模块A-12通过图10以及图11中的处理S16，从PCIe#0接受S_A1_RID[x]以及S_A1_RRESP，转换为D_A1_RRESP并输出给内部连接电路103(CPU#0)(处理S19)。即，A-12在S_A1_RID[x]＝“1”时，将D_A1_RRESP＝B2_RRESP(排他响应值)输出给CPU#0。另外，A-12在S_A1_RID[x]＝“0”时，将D_A1_RRESP＝S_A1_RRESP输出给CPU#0。此外，B-2对A-12输出B2_RRESP。
图17是用于说明图2所示的总线控制电路中的写通道的排他指令转换模块的一个例子的图。如图17所示，排他指令转换模块A-1包含在参照图12以及图13说明的写访问动作时，进行写地址(AW)通道的转换处理的模块A-13、进行写数据(W)通道的转换处理的模块A-14以及进行写响应(B)通道的转换处理的模块A-15。
模块A-13通过图12以及图13中的处理S21，从CPU#0接受S_A1_AWLOCK以及S_A1_AWADDR，转换为D_A1_AWLOCK、D_A1_AWID[x]以及D_A1_AWUSER[0]并输出给选择器10(PCIe#0)(处理S22～S24)。这里，如以下详述的那样，作为D_A1_AWLOCK以及D_A1_AWADDR使用S_A1_AWLOCK以及S_A1_AWADDR。
即，A-13在S_A1_AWLOCK＝“01”(排他访问)时，将D_A1_AWLOCK＝“00”(通常访问)、D_A1_AWID[x]＝“1”(为了在B通道的排他指令识别，附加给x位的AWID[x-1:0])、以及D_A1_AWUSER[0]＝“1”(排他指令信息)输出给选择器10。另外，A-13在S_A1_AWLOCK＝“01”时，将D_A1_AWADDR的值作为B2_AWADDR(指令识别用)，转送给排他响应接收模块B-2。
并且，A-13在不为S_A1_AWLOCK＝“01”时，接受S_A1_AWLOCK以及S_A1_AWADDR，转换为D_A1_AWLOCK＝S_A1_AWLOCK、D_A1_AWID[x]＝“0”、以及D_A1_AWUSER[0]＝“0”并输出给选择器10。这里，虽然表示是否为排他访问的S_A1_AWLOCK为两位的数据(“01”)，但也可以是一位的数据(“0”或者“1”)。
模块A-14通过图12以及图13中的处理S21，从CPU#0接受S_A1_AWLOCK，转换为D_A1_WID[x]并输出给选择器10(PCIe#0)(处理S22～S24)。即，A-14在S_A1_AWLOCK＝“01”(排他访问)时，使D_A1_WID[x]＝“1”(为了与AW通道配合)，在不为S_A1_AWLOCK＝“01”时，使D_A1_WID[x]＝“0”。此外，A-14的输出(D_A1_WID[x])输入到选择器10。
模块A-15接受S_A1_BID[x]以及S_A1_BRESP，转换为D_A1_BRESP并输出给内部连接电路103(CPU#0)(处理S37)。即，A-15在S_A1_BID[x]＝“1”时，将D_A1_BRESP＝B2_BRESP(排他响应值)输出给CPU#0，在S_A1_BID[x]＝“0”时，将D_A1_BRESP＝S_A1_BRESP输出给CPU#0。这里，排他响应接收模块B-2对A-15输出B2_BRESP。另外，在选择器10也输入有排他响应发行模块A-2的输出(AW、W以及B通道的输出)，例如，在接收了参照图21后述的排他响应发行识别信号(SS)时，选择A-2的输出，否则，选择A-1的输出。
图18是用于说明图2所示的总线控制电路中的排他响应接收模块的一个例子的图。如图18所示，排他响应接收模块B-2包含在参照图10～图13说明的访问动作时，在排他指令转换模块A-1以及PCIe#0之间进行信号的交接以及转换的三个模块B-21、B-22以及B-23。
模块B-21从排他指令转换模块A-1接受B2_ARADDR以及B2_AWADDR，并且从PCIe#0的AW通道接受S_B2_AWADDR，生成排他响应接收识别信号(SR)并输出给B-22。即，在B-21中，在S_B2_AWADDR与B2_ARADDR或者B2_AWADDR一致的情况下，判定为针对从A-1发行的排他指令的排他响应，并将排他响应接收识别信号SR输出给B-22。
模块B-22经由PCIe#0的W通道接受S_B2_WDATA，基于来自B-21的排他响应接收识别信号SR，将S_B2_WDATA转换为B2_RRESP以及B2_BRESP并输出给A-1。即，根据排他响应接收识别信号SR，可知为针对从A-1发行的排他指令的排他响应，所以将赋给S_B2_WDATA的排他响应值作为B2_RRESP或者B2_BRESP转送给A-1。此外，模块B-23是接受来自PCIe#0的写响应(B)通道的信息的模块，但与本实施方式无关，所以省略其说明。
图19是用于说明图2所示的总线控制电路中的读通道的排他指令生成模块的一个例子的图。如图19所示，排他指令生成模块B-1包含在参照图10以及图11说明的读访问动作时，进行AR通道的转换处理的模块B-11以及进行R通道的转换处理的模块B-12。
模块B-11作为图10以及图11中的处理S6，从PCIe#1接受S_B1_ARLOCK、S_B1_ARADDR以及S_B1_ARUSER，转换为D_B1_ARLOCK以及D_B1_ARID[y]并输出给内部连接电路103(DDR#1)(处理S7～S10)。
即，B-11在S_B1_ARUSER[0]＝“1”(排他指令)时，将D_B1_ARLOCK＝“01”(排他指令)、以及D_B1_ARID[y]＝“1”(为了在R通道的排他指令识别，附加给y位的ARID[y-1:0])输出给DDR#1。另外，B-11在S_B1_ARUSER＝“1”时，将D_B1_ARADDR的值作为A2_ARADDR(指令识别用)，转送给排他响应发行模块A-2。并且，B-11在S_B1_ARUSER[0]＝“0”时，将D_B1_ARLOCK＝S_B1_ARLOCK、以及D_B1_ARID[y]＝“0”输出给DDR#1。
模块B-12作为图10以及图11中的处理S11，接受S_B1_RRESP以及S_B1_RID[y]，转换为D_B1_RRESP并输出给PCIe#1(处理S12)。即，B-12在S_B1_RID[y]＝“1”时，将D_B1_RRESP＝“00”、以及A2_RRESP＝S_B1_RRESP(排他响应值)输出给PCIe#1。并且，B-12对A-2输出A2_RRESP。
图20是用于说明图2所示的总线控制电路中的写通道的排他指令生成模块的一个例子的图。如图20所示，排他指令生成模块B-1包含在参照图12以及图13说明的写访问动作时，进行AW通道的转换处理的模块B-13、进行W通道的转换处理的模块B-14以及进行B通道的转换处理的模块B-15。
模块B-13通过图12以及图13中的处理S26，从PCIe#1接受S_B1_AWLOCK、S_B1_AWADDR以及S_B1_AWUSER[0]，转换为D_B1_AWLOCK以及D_B1_AWID[y]并输出给内部连接电路103(DDR#1)(处理S27～S30)。
即，B-13在S_B1_AWUSER[0]＝“1”(排他指令)时，将D_B1_AWLOCK＝“01”(排他指令)、D_B1_AWID[y]＝“1”(为了在B通道的排他指令识别，附加给y位的AWID[y-1:0])、以及D_B1_AWADDR的值作为A2_AWADDR(指令识别用)，转送给排他响应发行模块A-2。并且，B-13在S_B1_AWUSER[0]＝“0”时，将D_B1_AWLOCK＝S_B1_AWLOCK、以及D_B1_AWID[y]＝“0”输出给DDR#1。
模块B-15接受S_B1_BRESP以及S_B1_BID[y]，转换为D_B1_BRESP并输出给PCIe#1。即，B-15在S_B1_BID[y]＝“1”时，将D_B1_BRESP＝“00”、以及A2_BRESP＝S_B1_BRESP(排他响应值)输出给PCIe#1。并且，B-15对A-2输出A2_BRESP。
另外，B-15在S_B1_BID[y]＝“0”时，将D_B1_BRESP＝S_B1_BRESP输出给PCIe#1。此外，模块B-14使来自PCIe#1的W通道的数据直接通过并输出给DDR#1。
图21是用于说明图2所示的总线控制电路中的写通道的排他响应发行模块的一个例子的图。如图21所示，排他响应发行模块A-2包含在参照图12以及图13说明的写访问动作时，进行AW通道的转换处理的模块A-21、进行W通道的转换处理的模块A-22以及进行B通道的转换处理的模块A-23。
模块A-21通过图12以及图13中的处理S32，从排他指令生成模块B-1接受B1_ARADDR以及B1_AWADDR，转换为D_A2_AWADDR并输出给选择器10(PCIe#1)(处理S13)。即，A-21若接收来自后述的模块A-22的排他响应发行识别信号SS，则将B1_ARADDR或者B1_AWADDR的值作为D_A2_AWADDR，将将排他响应用的AW指令发行给AW通道(选择器10)。
模块A-22从B-1接受B1_RRESP以及B1_BRESP，转换为D_A2_WDATA并输出给选择器10(PCIe#1)。即，A-22接收B1_RRESP或者B1_BRESP之后发行排他响应，所以将排他响应发行识别信号SS转送给AW通道以及选择器10。另外，将B1_RRESP或者B1_BRESP的值作为排他响应值，转换为D_A2_WDATA。此外，模块A-23与本实施方式无关，所以省略其说明。
这里，如图21以及图17所示，在PCIe#1与排他指令转换模块A-1以及排他响应发行模块A-2之间设置有选择器10，在PCIe#1与A-1或者A-2之间转送通过该选择器10选择的信号。即，选择器10在接收了排他响应发行识别信号SS时，选择A-2的路径，否则，选择A-1的路径。
图22以及图23是用于说明参照图1以及图2说明的信息处理装置中的包含ST位[7:0]的报头信息的生成/复原方法的图，是用于说明参照图15所示的SoC编号、端口编号的信息的获取的图。此外，在图22以及图23中，例如存储器(DDR Memory 101)、存储器连接电路(104、105)以及IP宏(108)等无关所以省略。
如图22所示，SoC100例如相对于参照图1说明的SoC，还包含闪存(Flash)控制器111、电子熔断器(eFUSE)112以及设定值寄存器113。此外，闪存控制器111例如控制设置在外部的闪存(或者，eEPROM)114。
包含闪存控制器111、电子熔断器(eFUSE)112以及设定值寄存器113。此外，闪存控制器111例如控制设置在外部的闪存、非易失性存储器(Electrically ErasableProgrammable Read-Only Memory：Flash/eEPROM：外部存储器)114。
在外部存储器(Flash/eEPROM)114或者电子熔断器112预先储存有SoC编号、端口编号，例如在电源启动时，CPU(或者，控制器)102读出储存于该外部存储器114或者电子熔断器112的值，并复制到设定值寄存器113。然后，通过总线控制电路(排他访问电路)1读出复制到设定值寄存器113的值，并在识别出各个SoC的状态下，进行上述的排他访问处理。此外，也能够不经由设定值寄存器113，而CPU102直接将从外部存储器114或者电子熔断器112读出的值设定到总线控制电路1。
具体而言，如图23所示，能够使用参照图3说明的PCIe的TLP报头中的ST位(ST[7:0])。即，总线控制电路(PCIe Exclusive Access Unit)1例如从SoC#0的设定值寄存器113读出SoC编号(SoC Number[5:0])以及端口编号(Port Number)。并且，经由内部连接电路(Interconnect)103读出AxLOCK[1:0]以及AxADDR[31:0]，并例如进行上述的处理，将AxUSER[7:0]、AxUSER[10:8]以及AxADDR[31:0]输出给PCIE#。
这里，SoC#0中的数据例如进行SoC Number[5:0]+Port Number+AxLOCK[1:0]→AxUSER[7:0]→ST[7:0]这样的转换(生成)，另外，进行AxLOCK[1:0]→AxUSER[10:8]→TH+PH[1:0]这样的转换，从而转换为报头信息。此外，如上述那样，例如，AxLOCK可以不为AxLOCK[1:0]这样的两位的信息，而为一位的信息，但例如能够使用为“01”为排他访问且“00”为通常访问。另外，AxUSER[10:8]能够转送三位的信息，但例如只要固定一位，并使用其它的两位即可。
这样一来，例如，作为PCIe的TLP报头的ST[7:0]、TH以及PH[1:0]编入的信息例如在SoC#1中复原。即，例如设为TH+PH[1:0]→AxUSER[10:8]→AxLOCK[1:0]，另外，设为ST[7:0]→AxUSER[7:0]]→响应用发送源信息保持，对编入PCIe的TLP报头的信息进行复原。这样一来，在SoC#1中，从PCIe#1向总线控制电路1输入AxUSER[7:0]、AxUSER[10:8]以及AxADDR[31:0]，并从总线控制电路1向内部连接电路103输出AxLOCK[1:0]以及AxADDR[31:0]。
此外，当然也能够在SoC#1中设置设定值寄存器113，并进行与上述反向(从SoC#1向SoC#0)的处理。另外，上述的PCIe的TLP报头中的ST[7:0]、TH以及PH[1:0]的使用仅为一个例子，当然也能够使用报头的其它的位字段，或者，各总线规格下的适当的位字段。
以上，对实施方式进行了说明，但这里记载的全部的例子、条件均以帮助发明以及应用于技术的发明的概念的理解为目的而记载，特别是记载的例子、条件并不对发明的范围进行限定。另外，说明书的那样的记载并不是示出发明的优点以及缺点的记载。虽然对发明的实施方式进行了详细的记载，但应该理解在不脱离发明的精神以及范围内能够进行各种变更、置换、变形。
附图标记说明
1…总线控制电路(排他访问电路：PCIe Exclusive Access Unit)，10…选择器，11…第一转换部(Interconnect to PCIe Bus Bridge)，12…第二转换部(PCIe toInterconnect Bus Bridge)，100…半导体集成电路(SoC)，101…存储器(DDR Memory)，102…CPU(控制器)，103…内部连接电路(Interconnect)，104…存储器控制电路(DDRController)，105…存储器的接口IP宏(DDR PHY)，106…链接控制电路(PCIe Link)，107…PCIe的接口IP宏(PCIe的物理层：PCIe PHY)，108…IP宏(IP)，111…闪存(Flash)控制器，112…电子熔断器(eFUSE)，113…设定值寄存器，114…外部存储器(Flash/eEPROM)，200…PCIe总线(PCIe)，300…电路基板，A-1…排他指令转换模块，A-2…排他响应发行模块，B-1…排他指令生成模块，B-2…排他响应接收模块。

Claims (23)

1.一种总线控制电路，是对具有第一格式的与排他访问对应的第一总线规格的第一排他指令、和具有适合第二总线规格的第二格式的上述第一总线规格的第二排他指令进行相互转换，进行上述第一总线规格以及上述第二总线规格之间的排他指令的传输的总线控制电路，其中，上述第二总线规格与上述第一总线规格不同且不与排他访问对应，
其特征在于，具有：
排他指令转换电路，其在从上述第一排他指令向上述第二排他指令的转换时，接受上述第一排他指令，转换为上述第二排他指令并输出；
排他指令生成电路，其在从上述第二排他指令向上述第一排他指令的转换时，接受上述第二排他指令并生成上述第一排他指令；
排他响应发行电路，其在从上述第二排他指令向上述第一排他指令的转换时，发行针对上述第二排他指令的排他响应信息；
排他响应接收电路，其在从上述第一排他指令向上述第二排他指令的转换时，接受针对上述第二排他指令的排他响应信息。
2.根据权利要求1所述的总线控制电路，其特征在于，
上述第一排他指令是基于上述第一总线规格预先准备的指令，
为了进行排他访问，基于上述第二总线规格中的规定的位字段生成上述第二排他指令。
3.根据权利要求2所述的总线控制电路，其特征在于，
用于生成上述第二排他指令的、上述第二总线规格中的规定的位字段包含于上述第二总线规格中的数据包的报头部分。
4.根据权利要求1～3中任意一项所述的总线控制电路，其特征在于，
还具有基于从上述排他响应发行电路输出的排他响应发行识别信号，控制上述第二总线规格的第二总线所连接的路径与上述排他指令转换电路的路径或者上述排他响应发行电路的路径的连接的选择器。
5.根据权利要求1～4中任意一项所述的总线控制电路，其特征在于，
上述第一总线规格的第一总线是AXI(注册商标)规格的总线。
6.根据权利要求1～5中任意一项所述的总线控制电路，其特征在于，
上述第二总线规格的第二总线是PCIe(注册商标)规格的总线。
7.根据权利要求6所述的总线控制电路，其特征在于，
基于上述PCIe(注册商标)规格的总线的TLP报头中的规定的位字段生成上述第二排他指令。
8.根据权利要求1～7中任意一项所述的总线控制电路，其特征在于，
在从上述第一排他指令向上述第二排他指令的转换时，
上述排他响应接收电路对上述排他指令转换电路发行针对上述第二排他指令的排他响应信息，
上述排他指令转换电路基于针对上述第二排他指令的排他响应信息，生成针对上述第一排他指令的排他响应。
9.根据权利要求8所述的总线控制电路，其特征在于，
在从上述第一排他指令向上述第二排他指令的转换时，
上述排他指令转换电路接受针对通常指令的响应，并基于针对上述通常指令的响应和针对上述第二排他指令的排他响应信息，生成针对上述第一排他指令的排他响应。
10.根据权利要求1～9中任意一项所述的总线控制电路，其特征在于，
在从上述第二排他指令向上述第一排他指令的转换时，
上述排他指令生成电路接受针对上述第一排他指令的排他响应，并基于针对上述第一排他指令的排他响应，向上述排他响应发行电路发行针对上述第一排他指令的排他响应信息，
上述排他响应发行电路基于针对上述第一排他指令的排他响应信息，生成针对上述第二排他指令的排他响应信息。
11.根据权利要求10所述的总线控制电路，其特征在于，
在从上述第二排他指令向上述第一排他指令的转换时，
上述排他指令生成电路基于针对上述第一排他指令的排他响应，除了针对上述第一排他指令的排他响应信息之外，还生成针对通常指令的响应。
12.一种半导体集成电路，其特征在于，具有：
总线控制电路，其对具有第一格式的与排他访问对应的第一总线规格的第一排他指令、和具有适合第二总线规格的第二格式的上述第一总线规格的第二排他指令进行相互转换，进行上述第一总线规格以及上述第二总线规格之间的排他指令的传输，其中上述第二总线规格与上述第一总线规格不同且不与排他访问对应；
上述第一总线规格的内部电路；
内部连接电路，其在上述总线控制电路与上述内部电路之间进行信号的交接；以及
外部连接电路，其在上述总线控制电路与上述第二总线规格的外部总线之间进行信号的交接，
上述总线控制电路具有：
排他指令转换电路，其在从上述第一排他指令向上述第二排他指令的转换时，接受上述第一排他指令，转换为上述第二排他指令并输出；
排他指令生成电路，其在从上述第二排他指令向上述第一排他指令的转换时，接受上述第二排他指令并生成上述第一排他指令；
排他响应发行电路，其在从上述第二排他指令向上述第一排他指令的转换时，发行针对上述第二排他指令的排他响应信息；
排他响应接收电路，其在从上述第一排他指令向上述第二排他指令的转换时，接受针对上述第二排他指令的排他响应信息。
13.根据权利要求12所述的半导体集成电路，其特征在于，
上述第一排他指令是基于上述第一总线规格预先准备的指令，
为了进行排他访问，基于上述第二总线规格中的规定的位字段生成上述第二排他指令。
14.根据权利要求12或者权利要求13所述的半导体集成电路，其特征在于，
上述第一总线规格的第一总线为AXI(注册商标)规格的总线，
上述第二总线规格的第二总线为PCIe(注册商标)规格的总线。
15.根据权利要求14所述的半导体集成电路，其特征在于，
基于上述PCIe(注册商标)规格的总线的TLP报头中的规定的位字段生成上述第二排他指令。
16.根据权利要求15所述的半导体集成电路，其特征在于，
生成上述第二排他指令的上述TLP报头中的规定的位字段包含识别上述半导体集成电路的信息、以及表示是否为排他访问的信息。
17.根据权利要求12～16中任意一项所述的半导体集成电路，其特征在于，
在从上述第一排他指令向上述第二排他指令的转换时，
上述排他响应接收电路对上述排他指令转换电路发行针对上述第二排他指令的排他响应信息，
上述排他指令转换电路基于针对上述第二排他指令的排他响应信息，生成针对上述第一排他指令的排他响应。
18.根据权利要求17所述的半导体集成电路，其特征在于，
在从上述第一排他指令向上述第二排他指令的转换时，
上述排他指令转换电路接受针对通常指令的响应，并基于针对上述通常指令的响应和针对上述第二排他指令的排他响应信息，生成针对上述第一排他指令的排他响应。
19.根据权利要求12～18中任意一项所述的半导体集成电路，其特征在于，
在从上述第二排他指令向上述第一排他指令的转换时，
上述排他指令生成电路接受针对上述第一排他指令的排他响应，并基于针对上述第一排他指令的排他响应，向上述排他响应发行电路发行针对上述第一排他指令的排他响应信息，
上述排他响应发行电路基于针对上述第一排他指令的排他响应信息，生成针对上述第二排他指令的排他响应信息。
20.根据权利要求19所述的半导体集成电路，其特征在于，
在从上述第二排他指令向上述第一排他指令的转换时，
上述排他指令生成电路基于针对上述第一排他指令的排他响应，除了针对上述第一排他指令的排他响应信息之外，还生成针对通常指令的响应。
21.一种电路基板，其特征在于，具有：
权利要求12～20中任意一项所述的半导体集成电路；以及
存储器，其至少与上述半导体集成电路连接，且被上述半导体集成电路和与上述半导体集成电路不同的电路共享。
22.一种信息处理装置，是具有多个权利要求21所述的电路基板的信息处理装置，其特征在于，
通过上述第二总线规格的第二总线连接各个上述电路基板。
23.一种总线控制方法，是对具有第一格式的与排他访问对应的第一总线规格的第一排他指令、和具有适合第二总线规格的第二格式的上述第一总线规格的第二排他指令进行相互转换，进行上述第一总线规格以及上述第二总线规格之间的排他指令的传输的总线控制方法，其中，上述第二总线规格与上述第一总线规格不同且不与排他访问对应，
其特征在于，
在从上述第一排他指令向上述第二排他指令的转换时，接受上述第一排他指令，转换为上述第二排他指令并输出，
在从上述第一排他指令向上述第二排他指令的转换时，接受针对上述第二排他指令的排他响应信息，
在从上述第二排他指令向上述第一排他指令的转换时，接受上述第二排他指令并生成上述第一排他指令，
在从上述第二排他指令向上述第一排他指令的转换时，发行针对上述第二排他指令的排他响应信息。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515047B1 (en) * 2018-05-17 2019-12-24 Xilnx, Inc. Pipelined data channel with ready/valid handshaking
IT202000009364A1 (it) * 2020-04-29 2021-10-29 St Microelectronics Srl Procedimento per accedere a una memoria e circuito corrispondente
US11762785B2 (en) * 2021-05-03 2023-09-19 Mellanox Technologies, Ltd. Peripheral component interconnect attributes shared using address bits
CN113031496B (zh) * 2021-05-27 2021-09-21 之江实验室 一种基于fpga的工业协议映射结构和方法
CN117539820B (zh) * 2024-01-10 2024-05-03 芯动微电子科技(武汉)有限公司 一种PCIe Switch与SoC的互联系统及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191649A (en) * 1990-12-21 1993-03-02 Intel Corporation Multiprocessor computer system with data bus and ordered and out-of-order split data transactions
CN101447931A (zh) * 2008-12-26 2009-06-03 华为技术有限公司 一种排他操作的实现方法和装置
US20120221833A1 (en) * 2011-02-28 2012-08-30 Xilinx, Inc. Integrated circuit with programmable circuitry and an embedded processor system
WO2013094010A1 (ja) * 2011-12-20 2013-06-27 キヤノン株式会社 データ転送装置、データ転送方法およびチップ間通信システム
US20150169495A1 (en) * 2013-12-12 2015-06-18 Marvell World Trade Ltd. Method and apparatus for transferring information within and between system-on-chips via intra-chip and inter-chip hopping buses
CN105260331A (zh) * 2015-10-09 2016-01-20 天津国芯科技有限公司 一种双总线内存控制器
CN105900080A (zh) * 2013-12-12 2016-08-24 马维尔国际贸易有限公司 用于经由芯片内和芯片间跳跃总线在片上系统之内和之间传送信息的方法和装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2830116B2 (ja) * 1989-07-27 1998-12-02 日本電気株式会社 マルチプロセッサシステムにおけるロック制御機構
JPH06110844A (ja) 1992-08-11 1994-04-22 Toshiba Corp 分散共有メモリ型マルチプロセッサシステム
US5522058A (en) 1992-08-11 1996-05-28 Kabushiki Kaisha Toshiba Distributed shared-memory multiprocessor system with reduced traffic on shared bus
JP2636760B2 (ja) 1994-12-07 1997-07-30 日本電気株式会社 マルチプロセッサシステム
US7861027B2 (en) 2008-05-30 2010-12-28 Intel Corporation Providing a peripheral component interconnect (PCI)-compatible transaction level protocol for a system on a chip (SoC)
US20130151750A1 (en) * 2010-08-19 2013-06-13 Balaji Kanigicherla Multi-root input output virtualization aware switch
KR101733203B1 (ko) * 2010-10-13 2017-05-08 삼성전자주식회사 아이디 컨버터를 포함하는 버스 시스템 및 그것의 변환 방법
JP6398309B2 (ja) * 2013-11-27 2018-10-03 株式会社リコー 情報処理装置、および情報処理方法
JP6385761B2 (ja) * 2014-09-02 2018-09-05 株式会社メガチップス バスブリッジ及びバスブリッジ群
US11281618B2 (en) * 2014-10-31 2022-03-22 Xlnx, Inc. Methods and circuits for deadlock avoidance
US10324865B2 (en) * 2016-09-06 2019-06-18 Apple Inc. Maintaining ordering requirements while converting protocols in a communications fabric

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191649A (en) * 1990-12-21 1993-03-02 Intel Corporation Multiprocessor computer system with data bus and ordered and out-of-order split data transactions
CN101447931A (zh) * 2008-12-26 2009-06-03 华为技术有限公司 一种排他操作的实现方法和装置
US20120221833A1 (en) * 2011-02-28 2012-08-30 Xilinx, Inc. Integrated circuit with programmable circuitry and an embedded processor system
WO2013094010A1 (ja) * 2011-12-20 2013-06-27 キヤノン株式会社 データ転送装置、データ転送方法およびチップ間通信システム
US20150169495A1 (en) * 2013-12-12 2015-06-18 Marvell World Trade Ltd. Method and apparatus for transferring information within and between system-on-chips via intra-chip and inter-chip hopping buses
CN105900080A (zh) * 2013-12-12 2016-08-24 马维尔国际贸易有限公司 用于经由芯片内和芯片间跳跃总线在片上系统之内和之间传送信息的方法和装置
CN105260331A (zh) * 2015-10-09 2016-01-20 天津国芯科技有限公司 一种双总线内存控制器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
周金剑: "星载数据采集总线转换技术研究", 《中国优秀硕士学位论文全文数据库信息科技辑》 *

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