JP3191303B2 - 出力信号の遅延時間制御回路 - Google Patents
出力信号の遅延時間制御回路Info
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- JP3191303B2 JP3191303B2 JP00744391A JP744391A JP3191303B2 JP 3191303 B2 JP3191303 B2 JP 3191303B2 JP 00744391 A JP00744391 A JP 00744391A JP 744391 A JP744391 A JP 744391A JP 3191303 B2 JP3191303 B2 JP 3191303B2
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- Japan
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- delay
- circuit
- signal
- logic
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Description
【０００１】
【産業上の利用分野】本発明はドライバを用いて出力信
号を送出する回路に係り、特に該回路の出力信号の遅延
時間のバラツキを、自動的に標準値に近づけることを可
能とする出力信号の遅延時間制御回路に関する。
号を送出する回路に係り、特に該回路の出力信号の遅延
時間のバラツキを、自動的に標準値に近づけることを可
能とする出力信号の遅延時間制御回路に関する。
【０００２】近年、大規模集積回路（ＬＳｉ）の大規模
化、高速化に伴い、多くの装置で使用されるようになっ
て来たが、これらの装置の更なる高速化により、ＬＳｉ
のより上限に近い動作速度での利用が求められている。
化、高速化に伴い、多くの装置で使用されるようになっ
て来たが、これらの装置の更なる高速化により、ＬＳｉ
のより上限に近い動作速度での利用が求められている。
【０００３】ところで、ＬＳｉの動作特性上で出力信号
の遅延時間を考慮した場合、最小動作時間は、標準動作
時間の約１／２であり、最大動作時間は、標準動作時間
の約１.5倍である。
の遅延時間を考慮した場合、最小動作時間は、標準動作
時間の約１／２であり、最大動作時間は、標準動作時間
の約１.5倍である。
【０００４】従って、複数のＬＳｉが１枚のプリント板
ユニットに搭載され、その出力側が共通バスに接続され
ているような場合に、一つのＬＳｉが最小動作時間で動
作し、他のＬＳｉが最大動作時間で動作することを考慮
すると、バスファイト（バス上における複数信号の衝
突）を避けることやメモリに対するライトパルスの如
く、確実にデータを書込めるようにするためには、クロ
ックサイクルを長めにしなければならない。
ユニットに搭載され、その出力側が共通バスに接続され
ているような場合に、一つのＬＳｉが最小動作時間で動
作し、他のＬＳｉが最大動作時間で動作することを考慮
すると、バスファイト（バス上における複数信号の衝
突）を避けることやメモリに対するライトパルスの如
く、確実にデータを書込めるようにするためには、クロ
ックサイクルを長めにしなければならない。
【０００５】これは、ＬＳｉを使用する装置の性能を低
下させることを意味するため、ＬＳｉの出力信号の遅延
時間のバラツキを小さくする必要がある。
下させることを意味するため、ＬＳｉの出力信号の遅延
時間のバラツキを小さくする必要がある。
【０００６】
【従来の技術】従来は、種々のネックからクロックサイ
クルがそれ程高くないため、ＬＳｉの出力信号の遅延時
間のバラツキは問題にならない場合が多く、このバラツ
キが問題となる場合は、ＬＳｉを選別して、最大動作時
間と最小動作時間の比が１.5対０.5ではなく、例えば
１.3対０.7となるようにして、時間保証をしていた。
クルがそれ程高くないため、ＬＳｉの出力信号の遅延時
間のバラツキは問題にならない場合が多く、このバラツ
キが問題となる場合は、ＬＳｉを選別して、最大動作時
間と最小動作時間の比が１.5対０.5ではなく、例えば
１.3対０.7となるようにして、時間保証をしていた。
【０００７】
【発明が解決しようとする課題】上記の如く、従来はＬ
Ｓｉを選別しているが、この場合最大動作時間と最小動
作時間の比が１.5〜１.3対０.5〜０.7のＬＳｉは不良品
となり、ＬＳｉの不良率が上がり、不経済となるという
問題がある。
Ｓｉを選別しているが、この場合最大動作時間と最小動
作時間の比が１.5〜１.3対０.5〜０.7のＬＳｉは不良品
となり、ＬＳｉの不良率が上がり、不経済となるという
問題がある。
【０００８】本発明はこのような問題点に鑑み、ＬＳｉ
として許容される動作時間を満足するものに対し、最大
動作時間と最小動作時間の比のバラツキを自動的に標準
値に近づけることを可能として、上記バスファイトやメ
モリに対するライトパルス等から要求されるクロックサ
イクルの最小値を、より短くすることにより、装置の性
能を向上させることを目的としている。
として許容される動作時間を満足するものに対し、最大
動作時間と最小動作時間の比のバラツキを自動的に標準
値に近づけることを可能として、上記バスファイトやメ
モリに対するライトパルス等から要求されるクロックサ
イクルの最小値を、より短くすることにより、装置の性
能を向上させることを目的としている。
【０００９】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。回路の遅延手段２は、設定手
段３が設定した遅延時間により、ドライバ１をイネーブ
ルとするイネーブル信号を遅延させてドライバ１に送出
する。従って、ドライバ１は回路内で作成された出力信
号を、遅延手段２に設定された遅延時間だけ遅延させて
共通バス５に送出する。
明するブロック図である。回路の遅延手段２は、設定手
段３が設定した遅延時間により、ドライバ１をイネーブ
ルとするイネーブル信号を遅延させてドライバ１に送出
する。従って、ドライバ１は回路内で作成された出力信
号を、遅延手段２に設定された遅延時間だけ遅延させて
共通バス５に送出する。
【００１０】この時、設定手段３は、予め指定された遅
延時間に基づき、前記出力信号の送出タイミングが所定
のタイミングに対し、許容された誤差時間より小さくな
るように、遅延手段２の遅延時間を設定し、出力信号の
送出タイミングが所定のタイミングに近づくようにす
る。
延時間に基づき、前記出力信号の送出タイミングが所定
のタイミングに対し、許容された誤差時間より小さくな
るように、遅延手段２の遅延時間を設定し、出力信号の
送出タイミングが所定のタイミングに近づくようにす
る。
【００１１】又、測定手段４はリセット解除後に、遅延
手段２の設定値を変えて遅延時間を測定し、この測定結
果に基づき、前記所定のタイミングと、イネーブル信号
をドライバ１に供給するタイミングとの差が、最小とな
る遅延時間を、設定手段３に予め指定する。
手段２の設定値を変えて遅延時間を測定し、この測定結
果に基づき、前記所定のタイミングと、イネーブル信号
をドライバ１に供給するタイミングとの差が、最小とな
る遅延時間を、設定手段３に予め指定する。
【００１２】
【作用】上記の如く構成することにより、回路が共通バ
ス５に送出する出力信号の送出タイミングは、所定のタ
イミングに対して、誤差が少なくなるため、最大動作時
間と最小動作時間の比のバラツキが自動的に標準値に近
づき、バスファイトを避けるためや、メモリに対して確
実にデータが書込めるようなライトパルスを送出するた
め等に要求されるクロックサイクルの最小値を、より短
くすることが可能で、装置の性能を向上させることが出
来る。
ス５に送出する出力信号の送出タイミングは、所定のタ
イミングに対して、誤差が少なくなるため、最大動作時
間と最小動作時間の比のバラツキが自動的に標準値に近
づき、バスファイトを避けるためや、メモリに対して確
実にデータが書込めるようなライトパルスを送出するた
め等に要求されるクロックサイクルの最小値を、より短
くすることが可能で、装置の性能を向上させることが出
来る。
【００１３】
【実施例】図２は本発明の一実施例を示す回路のブロッ
ク図で、図３は図２の動作を説明するタイムチャートで
ある。
ク図で、図３は図２の動作を説明するタイムチャートで
ある。
【００１４】電源投入後、リセット解除信号として、論
理 "１”がＪＫフリップフロップ４１のＪ端子に入り、
図３に示すクロック−CLOCK が、ＪＫフリップフロッ
プ４１に供給されているため、図３に示す如く、診断
信号として、論理 "１”がＪＫフリップフロップ４０と
２８及びＮＯＴ回路２９とＡＮＤ回路３０に送出され
る。
理 "１”がＪＫフリップフロップ４１のＪ端子に入り、
図３に示すクロック−CLOCK が、ＪＫフリップフロッ
プ４１に供給されているため、図３に示す如く、診断
信号として、論理 "１”がＪＫフリップフロップ４０と
２８及びＮＯＴ回路２９とＡＮＤ回路３０に送出され
る。
【００１５】そして、ＡＮＤ回路３１には、診断信号
の極性がＮＯＴ回路２９により反転した論理 "０”が供
給される。従って、ＡＮＤ回路３１は診断信号が送出
されている間、イネーブル端子から入るイネーブル信号
が送出されることを阻止する。
の極性がＮＯＴ回路２９により反転した論理 "０”が供
給される。従って、ＡＮＤ回路３１は診断信号が送出
されている間、イネーブル端子から入るイネーブル信号
が送出されることを阻止する。
【００１６】ＪＫフリップフロップ２８はＪ端子とＫ端
子に論理 "１”が入るため、図３に示す如く、診断信
号が供給されている間、クロック毎に極性の反転する
テストアウト信号を、ＮＯＴ回路６とＡＮＤ回路３０と
排他的ＯＲ回路３７に送出する。
子に論理 "１”が入るため、図３に示す如く、診断信
号が供給されている間、クロック毎に極性の反転する
テストアウト信号を、ＮＯＴ回路６とＡＮＤ回路３０と
排他的ＯＲ回路３７に送出する。
【００１７】ＪＫフリップフロップ４０は、診断信号
により、図３に示すチェックタイミング信号として、
論理 "１”をＮＡＮＤ回路７とＡＮＤ回路３９に送出す
る。ＮＡＮＤ回路７には、図３に示すクロック−CLOC
K とは極性が逆のクロック＋CLOCK が入っているため、
図３に示すテストアウト信号がＮＯＴ回路６で極性が
反転した信号と、図３に示すチェックタイミング信号
から、図３に示す如き、カウントイネーブル信号をカ
ウンタ１０に送出する。
により、図３に示すチェックタイミング信号として、
論理 "１”をＮＡＮＤ回路７とＡＮＤ回路３９に送出す
る。ＮＡＮＤ回路７には、図３に示すクロック−CLOC
K とは極性が逆のクロック＋CLOCK が入っているため、
図３に示すテストアウト信号がＮＯＴ回路６で極性が
反転した信号と、図３に示すチェックタイミング信号
から、図３に示す如き、カウントイネーブル信号をカ
ウンタ１０に送出する。
【００１８】従って、カウンタ１０は図３に示す如
く、カウントイネーブル信号が入る度に、初期値の０か
ら１，２，３，４と順次カウントアップして、デコーダ
１１に計数値を送出する。
く、カウントイネーブル信号が入る度に、初期値の０か
ら１，２，３，４と順次カウントアップして、デコーダ
１１に計数値を送出する。
【００１９】デコーダ１１はカウンタ１０が計数値０を
送出している場合、＋Ｓ０端子のみに論理 "１”を送出
し、残りの＋Ｓ１〜＋Ｓｎ端子には論理"０”を送出し
ている。
送出している場合、＋Ｓ０端子のみに論理 "１”を送出
し、残りの＋Ｓ１〜＋Ｓｎ端子には論理"０”を送出し
ている。
【００２０】従って、−Ｓ０端子にはＮＯＴ回路１２に
より論理 "０”が送出され、残りの−Ｓ１〜−Ｓｎ端子
には、ＮＯＴ回路１３〜１５によって、論理 "１”が送
出されている。
より論理 "０”が送出され、残りの−Ｓ１〜−Ｓｎ端子
には、ＮＯＴ回路１３〜１５によって、論理 "１”が送
出されている。
【００２１】そして、カウンタ１０が計数値１を送出す
ると、デコーダ１１は＋Ｓ０端子を論理 "０”とすると
共に＋Ｓ１端子のみを論理 "１”とし、カウンタ１０が
計数値２を送出すると、＋Ｓ１端子を論理 "０”とする
と共に＋Ｓ２端子のみを論理"１”とし、カウンタ１０
が計数値３を送出すると、＋Ｓ２端子を論理 "０”とす
ると共に＋Ｓ３端子のみを論理 "１”とする動作を繰り
返し、カウンタ１０か計数値ｎを送出すると、＋Ｓｎ−
１端子を論理 "０”とすると共に＋Ｓｎ端子のみ論理 "
１”とする。
ると、デコーダ１１は＋Ｓ０端子を論理 "０”とすると
共に＋Ｓ１端子のみを論理 "１”とし、カウンタ１０が
計数値２を送出すると、＋Ｓ１端子を論理 "０”とする
と共に＋Ｓ２端子のみを論理"１”とし、カウンタ１０
が計数値３を送出すると、＋Ｓ２端子を論理 "０”とす
ると共に＋Ｓ３端子のみを論理 "１”とする動作を繰り
返し、カウンタ１０か計数値ｎを送出すると、＋Ｓｎ−
１端子を論理 "０”とすると共に＋Ｓｎ端子のみ論理 "
１”とする。
【００２２】ＡＮＤ回路１６，１７とＯＲ回路１８及び
ＡＮＤ回路１９，２０とＯＲ回路２１、─、ＡＮＤ回路
２２，２３とＯＲ回路２４及びＡＮＤ回路２５，２６と
ＯＲ回路２７は、夫々一組の遅延回路を構成している。
ＡＮＤ回路１９，２０とＯＲ回路２１、─、ＡＮＤ回路
２２，２３とＯＲ回路２４及びＡＮＤ回路２５，２６と
ＯＲ回路２７は、夫々一組の遅延回路を構成している。
【００２３】カウンタ１０が計数値０を送出している
時、デコーダ１１は＋Ｓ０端子のみに論理 "１”を送出
しているため、ＡＮＤ回路２６はゲートを開くが、ＡＮ
Ｄ回路１７，２０，─，２３はゲートを閉じている。
時、デコーダ１１は＋Ｓ０端子のみに論理 "１”を送出
しているため、ＡＮＤ回路２６はゲートを開くが、ＡＮ
Ｄ回路１７，２０，─，２３はゲートを閉じている。
【００２４】又、ＡＮＤ回路１６，１９，─，２２は夫
々−Ｓｎ，−Ｓｎ−１，─，−Ｓ１端子に論理 "１”が
入るためゲートを開いている。そして、ＡＮＤ回路１６
の一つの端子には、固定的に論理 "１”が供給されてい
る。従って、ＡＮＤ回路１６，１９，─，２２は夫々Ｏ
Ｒ回路１８，２１，─，２４を経てＡＮＤ回路２５に論
理 "１”を送出する。
々−Ｓｎ，−Ｓｎ−１，─，−Ｓ１端子に論理 "１”が
入るためゲートを開いている。そして、ＡＮＤ回路１６
の一つの端子には、固定的に論理 "１”が供給されてい
る。従って、ＡＮＤ回路１６，１９，─，２２は夫々Ｏ
Ｒ回路１８，２１，─，２４を経てＡＮＤ回路２５に論
理 "１”を送出する。
【００２５】しかし、ＡＮＤ回路２５は−Ｓ０端子に論
理 "０”が送出されているため、ゲートを閉じており、
ＯＲ回路２７はＡＮＤ回路２６に入る信号のみを遅延回
路３３に送出する。
理 "０”が送出されているため、ゲートを閉じており、
ＯＲ回路２７はＡＮＤ回路２６に入る信号のみを遅延回
路３３に送出する。
【００２６】カウンタ１０が計数値１を送出すると、前
記の如く、＋Ｓ１端子に論理 "１”が入り、−Ｓ０端子
にも論理 "１”が入るため、ＡＮＤ回路２３と２５がゲ
ートを開き、−Ｓ１端子に論理 "０”が入り、＋Ｓ０端
子にも論理 "０”が入るため、ＡＮＤ回路２２と２６が
ゲートを閉じる。
記の如く、＋Ｓ１端子に論理 "１”が入り、−Ｓ０端子
にも論理 "１”が入るため、ＡＮＤ回路２３と２５がゲ
ートを開き、−Ｓ１端子に論理 "０”が入り、＋Ｓ０端
子にも論理 "０”が入るため、ＡＮＤ回路２２と２６が
ゲートを閉じる。
【００２７】従って、ＡＮＤ回路２３に入る信号のみ
が、ＯＲ回路２４とＡＮＤ回路２５とＯＲ回路２７を経
て遅延回路３３に送出される。ＪＫフリップフロップ２
８から送出される図３に示すテストアウト信号は、Ａ
ＮＤ回路３０を経て、診断信号が継続する間、ＯＲ回
路３２を経てＡＮＤ回路１７，２０，─，２３及び２６
に送出される。
が、ＯＲ回路２４とＡＮＤ回路２５とＯＲ回路２７を経
て遅延回路３３に送出される。ＪＫフリップフロップ２
８から送出される図３に示すテストアウト信号は、Ａ
ＮＤ回路３０を経て、診断信号が継続する間、ＯＲ回
路３２を経てＡＮＤ回路１７，２０，─，２３及び２６
に送出される。
【００２８】従って、カウンタ１０がカウントアップす
る度に、順次遅延時間が長くなったテストアウト信号
が、遅延回路３３と３６を経てＤフリップフロップ３５
に供給され、Ｄフリップフロップ３５からは、図３に
示す如きテストイン信号が排他的ＯＲ回路３７に送出さ
れる。
る度に、順次遅延時間が長くなったテストアウト信号
が、遅延回路３３と３６を経てＤフリップフロップ３５
に供給され、Ｄフリップフロップ３５からは、図３に
示す如きテストイン信号が排他的ＯＲ回路３７に送出さ
れる。
【００２９】Ｄフリップフロップ３５は、テストアウト
信号が前記の如く、カウンタ１０のカウントアップに
よって、順次遅延して入力するため、図３に示すクロ
ック−CLOCK とのずれが大きくなって、例えば図３に
示すクロックサイクルでは、論理 "１”を送出すること
が出来ず、１クロックサイクル遅れて論理１を送出す
る。
信号が前記の如く、カウンタ１０のカウントアップに
よって、順次遅延して入力するため、図３に示すクロ
ック−CLOCK とのずれが大きくなって、例えば図３に
示すクロックサイクルでは、論理 "１”を送出すること
が出来ず、１クロックサイクル遅れて論理１を送出す
る。
【００３０】排他的ＯＲ回路３７には、前記の如く、テ
ストアウト信号が入っており、図３のクロックサイ
クルで論理 "０”をＡＮＤ回路３９に送出するため、Ｊ
Ｋフリップフロップ３８は図３に示す如く、デレィチ
ェック信号を送出し、ＪＫフリップフロップ４０，４１
をリセットする。
ストアウト信号が入っており、図３のクロックサイ
クルで論理 "０”をＡＮＤ回路３９に送出するため、Ｊ
Ｋフリップフロップ３８は図３に示す如く、デレィチ
ェック信号を送出し、ＪＫフリップフロップ４０，４１
をリセットする。
【００３１】従って、図３に示す如く、診断信号
とチェックタイミング信号が停止する。このため、例
えば、カウンタ１０は計数値４を送出したままとなり、
デコーダ１１は、図示省略した＋Ｓ４端子のみに論理 "
１”を送出し、−Ｓ４端子には論理 "０”が送出され
る。
とチェックタイミング信号が停止する。このため、例
えば、カウンタ１０は計数値４を送出したままとなり、
デコーダ１１は、図示省略した＋Ｓ４端子のみに論理 "
１”を送出し、−Ｓ４端子には論理 "０”が送出され
る。
【００３２】又、ＡＮＤ回路３１にはＮＯＴ回路２９か
ら論理 "１”が供給されるため、ゲートを開き、イネー
ブル端子から入力する論理 "１”をＯＲ回路３２を経て
ＡＮＤ回路１７，２０，─，２３及び２６に送出する。
ら論理 "１”が供給されるため、ゲートを開き、イネー
ブル端子から入力する論理 "１”をＯＲ回路３２を経て
ＡＮＤ回路１７，２０，─，２３及び２６に送出する。
【００３３】従って、イネーブル信号は５個のＡＮＤ回
路と５個のＯＲ回路によって遅延した後、遅延回路３３
に入り、固定的遅延時間を与えられてドライバ３４に供
給され、ドライバ３４は、この遅延したイネーブル信号
によって、ＬＳｉ内部で作成された出力信号を送出す
る。
路と５個のＯＲ回路によって遅延した後、遅延回路３３
に入り、固定的遅延時間を与えられてドライバ３４に供
給され、ドライバ３４は、この遅延したイネーブル信号
によって、ＬＳｉ内部で作成された出力信号を送出す
る。
【００３４】
【発明の効果】以上説明した如く、本発明はＬＳｉを搭
載したプリント板ユニットを使用する装置が、電源投入
後に送出するリセット解除信号に基づき、夫々のＬＳｉ
内部に設けられた図２に示す回路によって、ドライバ３
４がイネーブルとなるタイミングを自動的に設定するた
め、各ＬＳｉの動作タイミングのバラツキを少なくする
ことが出来る。
載したプリント板ユニットを使用する装置が、電源投入
後に送出するリセット解除信号に基づき、夫々のＬＳｉ
内部に設けられた図２に示す回路によって、ドライバ３
４がイネーブルとなるタイミングを自動的に設定するた
め、各ＬＳｉの動作タイミングのバラツキを少なくする
ことが出来る。
【００３５】従って、装置のクロックサイクルをＬＳｉ
の速度性能上限まで高めることが可能となり、装置性能
を向上させることが出来る。
の速度性能上限まで高めることが可能となり、装置性能
を向上させることが出来る。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の一実施例を示す回路のブロック図
【図３】 図２の動作を説明するタイムチャート
１、34 ドライバ ２ 遅延手段 ３ 設定手段 ４ 測定手段 ５ 共通バス ６、12〜15、29 ＮＯＴ回路 ７ ＮＡＮＤ回路 10 カウンタ 11 デコーダ 16、17、19、20、22、23、25、26、30、31、39 ＡＮＤ
回路 18、21、24、27、32 ＯＲ回路 28、38、40、41 ＪＫフリップフロップ 33、36 遅延回路 35 Ｄフリップフロップ 37 排他的ＯＲ回路
回路 18、21、24、27、32 ＯＲ回路 28、38、40、41 ＪＫフリップフロップ 33、36 遅延回路 35 Ｄフリップフロップ 37 排他的ＯＲ回路
Claims (2)
- 【請求項１】 共通バスに送出するドライバを備え、該
ドライバにイネーブル信号を供給することにより、出力
信号を該共通バスに所定のタイミングで送出する集積回
路において、 遅延素子数が設定可能で遅延時間が可変の遅延手段と、 遅延素子が固定の遅延回路と前記遅延手段との遅延時間
が所定の値となるよう前記遅延手段の遅延素子数を設定
する設定手段と 、を有し、該イネーブル信号を前記設定された遅延手段で
遅延させてドライバに供給するように構成した ことを特
徴とする出力信号の遅延時間制御回路。 - 【請求項２】 リセット解除後に時間信号と測定信号と
を送出し、前記遅延時間が所定の値となるよう、該遅延
手段の遅延素子数を設定させる測定手段を設けたことを
特徴とする請求項１記載の出力信号の遅延時間制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00744391A JP3191303B2 (ja) | 1991-01-25 | 1991-01-25 | 出力信号の遅延時間制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00744391A JP3191303B2 (ja) | 1991-01-25 | 1991-01-25 | 出力信号の遅延時間制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04240916A JPH04240916A (ja) | 1992-08-28 |
| JP3191303B2 true JP3191303B2 (ja) | 2001-07-23 |
Family
ID=11665991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00744391A Expired - Fee Related JP3191303B2 (ja) | 1991-01-25 | 1991-01-25 | 出力信号の遅延時間制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3191303B2 (ja) |
-
1991
- 1991-01-25 JP JP00744391A patent/JP3191303B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04240916A (ja) | 1992-08-28 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010424 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080525 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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