JPS60145634A - 高集積回路素子の試験装置 - Google Patents
高集積回路素子の試験装置Info
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- JPS60145634A JPS60145634A JP59002201A JP220184A JPS60145634A JP S60145634 A JPS60145634 A JP S60145634A JP 59002201 A JP59002201 A JP 59002201A JP 220184 A JP220184 A JP 220184A JP S60145634 A JPS60145634 A JP S60145634A
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- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は複数の組合せまたは／および１：頁序回路を隼
精して論理回路を構成する高集積回路素子（ＬＳＩ）の
試験方式に関する。
精して論理回路を構成する高集積回路素子（ＬＳＩ）の
試験方式に関する。
（ｂ） 技術の背景
近年、半導体技術特にｓ蹟化技術の発展により１パツケ
ージに多数の例えば１０，０００ゲートに及ぶ回路素子
を搭載するＬＳＩが低コスト、短納期で提供されるよう
になった。
ージに多数の例えば１０，０００ゲートに及ぶ回路素子
を搭載するＬＳＩが低コスト、短納期で提供されるよう
になった。
従来よりデータ処理のための論理回路はオア／ノアまた
はナントゲートのような組合せ回路と複数の組合せ回路
に得られるラッチ、レジスク、ノリツブフロップ回路（
Ｆ’Ｆ）のような順序回路を相互に接続して構成される
。データ処理装置例えば中央処理装置（ＣＰＵ）におけ
る論理回路も組合せ回路および順序回路の集大成による
集積回路（ＩＣ）出現の当初は集積度も低く１パッケー
ジ当りｖ、１０ゲ一ト程度であり基本の組合せ回路才た
は／およびＪ＠序回路は同一機能の複数個を１パツケー
ジとするか該回路を複数個組合せて得る例えば少数ビッ
トに対応する加Ｈ回路のような機能を１パツケージに実
現する小規模集積回路素子（ＳＳＩ）から次第に集積度
を向上した中規模集積回路素子□□□工）が提供される
ようになった。しかしこの時代にはこれ等ＳＳ１．ＭＳ
Ｉを中間実装単位の例えばプリント配線板に搭載して集
合する論理回路群により上位機能を実現し、更に中間実
装単位を多数個連結し、例えばスタック単位あるいは装
置を構成し目的のデータ処理機能を実現していた。近年
、集積度の向上に伴い従来の実装学位あるいは装置レベ
ルの論理回路規模、例えばマイクロプロセッサ（ＭＰＵ
）を始めとする大規模且複惰な論理回路集合体を１パツ
ケージの小形、軽量のＬＳＩとし提供されるようになっ
た。更にはカスタムＬＳ１．マスタスライスＬＳＩ等に
代表されるようにユーザの注文仕様に基く多様のＬＳＩ
が短時間で提供されるようになった。またこれ等の論理
回路は通常システムクロックに同期してデータ処理に３
ける論理動作は通常システムクロックに同期してデータ
処理における論理動作を冥行する同期方式によっている
ことは公知の通りである。
はナントゲートのような組合せ回路と複数の組合せ回路
に得られるラッチ、レジスク、ノリツブフロップ回路（
Ｆ’Ｆ）のような順序回路を相互に接続して構成される
。データ処理装置例えば中央処理装置（ＣＰＵ）におけ
る論理回路も組合せ回路および順序回路の集大成による
集積回路（ＩＣ）出現の当初は集積度も低く１パッケー
ジ当りｖ、１０ゲ一ト程度であり基本の組合せ回路才た
は／およびＪ＠序回路は同一機能の複数個を１パツケー
ジとするか該回路を複数個組合せて得る例えば少数ビッ
トに対応する加Ｈ回路のような機能を１パツケージに実
現する小規模集積回路素子（ＳＳＩ）から次第に集積度
を向上した中規模集積回路素子□□□工）が提供される
ようになった。しかしこの時代にはこれ等ＳＳ１．ＭＳ
Ｉを中間実装単位の例えばプリント配線板に搭載して集
合する論理回路群により上位機能を実現し、更に中間実
装単位を多数個連結し、例えばスタック単位あるいは装
置を構成し目的のデータ処理機能を実現していた。近年
、集積度の向上に伴い従来の実装学位あるいは装置レベ
ルの論理回路規模、例えばマイクロプロセッサ（ＭＰＵ
）を始めとする大規模且複惰な論理回路集合体を１パツ
ケージの小形、軽量のＬＳＩとし提供されるようになっ
た。更にはカスタムＬＳ１．マスタスライスＬＳＩ等に
代表されるようにユーザの注文仕様に基く多様のＬＳＩ
が短時間で提供されるようになった。またこれ等の論理
回路は通常システムクロックに同期してデータ処理に３
ける論理動作は通常システムクロックに同期してデータ
処理における論理動作を冥行する同期方式によっている
ことは公知の通りである。
上記のようなＬＳＩの出現は’＜Ｌ３”πなデータ処理
機能を１パツケージとして提供出来るので小形。
機能を１パツケージとして提供出来るので小形。
軽量、高信頼度の論理ｆｉｉｌＪ ｒａを低コストで提
供することから、データ処理を始めとする広い分野で利
用されると共に該分野における技術の発展を促進し、効
率化を支える大きい原動力となる一方で、ＬＳＩの試験
装置はこれらの膨大な機能や多様化に対応して効率の良
い試験手段を実現するよう期待されるようになった。
供することから、データ処理を始めとする広い分野で利
用されると共に該分野における技術の発展を促進し、効
率化を支える大きい原動力となる一方で、ＬＳＩの試験
装置はこれらの膨大な機能や多様化に対応して効率の良
い試験手段を実現するよう期待されるようになった。
（ｃ） 従来技術と間組点
上記のＬＳＩにおける電気的特性における良否を得る試
験装置は通′Ｉｖ１ｔｉ、試験体となるＬＳ Ｉ （Ｄ
［ＪＴ）に予めＤＵＴの機能に対応して用意したテスト
バタンを逐一印加し、ＤＵＴの処理動作結果を装置に別
途￥積する期待値バタンと比較照合して良否を判別して
いる。
験装置は通′Ｉｖ１ｔｉ、試験体となるＬＳ Ｉ （Ｄ
［ＪＴ）に予めＤＵＴの機能に対応して用意したテスト
バタンを逐一印加し、ＤＵＴの処理動作結果を装置に別
途￥積する期待値バタンと比較照合して良否を判別して
いる。
第１図に従来における高集積回路素子（ＬＳＩ）の試験
方式によるブロック図を示す。図において１は試験装置
、２，２ａはＤＵＴＸ １０は主側ｆｉｌ（１部、１１
はバタンメモリ、１２はプログラムカウンタ、１３は波
形制御部、１４はタイミング制御部、１５はドライバ、
１６は入出カ制御卸部、１７ａは高レベル供給部、１７
ｂは低レベル供給部、１８はスイッチ部、１９ａはバッ
ファ、１９ｂはレベル検出部、１９ｅはバタン比較部、
１９ｄはバタン制御部および１９ｅはフェイル検出部で
ある。制御部１ｏはＣＰＵ、ＭＰＵ等で構成され試験装
置１における他の構成各部を図示省略したが別の記憶機
能に蓄積する制御プログラムおよび制御データに従いＤ
ＵＴ２．２ａの試験動作を制御する。ＤＵＴ２は試験装
置１からのテストパタンと同期動作のためクロックの印
加を併せて必要とする被試験体のクロック受動形ＬＳ１
．ＤＵＴ２ａはＭＰＵや各種制御慢能のようにデータ処
理機能の他クロツク機能を有し、ＬＳＩ自身が能動的に
クロック、アドレス／データ等を送出する被試験体のク
ロック能動形ＬＳＩである。
方式によるブロック図を示す。図において１は試験装置
、２，２ａはＤＵＴＸ １０は主側ｆｉｌ（１部、１１
はバタンメモリ、１２はプログラムカウンタ、１３は波
形制御部、１４はタイミング制御部、１５はドライバ、
１６は入出カ制御卸部、１７ａは高レベル供給部、１７
ｂは低レベル供給部、１８はスイッチ部、１９ａはバッ
ファ、１９ｂはレベル検出部、１９ｅはバタン比較部、
１９ｄはバタン制御部および１９ｅはフェイル検出部で
ある。制御部１ｏはＣＰＵ、ＭＰＵ等で構成され試験装
置１における他の構成各部を図示省略したが別の記憶機
能に蓄積する制御プログラムおよび制御データに従いＤ
ＵＴ２．２ａの試験動作を制御する。ＤＵＴ２は試験装
置１からのテストパタンと同期動作のためクロックの印
加を併せて必要とする被試験体のクロック受動形ＬＳ１
．ＤＵＴ２ａはＭＰＵや各種制御慢能のようにデータ処
理機能の他クロツク機能を有し、ＬＳＩ自身が能動的に
クロック、アドレス／データ等を送出する被試験体のク
ロック能動形ＬＳＩである。
バタンメモリは主制御部１の制御により、例えは外部フ
ァイルメモリ磁気ディスク装置等からの転送ｌこより受
信蓄積したテストパタンを主！ｔＪＩ御部１により設定
されたプログラムカウンタ１２のアドレスに従って波形
制御部１３経由トライバ１５に送出すると同様に期待値
バタンをバタン比較部工９Ｃに送出する。タイミング制
御部１４は主ｆｔｔ制御部１の制御に従い送出するテス
トパタンの立上り。
ァイルメモリ磁気ディスク装置等からの転送ｌこより受
信蓄積したテストパタンを主！ｔＪＩ御部１により設定
されたプログラムカウンタ１２のアドレスに従って波形
制御部１３経由トライバ１５に送出すると同様に期待値
バタンをバタン比較部工９Ｃに送出する。タイミング制
御部１４は主ｆｔｔ制御部１の制御に従い送出するテス
トパタンの立上り。
立下りタイミング制御信号を送出して波形制御部１３に
おける波形整形の制御信号とする。入出力制御部１６は
主制御部１の制御に従いドライバ１５゜バッファ１９の
動作における有効／無効の開閉制御を行う。高レベル供
給部１７ａ、低レベル供給部１７ｂは送出するテストバ
タンのそれぞれ高レベル。
おける波形整形の制御信号とする。入出力制御部１６は
主制御部１の制御に従いドライバ１５゜バッファ１９の
動作における有効／無効の開閉制御を行う。高レベル供
給部１７ａ、低レベル供給部１７ｂは送出するテストバ
タンのそれぞれ高レベル。
低レベル電圧を制御部１の設定に従ってドライバ１５７
こ供給するプログラマブル定電圧電源であり、トランジ
スタ・トランジスタロジック（ＴＴＬ）の２、４ ／
０．４ポルにＶ）に対し試験用としては例えば高レベル
として２．Ｏｖおよび低レベルとして０．８Ｖが設定さ
れる。スイッチ部１８はエミッタ結合四シック（Ｅ Ｃ
Ｌ）によるアナログスイッチであり主制御部１の制御に
従いオン／オフ動作しオフ時には出力線は高インピーダ
ンスとなる。ＤＵＴ２゜２ａに印加されたテストバタン
とクロックに従い得られるＤＵＴ２，２ａの出力信号は
バッフ丁１９ａ経由レベル検出部１９ｂに入力される０
レベル検出部１９ｂは予め設定された高レベル基準値
および低レベル基準値例えば２．４ｖおよび０．４ｖを
閾値として有するウィンドウ形比較器であり、該出力信
号の高レベルが２．４■を１廻り、低レベルが０．４ｖ
を下廻る試験仕様に合致するときは例えばそれぞれ％１
〃を出力し高レベル、低レベルにおける有効信号として
認識し、高レベルが２，４ｖあるいは低レベルが０．４
Ｖを１廻るときは無効信号として％０“を送出しバタン
比較部１９ｃに印加する。
こ供給するプログラマブル定電圧電源であり、トランジ
スタ・トランジスタロジック（ＴＴＬ）の２、４ ／
０．４ポルにＶ）に対し試験用としては例えば高レベル
として２．Ｏｖおよび低レベルとして０．８Ｖが設定さ
れる。スイッチ部１８はエミッタ結合四シック（Ｅ Ｃ
Ｌ）によるアナログスイッチであり主制御部１の制御に
従いオン／オフ動作しオフ時には出力線は高インピーダ
ンスとなる。ＤＵＴ２゜２ａに印加されたテストバタン
とクロックに従い得られるＤＵＴ２，２ａの出力信号は
バッフ丁１９ａ経由レベル検出部１９ｂに入力される０
レベル検出部１９ｂは予め設定された高レベル基準値
および低レベル基準値例えば２．４ｖおよび０．４ｖを
閾値として有するウィンドウ形比較器であり、該出力信
号の高レベルが２．４■を１廻り、低レベルが０．４ｖ
を下廻る試験仕様に合致するときは例えばそれぞれ％１
〃を出力し高レベル、低レベルにおける有効信号として
認識し、高レベルが２，４ｖあるいは低レベルが０．４
Ｖを１廻るときは無効信号として％０“を送出しバタン
比較部１９ｃに印加する。
バタン比較部１９ｃはレベル検出部１９ｂにおける認識
結果によるバタンと期待値パタ／を逐一比較照合し、一
致が得られないときはそのレフエイル検出部１９ｅ経由
主制御部１に通知する。
結果によるバタンと期待値パタ／を逐一比較照合し、一
致が得られないときはそのレフエイル検出部１９ｅ経由
主制御部１に通知する。
尚バタン制御部１９ｄは比較バタンの全部または一部に
ついて必要により無効バタンまたは比較結果の無効処理
を制御する。また以上の説明は簡単にするため１ビツト
のバタン例としたが各構成部は必要な複数ビットについ
て動作するものである。試験装Ｒ１は以上のように作動
してＤＵＴ２゜２ａを試験する。と＼で１）ＵＴ２のよ
うなりロック受動形のＬＳＩについては試験装置１から
見て試験装置１からのクロックに従いＤＵＴ２がテスト
バタンを受信してその結果を再び試験装置１に返送し比
較照合を行うことで問題はないが、クロック能動形のＤ
ＵＴ２ａについてはＤＵＴ２ａと試験装置１とのクロッ
クタイミングを１クロツク毎に一致させる必要があるた
め、ＤＵＴ２に比較して同期の手間が煩わしかったり、
タイミングについてＤＵＴ２ａのクロックに試験装置１
を従属作動させると該制御部を経由するための遅延が加
算されてＤＵＴ２ａのクロックより遅い試験速度しか得
られなくなり試験効率が低下する欠点があった。
ついて必要により無効バタンまたは比較結果の無効処理
を制御する。また以上の説明は簡単にするため１ビツト
のバタン例としたが各構成部は必要な複数ビットについ
て動作するものである。試験装Ｒ１は以上のように作動
してＤＵＴ２゜２ａを試験する。と＼で１）ＵＴ２のよ
うなりロック受動形のＬＳＩについては試験装置１から
見て試験装置１からのクロックに従いＤＵＴ２がテスト
バタンを受信してその結果を再び試験装置１に返送し比
較照合を行うことで問題はないが、クロック能動形のＤ
ＵＴ２ａについてはＤＵＴ２ａと試験装置１とのクロッ
クタイミングを１クロツク毎に一致させる必要があるた
め、ＤＵＴ２に比較して同期の手間が煩わしかったり、
タイミングについてＤＵＴ２ａのクロックに試験装置１
を従属作動させると該制御部を経由するための遅延が加
算されてＤＵＴ２ａのクロックより遅い試験速度しか得
られなくなり試験効率が低下する欠点があった。
（ｄ３ 発明の目的
本発明の目的は上記の欠点を除去するため、受動形ＬＳ
Ｉにおける試験機能を損うことなくクロック能動形のＬ
ＳＩについてはＤＵＴのアドレス信号で直接試験装置に
おけるバタンメモリをアクセスせしめＤＵＴのクロック
速枇に従ってバタンメモリにおけるテストバタンおよび
期待値バタンを送出せしめ、試験装置とＤＴＪＴのクロ
ック同期を意識することなく容易にクロック能動形のＬ
ＳＩの試験が実現出来る手段を提供しようとするもので
ある。
Ｉにおける試験機能を損うことなくクロック能動形のＬ
ＳＩについてはＤＵＴのアドレス信号で直接試験装置に
おけるバタンメモリをアクセスせしめＤＵＴのクロック
速枇に従ってバタンメモリにおけるテストバタンおよび
期待値バタンを送出せしめ、試験装置とＤＴＪＴのクロ
ック同期を意識することなく容易にクロック能動形のＬ
ＳＩの試験が実現出来る手段を提供しようとするもので
ある。
（ｅ） 発明の構成
複数の組合せ回路または／および順序回路よりなる高集
積回路素子の動作試験システムにおいて、該高集積回路
素子の試験装置は被試験体となる高集積回路素子に送出
印加するテストバタンおよび該テストバタンの印加に従
って動作出力する被試験体素子における出力結果の照合
基準となる期待値バタンを蓄債し、試験装置主制御部よ
りのアドレスまたは被試験体素子よりのアドレス信号に
よるアクセスに従って該テストバタンならびに期待値バ
タンの流出し出力を送出可能とする２ボート模能の記憶
手段、主制御部および被試験体素子より記憶手段へのア
クセスにより得られる読出しデータのテストバタンを送
出する手段、被試験体素子にテストバタンを印加しその
動作による出力結果を記憶手段よりの期待値バタンと比
較照合する手段および主制御卸部より被試験体素子の送
出クロックまたはその逆の受信クロックをオη介フ制釧
するを具備し、試験装置の制＋’Ｊ１都はクロクク受動
形被試験体素子については自己クロックと記憶手段に自
らアクセスして得られるテストおよび期待値バタンによ
り被試験体素子の出力結果は照合手段により比較照合せ
しめると共に、クロック能動形被試験体素子においては
該素子へのクロνり送出を抑止すると共に該素子に直接
記憶手段にアクセスせしめて得られるテストおよび期待
値バタンにより該素子の出力結果を該素子よりの受１ｄ
クロックに従属制御して照合手段に比較照合せしめるこ
とを特徴とする高集積回路素子の試験方式を提供するこ
とによって達成することが出来る。
積回路素子の動作試験システムにおいて、該高集積回路
素子の試験装置は被試験体となる高集積回路素子に送出
印加するテストバタンおよび該テストバタンの印加に従
って動作出力する被試験体素子における出力結果の照合
基準となる期待値バタンを蓄債し、試験装置主制御部よ
りのアドレスまたは被試験体素子よりのアドレス信号に
よるアクセスに従って該テストバタンならびに期待値バ
タンの流出し出力を送出可能とする２ボート模能の記憶
手段、主制御部および被試験体素子より記憶手段へのア
クセスにより得られる読出しデータのテストバタンを送
出する手段、被試験体素子にテストバタンを印加しその
動作による出力結果を記憶手段よりの期待値バタンと比
較照合する手段および主制御卸部より被試験体素子の送
出クロックまたはその逆の受信クロックをオη介フ制釧
するを具備し、試験装置の制＋’Ｊ１都はクロクク受動
形被試験体素子については自己クロックと記憶手段に自
らアクセスして得られるテストおよび期待値バタンによ
り被試験体素子の出力結果は照合手段により比較照合せ
しめると共に、クロック能動形被試験体素子においては
該素子へのクロνり送出を抑止すると共に該素子に直接
記憶手段にアクセスせしめて得られるテストおよび期待
値バタンにより該素子の出力結果を該素子よりの受１ｄ
クロックに従属制御して照合手段に比較照合せしめるこ
とを特徴とする高集積回路素子の試験方式を提供するこ
とによって達成することが出来る。
（ｆ） 発明の実施例
第２区は本発明の一実施例における高集積回路素子の試
験方式によるブロック図、図において１ａは試験装置、
２．２ａは被試験体の高集積回路素子（ＤＵＴ）、１０
ａは主制御部、ｌｌａはバタンメモリ（２ボート）、１
２はプログラムカウンタ、１３は波形制御部、１４はタ
イミング制御部、１５はドライバ、１６は入出力制御部
、１７ａは高レベル供給部、１７ｂは低レベル供給部、
１８．１８ａはスイッチ部、１９ａはバッファ、１９ｂ
はレベル検出部、１９ｃはバタン比較部、１９ｄはバタ
ン制御部、および１９ｅは７工イル検出部である。図の
構成部材を示す符号で従来のそれと共通の符号を有する
ものは従来の部材と共通の機能と特性を有するものとす
る。また従来のｔ・１号にサフィックスが付加されたも
の、試験装置１ａ、主制御部１０ａ。
験方式によるブロック図、図において１ａは試験装置、
２．２ａは被試験体の高集積回路素子（ＤＵＴ）、１０
ａは主制御部、ｌｌａはバタンメモリ（２ボート）、１
２はプログラムカウンタ、１３は波形制御部、１４はタ
イミング制御部、１５はドライバ、１６は入出力制御部
、１７ａは高レベル供給部、１７ｂは低レベル供給部、
１８．１８ａはスイッチ部、１９ａはバッファ、１９ｂ
はレベル検出部、１９ｃはバタン比較部、１９ｄはバタ
ン制御部、および１９ｅは７工イル検出部である。図の
構成部材を示す符号で従来のそれと共通の符号を有する
ものは従来の部材と共通の機能と特性を有するものとす
る。また従来のｔ・１号にサフィックスが付加されたも
の、試験装置１ａ、主制御部１０ａ。
バタンメモ１Ｊ１１ａは従来の機能に新たに別の機能が
付加された構成部材であり、またドライバ１５ａは従来
のドライバ１５の入出力制御部工６による被制御様能を
伴わず、スイッチ部１８ａは機能は従来のスイッチ部１
８に共通であり、その動作タイミングだけを異にするも
のである。従って本実施６１においても主制御部１０ａ
は従来と同様別の記憶機能に蓄積する制御プログラムお
よび制御１１データに従いＤＵＴ２，２ａの１ｂ作ｉｆ
ｔ験を実行する。
付加された構成部材であり、またドライバ１５ａは従来
のドライバ１５の入出力制御部工６による被制御様能を
伴わず、スイッチ部１８ａは機能は従来のスイッチ部１
８に共通であり、その動作タイミングだけを異にするも
のである。従って本実施６１においても主制御部１０ａ
は従来と同様別の記憶機能に蓄積する制御プログラムお
よび制御１１データに従いＤＵＴ２，２ａの１ｂ作ｉｆ
ｔ験を実行する。
特ＩＣクロック受動形のＤＵＴ２については全〈従来に
変りはない。本実８１例ではクロック能動形のＤＵＴ２
ａにおける試験方法が従来と異る。本＞＠ ／Ａ＋ｉ例
ではバタンメモ１Ｊ１１ａは共通記憶領域を同時にアク
セスしてもそれぞれのアクセスに対応してその記憶内容
が読出し出来る４Ｕｉを有しており、Ｄ［Ｊ’［’２の
試験に際しては従来と同様主制御部１０ａがプラグラム
カウンタ１２をしてアクセスせしめ、従来と同様のルー
トで波形制御部１３． バッファ１５、スイッチ１８を
経由してＤＵＴ２に印加される。
変りはない。本実８１例ではクロック能動形のＤＵＴ２
ａにおける試験方法が従来と異る。本＞＠ ／Ａ＋ｉ例
ではバタンメモ１Ｊ１１ａは共通記憶領域を同時にアク
セスしてもそれぞれのアクセスに対応してその記憶内容
が読出し出来る４Ｕｉを有しており、Ｄ［Ｊ’［’２の
試験に際しては従来と同様主制御部１０ａがプラグラム
カウンタ１２をしてアクセスせしめ、従来と同様のルー
トで波形制御部１３． バッファ１５、スイッチ１８を
経由してＤＵＴ２に印加される。
この時スイッチ部１８は主制御部１０ａによりオン、ス
イッチ部１８ａはオフ制御されており主制御部１０ａよ
りのクロックもまたＤＵＴ２に印加される。一方試験対
象がクロック能動形のＤＵＴ２ａの場合は主制御部１０
ａはスイッチ部１８をオフ。
イッチ部１８ａはオフ制御されており主制御部１０ａよ
りのクロックもまたＤＵＴ２に印加される。一方試験対
象がクロック能動形のＤＵＴ２ａの場合は主制御部１０
ａはスイッチ部１８をオフ。
スイッチ１８ａをオフとして試、験を実行する。且パタ
ンメモリｌｌａのアクセスはバッファ１９ａを経由して
入力されるＤＵＴ２ａのアドレスに従ってバタンメモリ
ｌｌａより読出されるテストバタンをドライバ１５ａお
よびスイッチ部１８ａを経由して、ＤＵＴ２ａに入力せ
しめ、ＤＵＴ２ａより送出されるクロックに従属して主
制御部１０ａその他の構成部を制御する。尚バタン比較
部１９ｃに送出する期待値バタンもこの場合はＤＵＴ２
ａよりのアドレスによる。
ンメモリｌｌａのアクセスはバッファ１９ａを経由して
入力されるＤＵＴ２ａのアドレスに従ってバタンメモリ
ｌｌａより読出されるテストバタンをドライバ１５ａお
よびスイッチ部１８ａを経由して、ＤＵＴ２ａに入力せ
しめ、ＤＵＴ２ａより送出されるクロックに従属して主
制御部１０ａその他の構成部を制御する。尚バタン比較
部１９ｃに送出する期待値バタンもこの場合はＤＵＴ２
ａよりのアドレスによる。
本実施例では以上のように構成されているので制御部１
０ａはクロック受動形のＤＵＴ２については従来と同様
の制御部１０ａのり胃ツクに依存する形式で、クロック
能動形のＤＵＴ２ａについてはＤＵＴ２ａより直接バタ
ンメモリーｌａにアクセスしてテストバタン、期待値バ
タンを送出せしめ、クロックはＤＵＴ２ａに従属する形
式で試験を作動するので、クロック能動形ＤＵＴ２ａの
試験において主制御部１０ａのクロックとＤＵＴ２ａの
クロックにおける同期調整を考慮することなく平易な操
作で試験を実行することが出来る。
０ａはクロック受動形のＤＵＴ２については従来と同様
の制御部１０ａのり胃ツクに依存する形式で、クロック
能動形のＤＵＴ２ａについてはＤＵＴ２ａより直接バタ
ンメモリーｌａにアクセスしてテストバタン、期待値バ
タンを送出せしめ、クロックはＤＵＴ２ａに従属する形
式で試験を作動するので、クロック能動形ＤＵＴ２ａの
試験において主制御部１０ａのクロックとＤＵＴ２ａの
クロックにおける同期調整を考慮することなく平易な操
作で試験を実行することが出来る。
尚２ボート形のバタンメモリーｌａを藺用するので制御
部１０ａはＤＵＴ２とＤＵＴ２ａの区別を意識すること
なくバタンデータをバタンメモリーｌａに］１込めばよ
いのでこの点でも他の手法、例えばＤＵＴ２．ＤＵＴ２
ａにそれぞれ対応して１≠備した記憶手段あるいは記憶
領域を意識してｌｌ１１１ｉ１１１する方法に比較すれ
ば、バタンデータの共通化やデータの書込みおよび読出
しのためのアクセスに−〕いての制御が単純になり高い
信頼度が得られる高集積凹成 路素子の試験方法が得られる。
部１０ａはＤＵＴ２とＤＵＴ２ａの区別を意識すること
なくバタンデータをバタンメモリーｌａに］１込めばよ
いのでこの点でも他の手法、例えばＤＵＴ２．ＤＵＴ２
ａにそれぞれ対応して１≠備した記憶手段あるいは記憶
領域を意識してｌｌ１１１ｉ１１１する方法に比較すれ
ば、バタンデータの共通化やデータの書込みおよび読出
しのためのアクセスに−〕いての制御が単純になり高い
信頼度が得られる高集積凹成 路素子の試験方法が得られる。
（ｇ） 発明の詳細
な説明したように本発明によれば従来クロック同期につ
いて問題のあったクロック能動形の高集積回路素子の試
験については、テストバタンおび期待値バタンを直接２
ボート形のバタンメモリにアクセスさせることにより該
素子の重症をその使用時における状態をＪ員うことなく
、他の試験装置の各：ｉｉ’ｌ Ｌ：’ｕ部については
主ｉｌｌ］ ｌ＋ｔｌＩ Ｎが該素子のクロックに従属
；ｆｉｌ制御するので、クロック能動形高集積回路素子
についても容易な操作でクロック受動形高集積回路、へ
子における〕）う合と同様に効率の良い式 試験方法を実現する手段を提供することが出来る０
いて問題のあったクロック能動形の高集積回路素子の試
験については、テストバタンおび期待値バタンを直接２
ボート形のバタンメモリにアクセスさせることにより該
素子の重症をその使用時における状態をＪ員うことなく
、他の試験装置の各：ｉｉ’ｌ Ｌ：’ｕ部については
主ｉｌｌ］ ｌ＋ｔｌＩ Ｎが該素子のクロックに従属
；ｆｉｌ制御するので、クロック能動形高集積回路素子
についても容易な操作でクロック受動形高集積回路、へ
子における〕）う合と同様に効率の良い式 試験方法を実現する手段を提供することが出来る０
ロック図である。
図において、１．ｌａは試験装置、２はクロック受動形
の篩集積回路素子（ＤＵＴ）、２ａはクロック能動形の
高集積回路素子（ＯＵＴ）、１θ、１０ａは主制御部、
１１はバタンメモリ、１１ａは２ボート形のバタンメモ
１ハ １５，１５ａはドライバ。 １８．１８ａはスイッチ部、１９ｂはレベル検出部Ｓよ
び１９ｃはバタン比較部である。
の篩集積回路素子（ＤＵＴ）、２ａはクロック能動形の
高集積回路素子（ＯＵＴ）、１θ、１０ａは主制御部、
１１はバタンメモリ、１１ａは２ボート形のバタンメモ
１ハ １５，１５ａはドライバ。 １８．１８ａはスイッチ部、１９ｂはレベル検出部Ｓよ
び１９ｃはバタン比較部である。
Claims (1)
- 【特許請求の範囲】 複数の組合せ回路または／および順序回路よりなる高集
積回路素子の動作試験システムにおいて。 該高集積回路素子の試験装置は被試験体となる高集積回
路素子に送出印加するテストパタンの印加に従って動作
出力する被試験体素子における出力結果の照合基準とな
る期待値バタンを蓄費し、試験装置主制御部よりのアド
レスまたは被試験体素子よりのアドレス信号によるアク
セスに従って該テストパタンならびに期待値バタンの胱
出し出力を送出可能とする２ボ一ト機能の記憶手段、主
制御部および被試験体素子より記憶手段へのアクセスに
より得られる読出しデータのテストパタンを送出する手
段、被試験体素子にテストパタンを印加しその動作によ
る出力結果を記憶手段よりの期待値バタンと比較照合す
る手段および主制御部より被試験体素子の送出クロック
またはその逆の受信クロックをオンオフ制御する手段を
具備し、゛試験装置の制御部はクロック受動形被試験体
素子については自己クロックと記憶手段に自らアクセス
して得られるテストおよび期待値バタンにより被試験体
素子の出力結果を照合手段により比較照合せしめると共
に、クロック能動形被試験体素子においては該素子への
クロック送出を抑止すると共に該素子に直接記憶手段に
アクセスせしめて得られるテストおよび期待値バタンに
より該素子の出力結果を該素子よりの受信クロックに従
属制御して照合手段に比較照合せしめることを特徴とす
る高集積回路素子の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002201A JPH0766033B2 (ja) | 1984-01-10 | 1984-01-10 | 高集積回路素子の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002201A JPH0766033B2 (ja) | 1984-01-10 | 1984-01-10 | 高集積回路素子の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145634A true JPS60145634A (ja) | 1985-08-01 |
| JPH0766033B2 JPH0766033B2 (ja) | 1995-07-19 |
Family
ID=11522740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002201A Expired - Lifetime JPH0766033B2 (ja) | 1984-01-10 | 1984-01-10 | 高集積回路素子の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766033B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200274A (ja) * | 1986-02-27 | 1987-09-03 | Fujitsu Ltd | 表示装置の検査装置 |
| JP2013250250A (ja) * | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
| US9563527B2 (en) | 2013-06-04 | 2017-02-07 | Advantest Corporation | Test system |
-
1984
- 1984-01-10 JP JP59002201A patent/JPH0766033B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200274A (ja) * | 1986-02-27 | 1987-09-03 | Fujitsu Ltd | 表示装置の検査装置 |
| JP2013250250A (ja) * | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
| US9140752B2 (en) | 2012-06-04 | 2015-09-22 | Advantest Corporation | Tester hardware |
| US9563527B2 (en) | 2013-06-04 | 2017-02-07 | Advantest Corporation | Test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766033B2 (ja) | 1995-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |