JPH056697A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH056697A JPH056697A JP3157302A JP15730291A JPH056697A JP H056697 A JPH056697 A JP H056697A JP 3157302 A JP3157302 A JP 3157302A JP 15730291 A JP15730291 A JP 15730291A JP H056697 A JPH056697 A JP H056697A
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- JP
- Japan
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- test
- output
- macro
- ram
- ram macro
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【構成】ＲＡＭマクロＲ１〜Ｒ８の出力１０〜８７は各
々Ｅｘ−ＯＲ回路Ｅ４０〜Ｅ４Ｆに接続される。さらに
その出力はＥｘ−ＯＲ回路Ｅ８０，Ｅ８１に接続されて
試験出力信号Ｑ０，Ｑ１に出力される。Ｅｘ−ＯＲ回路
の片方の入力は制御信号Ｃが接続されている。 【効果】ＲＡＭマクロのＡＣ試験を大巾に短縮できる。
々Ｅｘ−ＯＲ回路Ｅ４０〜Ｅ４Ｆに接続される。さらに
その出力はＥｘ−ＯＲ回路Ｅ８０，Ｅ８１に接続されて
試験出力信号Ｑ０，Ｑ１に出力される。Ｅｘ−ＯＲ回路
の片方の入力は制御信号Ｃが接続されている。 【効果】ＲＡＭマクロのＡＣ試験を大巾に短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、特に、
多数ビット出力を有するＲＡＭマクロを内蔵したゲート
アレイのＲＡＭマクロ試験回路を有する半導体集積回路
に関する。
多数ビット出力を有するＲＡＭマクロを内蔵したゲート
アレイのＲＡＭマクロ試験回路を有する半導体集積回路
に関する。
【０００２】
【従来の技術】従来の技術は、ＲＡＭマクロを内蔵した
ゲートアレイにおいて、ＲＡＭマクロ出力の試験回路
は、ＲＡＭマクロの出力ビット数が多いため（例えば６
４ビット）ゲートアレイ上でセレクタにより小数のビッ
ト（例えば２ビット）に絞ってチップ外に出力する構成
になっている。
ゲートアレイにおいて、ＲＡＭマクロ出力の試験回路
は、ＲＡＭマクロの出力ビット数が多いため（例えば６
４ビット）ゲートアレイ上でセレクタにより小数のビッ
ト（例えば２ビット）に絞ってチップ外に出力する構成
になっている。
【０００３】図３は従来のＲＡＭマクロを内蔵したゲー
トアレイのＲＡＭマクロ出力の試験回路であり、ＲＡＭ
マクロＲ１〜Ｒ８の出力はセレクタＳ４０〜Ｓ４Ｆによ
り各ＲＡＭマクロの２ビットが選ばれ、またセレクタＳ
８０，Ｓ８１により１つのＲＡＭマクロが選ばれて試験
出力Ｑ０，Ｑ１に出力される。この場合同時に試験でき
るのは６４ビット中２ビットであり、全てのＲＡＭマク
ロ出力を試験するためにはビットセレクト信号Ｂ０，Ｂ
１及びマクロセレクト信号Ｍ０〜Ｍ２を変えて３２回同
じ試験をくり返す必要がある。
トアレイのＲＡＭマクロ出力の試験回路であり、ＲＡＭ
マクロＲ１〜Ｒ８の出力はセレクタＳ４０〜Ｓ４Ｆによ
り各ＲＡＭマクロの２ビットが選ばれ、またセレクタＳ
８０，Ｓ８１により１つのＲＡＭマクロが選ばれて試験
出力Ｑ０，Ｑ１に出力される。この場合同時に試験でき
るのは６４ビット中２ビットであり、全てのＲＡＭマク
ロ出力を試験するためにはビットセレクト信号Ｂ０，Ｂ
１及びマクロセレクト信号Ｍ０〜Ｍ２を変えて３２回同
じ試験をくり返す必要がある。
【０００４】
【発明が解決しようとする課題】上述した従来の技術は
多数の出力ビットをセレクタにより少数のチップ出力ビ
ットに絞った構成となっているので、例えば、６４ビッ
ト→２ビットのセレクタの場合、同じ試験を出力ビット
を切換えて３２回行なう必要がある。
多数の出力ビットをセレクタにより少数のチップ出力ビ
ットに絞った構成となっているので、例えば、６４ビッ
ト→２ビットのセレクタの場合、同じ試験を出力ビット
を切換えて３２回行なう必要がある。
【０００５】ＲＡＭマクロは通常、機能試験と他にＡＣ
試験（アクセスタイム試験，書込みタイミング試験）を
行うが、ＡＣ試験の場合ギャロッピング等のパターン長
の大きい試験パターンが必要なため、ＡＣ試験の時間が
増大するという欠点を有する。
試験（アクセスタイム試験，書込みタイミング試験）を
行うが、ＡＣ試験の場合ギャロッピング等のパターン長
の大きい試験パターンが必要なため、ＡＣ試験の時間が
増大するという欠点を有する。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、制御信号により全ＲＡＭマクロ出力のＯＲまたはＡ
ＮＤを試験出力信号とする試験回路を有している。
は、制御信号により全ＲＡＭマクロ出力のＯＲまたはＡ
ＮＤを試験出力信号とする試験回路を有している。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図であり、
ＲＡＭマクロＲ１〜Ｒ８の出力１０〜８７は各々Ｅｘ−
ＯＲ回路Ｅ４０〜Ｅ４Ｆに接続される。さらにその出力
はＥｘ−ＯＲ回路Ｅ８０，Ｅ８１に接続されて試験出力
信号Ｑ０，Ｑ１に出力される。Ｅｘ−ＯＲ回路の片方の
入力は制御信号Ｃが接続されている。
る。図１は本発明の一実施例を示すブロック図であり、
ＲＡＭマクロＲ１〜Ｒ８の出力１０〜８７は各々Ｅｘ−
ＯＲ回路Ｅ４０〜Ｅ４Ｆに接続される。さらにその出力
はＥｘ−ＯＲ回路Ｅ８０，Ｅ８１に接続されて試験出力
信号Ｑ０，Ｑ１に出力される。Ｅｘ−ＯＲ回路の片方の
入力は制御信号Ｃが接続されている。
【０００８】Ｃ＝０のときのＥ４０出力信号はＲＡＭマ
クロ出力信号１０〜１３の否定信号がｗｉｒｅｄ−ＯＲ
されているから、各入力信号のＮＡＮＤとなる。Ｅ８０
の出力信号は同様に各入力信号のＡＮＤとなる。従って
Ｑ０，Ｑ１には各ＲＡＭマクロ出力３２ビットのＡＮＤ
が各々出力される。
クロ出力信号１０〜１３の否定信号がｗｉｒｅｄ−ＯＲ
されているから、各入力信号のＮＡＮＤとなる。Ｅ８０
の出力信号は同様に各入力信号のＡＮＤとなる。従って
Ｑ０，Ｑ１には各ＲＡＭマクロ出力３２ビットのＡＮＤ
が各々出力される。
【０００９】またＣ＝１のときＥ４０出力信号は１０〜
１３の肯定信号がｗｉｒｅｄ−ＯＲされているから Ｅ４０＝１０＋１１＋１２＋１３ すなわち各入力信号のＯＲとなる。Ｅ８０の出力信号は
同様に各入力信号のＯＲとなる。従ってＱ０，Ｑ１には
各ＲＡＭマクロ出力３２ビットのＮＯＲが各々の出力さ
れる。
１３の肯定信号がｗｉｒｅｄ−ＯＲされているから Ｅ４０＝１０＋１１＋１２＋１３ すなわち各入力信号のＯＲとなる。Ｅ８０の出力信号は
同様に各入力信号のＯＲとなる。従ってＱ０，Ｑ１には
各ＲＡＭマクロ出力３２ビットのＮＯＲが各々の出力さ
れる。
【００１０】図２（ａ），（ｂ）は図１の動作を示す真
理値表及びタイミングチャートである。次に図２
（ａ），（ｂ）を用いてＡＣ試験を用う方法について説
明する。各ＲＡＭマクロの全ての出力ビットについての
機能試験は従来の試験回路等により行なわれているもの
とする。
理値表及びタイミングチャートである。次に図２
（ａ），（ｂ）を用いてＡＣ試験を用う方法について説
明する。各ＲＡＭマクロの全ての出力ビットについての
機能試験は従来の試験回路等により行なわれているもの
とする。
【００１１】ＡＣ試験、例えばアクセスタイム試験を行
う場合、全てのＲＡＭマクロに印加する信号（アドレ
ス，書込みデータ等）は同じにする。このとき全てのＲ
ＡＭマクロ出力信号１０〜８７は図２（ｂ）のようにば
らつきをもつ。最大のアクセスタイムは出力０→１の場
合がｒ、１→０の場合がｆである。
う場合、全てのＲＡＭマクロに印加する信号（アドレ
ス，書込みデータ等）は同じにする。このとき全てのＲ
ＡＭマクロ出力信号１０〜８７は図２（ｂ）のようにば
らつきをもつ。最大のアクセスタイムは出力０→１の場
合がｒ、１→０の場合がｆである。
【００１２】従来はｒ及びｆを各ビット各に測定し、各
々最大のものをアクセスタイムとしていたが、本実施例
においてはＣ＝０とすることによりｒをまたＣ＝１とす
ることによりｆを各々１回の試験パターンのみで測定す
ることができる。
々最大のものをアクセスタイムとしていたが、本実施例
においてはＣ＝０とすることによりｒをまたＣ＝１とす
ることによりｆを各々１回の試験パターンのみで測定す
ることができる。
【００１３】
【発明の効果】以上説明したように本発明は、全ＲＡＭ
マクロ出力のＯＲまたはＡＮＤを試験出力信号とする試
験回路を有することにより、ＲＡＭマクロのＡＣ試験を
大幅に短縮できるという効果がある。
マクロ出力のＯＲまたはＡＮＤを試験出力信号とする試
験回路を有することにより、ＲＡＭマクロのＡＣ試験を
大幅に短縮できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】（ａ），（ｂ）は図１の動作を説明する真理値
表及びタイミングチャートである。
表及びタイミングチャートである。
【図３】従来の一例を示すブロック図である。
Ｒ１〜Ｒ８ ＲＡＭマクロ Ｅ４０〜Ｅ４Ｆ Ｅｘ−ＯＲ回路 Ｅ８０〜Ｅ８１ Ｅｘ−ＯＲ回路 Ｃ 制御信号入力 Ｑ０，Ｑ１ ＲＡＭマクロ試験出力信号 Ｒ１〜Ｒ８ ＲＡＭマクロ Ｓ４０〜Ｓ４Ｆ ４ｔｏ１セレクタ Ｂ０，Ｂ１ ビットセレクト信号 Ｄ０ ビットセレクトデコーダ Ｓ８０，Ｓ８１ ８ｔｏ１セレクタ Ｍ０〜Ｍ２ マクロセレクト信号 Ｄ１ マクロセレクトデコーダ Ｑ０，Ｑ１ ＲＡＭマクロ試験出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 21/82 7638−4Ｍ Ｈ０１Ｌ 21/82 Ｔ
Claims (1)
- 【特許請求の範囲】 【請求項１】 多数の出力ビットを有するＲＡＭマクロ
を内蔵したゲートアレイの半導体集積回路において、制
御信号により全てのＲＡＭマクロ出力ビットのＯＲまた
はＡＮＤを試験出力信号とするＲＡＭマクロ試験回路を
有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157302A JPH056697A (ja) | 1991-06-28 | 1991-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157302A JPH056697A (ja) | 1991-06-28 | 1991-06-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056697A true JPH056697A (ja) | 1993-01-14 |
Family
ID=15646695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157302A Pending JPH056697A (ja) | 1991-06-28 | 1991-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021112026A1 (ja) | 2019-12-02 | 2021-06-10 | レオン自動機株式会社 | 食品生地整形装置 |
-
1991
- 1991-06-28 JP JP3157302A patent/JPH056697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021112026A1 (ja) | 2019-12-02 | 2021-06-10 | レオン自動機株式会社 | 食品生地整形装置 |
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