TWI637186B - 異常時脈偵測方法及其電路 - Google Patents

Abstract

一種異常時脈偵測方法，用於偵測晶片的輸出時脈訊號是否有異常，其中異常時脈偵測方法包括：根據輸出時脈訊號來提供第一延遲時脈訊號與第二延遲時脈訊號，其中輸出時脈訊號、第一延遲時脈訊號與第二延遲時脈訊號的相位互不相同；以及利用第二延遲時脈訊號來對第一延遲時脈訊號進行取樣，以判斷輸出時脈訊號是否發生異常。

Description

異常時脈偵測方法及其電路

本揭露實施例是有關於一種異常時脈偵測方法及其電路，且特別是有關於一種應用於晶片中的異常時脈偵測方法及其電路。

隨著科技的進步，電子產品不斷的推陳出新，而使電子產品能夠正常的運作，所依靠的就是準確的時脈信號，讓電子產品內部的晶片可以有順序的處理其所接收到的資料或信號，並於正確的時間傳送至其下一級的電路，或者正確地擷取資料。

在含有高速時脈信號的晶片中，時脈信號是否精準則更是需要重視的測試項目，目前常見的檢測方法是利用測試機台，然而因為受限於測試機台的能力，當時脈信號有瞬時的異常或是時脈信號有些微的失真時，通常無法被測試機台所檢測出來。

本揭露之目的在於提出一種異常時脈偵測方法 及其電路，其應用於晶片的積體電路中，藉此讓使用者能更容易且準確地將具有異常時脈的晶片篩選掉。

根據本揭露之上述目的，提出一種異常時脈偵測方法，用於偵測晶片的輸出時脈訊號是否有異常。異常時脈偵測方法包括：根據輸出時脈訊號來提供第一延遲時脈訊號與第二延遲時脈訊號，其中輸出時脈訊號、第一延遲時脈訊號與第二延遲時脈訊號的相位互不相同；以及利用第二延遲時脈訊號來對第一延遲時脈訊號進行取樣，以判斷輸出時脈訊號是否發生異常。

在一些實施例中，上述晶片之多相位產生電路用以根據輸出時脈訊號來產生之N個延遲時脈訊號，其中N個延遲時脈訊號與輸出時脈訊號的相位互不相同，其中N個延遲時脈訊號之其中二者係第一延遲時脈訊號與第二延遲時脈訊號，其中N為大於等於4的正整數。

在一些實施例中，上述第一延遲時脈訊號的相位領先第二延遲時脈訊號的相位，其中第一延遲時脈訊號與第二延遲時脈訊號的相位差係介於輸出時脈訊號的2/N週期至(N-2)/N週期之間。

在一些實施例中，上述異常時脈偵測方法係利用第二延遲時脈訊號的下降邊緣對第一延遲時脈訊號進行取樣以偵測輸出時脈訊號是否頻率過慢，其中當第二延遲時脈訊號的下降邊緣對第一延遲時脈訊號進行取樣的結果為低電壓準位則代表輸出時脈訊號頻率過慢。

在一些實施例中，上述異常時脈偵測方法係利 用第二延遲時脈訊號的上升邊緣對第一延遲時脈訊號進行取樣以偵測輸出時脈訊號是否頻率過快，其中當第二延遲時脈訊號的上升邊緣對第一延遲時脈訊號進行取樣的結果為高電壓準位則代表輸出時脈訊號頻率過快。

根據本揭露之上述目的，另提出一種異常時脈偵測電路，用以判斷晶片之輸出時脈訊號是否發生異常。異常時脈偵測電路包含多相位產生電路與取樣電路。多相位產生電路用以根據輸出時脈訊號來提供第一延遲時脈訊號與第二延遲時脈訊號，其中輸出時脈訊號、第一延遲時脈訊號與第二延遲時脈訊號的相位互不相同。取樣電路用以利用第二延遲時脈訊號來對第一延遲時脈訊號進行取樣，以判斷輸出時脈訊號是否發生異常。

在一些實施例中，上述多相位產生電路用以根據輸出時脈訊號來產生之N個延遲時脈訊號，其中N個延遲時脈訊號與輸出時脈訊號的相位互不相同，其中N個延遲時脈訊號之其中二者係第一延遲時脈訊號與第二延遲時脈訊號，其中N為大於等於4的正整數。

在一些實施例中，上述第一延遲時脈訊號的相位領先第二延遲時脈訊號的相位，其中第一延遲時脈訊號與第二延遲時脈訊號的相位差係介於輸出時脈訊號的2/N週期至(N-2)/N週期之間。

在一些實施例中，上述取樣電路係利用第二延遲時脈訊號的下降邊緣對第一延遲時脈訊號進行取樣以偵測輸出時脈訊號是否頻率過慢，其中當第二延遲時脈訊號的 下降邊緣對第一延遲時脈訊號進行取樣的結果為低電壓準位則代表輸出時脈訊號頻率過慢。

在一些實施例中，上述取樣電路係利用第二延遲時脈訊號的上升邊緣對第一延遲時脈訊號進行取樣以偵測輸出時脈訊號是否頻率過快，其中當第二延遲時脈訊號的上升邊緣對第一延遲時脈訊號進行取樣的結果為高電壓準位則代表輸出時脈訊號頻率過快。

為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

SIG‧‧‧輸出時脈訊號

ABN‧‧‧輸出端

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

TSIG‧‧‧週期

TP‧‧‧子相位

100‧‧‧異常時脈偵測電路

110‧‧‧多相位產生電路

120‧‧‧取樣電路

122‧‧‧低頻時脈偵測電路

122a、122b、124a、124b‧‧‧正反器

124‧‧‧高頻時脈偵測電路

600‧‧‧方法

610、620‧‧‧步驟

P1-P16‧‧‧延遲時脈訊號

VDD‧‧‧電源

D‧‧‧資料輸入接腳

CLK‧‧‧時序接腳

Q、Qb‧‧‧輸出接腳

從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。

[圖1]係繪示根據本揭露的一實施例之異常時脈偵測電路的系統方塊圖。

[圖2]係繪示根據本揭露的一實施例之輸出時脈訊號與延遲時脈訊號的時序圖。

[圖3]與[圖4]係繪示根據本揭露的一實施例之異常之輸出時脈訊號與延遲時脈訊號的時序圖。

[圖5]係繪示根據本揭露的一實施例之取樣電路的電路架構圖。

[圖6]係繪示根據本揭露的一實施例之異常時脈偵測方法的流程圖。

本揭露提供了許多不同的實施例或例子，用以實作此揭露的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。此外，本揭露可能會在各種例子中重複圖示符號及/或文字。此重複是為了簡明與清晰的目的，但本身並不決定所討論的各種實施例及/或設置之間的關係。

再者，在空間上相對的用語，例如底下、下面、較低、上面、較高等，是用來容易地解釋在圖示中一個元件或特徵與另一個元件或特徵之間的關係。這些空間上相對的用語除了涵蓋在圖示中所繪的方向，也涵蓋了裝置在使用或操作上不同的方向。這些裝置也可被旋轉(例如旋轉90度或旋轉至其他方向)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。

圖1係繪示根據本揭露的一實施例之異常時脈偵測電路100的系統方塊圖。異常時脈偵測電路100包含多相位產生電路110與取樣電路120。在本實施例中，異常時 脈偵測電路100係內建於晶片中，多相位產生電路110的輸入端接收晶片的輸出時脈訊號SIG，且多相位產生電路110的多個輸出端分別輸出16個延遲時脈訊號P1~P16。取樣電路120的第一輸入端IN1與第二輸入端IN2分別接收延遲時脈訊號P1與延遲時脈訊號P13。

在本實施例中，當輸出時脈訊號SIG發生異常現象時，取樣電路120的輸出端ABN會輸出異常訊號。因此使用者可藉由監視取樣電路120的輸出端ABN而容易且準確地將具有異常之輸出時脈訊號SIG的晶片篩選掉。

圖2係繪示根據本揭露的一實施例之輸出時脈訊號SIG與延遲時脈訊號P1~P16的時序圖。在本實施例中，輸出時脈訊號SIG與延遲時脈訊號P1~P16皆具有相同的週期TSIG，且週期TSIG可被等分成16個子相位TP。在圖2中，兩相鄰的時脈訊號之間皆相距一個子相位TP。例如，兩相鄰的輸出時脈訊號SIG與延遲時脈訊號P1之間的相位差為TP，兩相鄰的延遲時脈訊號P1與延遲時脈訊號P2之間的相位差為TP，依此類推，且延遲時脈訊號P16與輸出時脈訊號SIG之間沒有相位差。

請回到圖1，取樣電路120的第一輸入端IN1與第二輸入端IN2分別接收第一延遲時脈訊號與第二延遲時脈訊號。在本實施例中，第一延遲時脈訊號為延遲時脈訊號P1，第二延遲時脈訊號為延遲時脈訊號P13，但本揭露之實施例並不受限於此。對本揭露而言，輸出時脈訊號的週期可被等分成N個子相位，其中N為大於等於4的正整數，而第 一延遲時脈訊號與第二延遲時脈訊號的相位差可為介於輸出時脈訊號的2/N週期至(N-2)/N週期之間。值得一提的是，對本實施例而言，第一延遲時脈訊號P1與第二延遲時脈訊號P13的相位差為輸出時脈訊號SIG的12/16週期。

在本實施例中，取樣電路120係透過第二延遲時脈訊號P13的下降邊緣對第一延遲時脈訊號P1進行取樣以偵測輸出時脈訊號SIG是否頻率過慢。請再參照圖2，當輸出時脈訊號SIG為正常時，第二延遲時脈訊號P13的下降邊緣對第一延遲時脈訊號P1進行取樣的結果為高電壓準位。圖3係繪示根據本揭露的一實施例之異常之輸出時脈訊號SIG與延遲時脈訊號P1~P16的時序圖，如圖3中所表示者為輸出時脈訊號SIG的頻率過慢，則第二延遲時脈訊號P13的下降邊緣對第一延遲時脈訊號P1進行取樣的結果為低電壓準位。值得一提的是，圖3中虛線標示者代表輸出時脈訊號SIG為正常時的時序圖。

在本實施例中，取樣電路120係透過第二延遲時脈訊號P13的上升邊緣對第一延遲時脈訊號P1進行取樣以偵測輸出時脈訊號SIG是否頻率過快。請再參照圖2，當輸出時脈訊號SIG為正常時，第二延遲時脈訊號P13的上升邊緣對第一延遲時脈訊號P1進行取樣的結果為低電壓準位。圖4係繪示根據本揭露的一實施例之異常之輸出時脈訊號SIG與延遲時脈訊號P1~P16的時序圖，如圖4中所表示者為輸出時脈訊號SIG的頻率過快，則第二延遲時脈訊號P13的上升邊緣對第一延遲時脈訊號P1進行取樣的結果為高電 壓準位。值得一提的是，圖4中虛線標示者代表輸出時脈訊號SIG為正常時的時序圖。

綜合上述，當第二延遲時脈訊號P13的下降邊緣對第一延遲時脈訊號P1進行取樣的結果為低電壓準位則代表晶片的輸出時脈訊號SIG頻率過慢；當第二延遲時脈訊號P13的上升邊緣對第一延遲時脈訊號P1進行取樣的結果為高電壓準位則代表晶片的輸出時脈訊號SIG頻率過快。因此，可藉由應用上述的取樣結果之判斷於電路邏輯，來實現取樣電路120之功能，以下介紹本揭露的一實施例之取樣電路120的電路架構。

圖5係繪示根據本揭露的一實施例之取樣電路120的電路架構圖。取樣電路120包含低頻時脈偵測電路122與高頻時脈偵測電路124。低頻時脈偵測電路122用以偵測晶片的輸出時脈訊號是否頻率過慢。低頻時脈偵測電路122由兩個正反器(Filp-Flop)122a、122b組成。

正反器122b的資料輸入接腳D連接電源VDD(即高電壓準位)，正反器122b的時序接腳CLK連接正反器122a的輸出接腳Qb。因此，對正反器122b而言，只有當正反器122a的輸出接腳Qb之輸出訊號由低電壓準位上升至高電壓準位時，正反器122b的輸出接腳Q才會輸出高電壓準位。

在本實施例中，正反器122a的資料輸入接腳D接收第一延遲時脈訊號P1，正反器122a的時序接腳CLK接收反向的第二延遲時脈訊號P13。因此，對正反器122a而 言，只有當第二延遲時脈訊號P13由高電壓準位下降至低電壓準位時，正反器122a的輸出接腳Qb才會輸出反向的第一延遲時脈訊號P1。上述的動作即相當於：透過第二延遲時脈訊號P13的下降邊緣對第一延遲時脈訊號P1進行取樣。

請一併參照圖2，當輸出時脈訊號SIG為正常時，延遲時脈訊號P13的下降邊緣對延遲時脈訊號P1進行取樣的結果為高電壓準位，相當於正反器122a的輸出接腳Qb輸出低電壓準位。請一併參照圖3，當輸出時脈訊號SIG頻率過慢時，延遲時脈訊號P13的下降邊緣對延遲時脈訊號P1進行取樣的結果為低電壓準位，相當於正反器122a的輸出接腳Qb輸出高電壓準位。

綜合上述，當輸出時脈訊號SIG頻率過慢時，正反器122a的輸出接腳Qb由低電壓準位上升至高電壓準位，則正反器122b的輸出接腳Q輸出高電壓準位。如此一來，使用者可藉由監視正反器122b的輸出接腳Q來得知晶片的輸出時脈訊號SIG是否發生頻率過慢的異常現象。具體來說，在本實施中，當正反器122b的輸出接腳Q輸出高電壓準位時，即代表取樣電路120輸出異常訊號，使用者可藉此得知晶片的輸出時脈訊號發生異常。

請回到圖5，高頻時脈偵測電路124用以偵測晶片的輸出時脈訊號是否頻率過快，高頻時脈偵測電路124由兩個正反器124a、124b組成。高頻時脈偵測電路124的工作原理與低頻時脈偵測電路122類似，故在此不贅述。當輸出時脈訊號SIG頻率過快時，正反器124a的輸出接腳Q由低 電壓準位上升至高電壓準位，則正反器124b的輸出接腳Q輸出高電壓準位。如此一來，使用者可藉由監視正反器124b的輸出接腳Q來得知晶片的輸出時脈訊號SIG是否發生頻率過快的異常現象。具體來說，在本實施中，當正反器124b的輸出接腳Q輸出高電壓準位時，即代表取樣電路120輸出異常訊號，使用者可藉此得知晶片的輸出時脈訊號發生異常。

圖6係繪示根據本揭露的一實施例之異常時脈偵測方法600的流程圖。異常時脈偵測方法600用以偵測晶片的輸出時脈訊號是否有異常。首先，於步驟610，根據晶片的輸出時脈訊號來提供第一延遲時脈訊號與第二延遲時脈訊號。請一併參照圖1，在本實施例中，內建於晶片的多相位產生電路110根據晶片的輸出時脈訊號SIG提供第一延遲時脈訊號P1與第二延遲時脈訊號P13給取樣電路120。接者，於步驟620，利用第二延遲時脈訊號來對第一延遲時脈訊號進行取樣，以判斷晶片的輸出時脈訊號是否發生異常。請一併參照圖1，在本實施例中，取樣電路120利用第二延遲時脈訊號P13來對第一延遲時脈訊號P1進行取樣來偵測晶片的輸出時脈訊號SIG是否發生異常現象，其中當輸出時脈訊號SIG發生異常現象時，取樣電路120的輸出端ABN輸出一異常訊號。

綜合上述，本揭露提出一種異常時脈偵測方法及其電路，應用於晶片的積體電路中，用以偵測晶片的輸出時脈訊號是否發生異常現象，藉此讓使用者能更容易且準確 地將具有異常時脈的晶片篩選掉。

以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。

Claims (10)

1. 一種異常時脈偵測方法，用於偵測一晶片的一輸出時脈訊號是否有異常，其中該異常時脈偵測方法包括：根據該輸出時脈訊號來提供一第一延遲時脈訊號與一第二延遲時脈訊號，其中該輸出時脈訊號、該第一延遲時脈訊號與該第二延遲時脈訊號的相位互不相同；以及利用該第二延遲時脈訊號來對該第一延遲時脈訊號進行取樣，以判斷該輸出時脈訊號是否發生異常。
2. 如申請專利範圍第1項所述之異常時脈偵測方法，其中該晶片之一多相位產生電路用以根據該輸出時脈訊號來產生之N個延遲時脈訊號，其中該N個延遲時脈訊號與該輸出時脈訊號的相位互不相同，其中該N個延遲時脈訊號之其中二者係該第一延遲時脈訊號與該第二延遲時脈訊號，其中N為大於等於4的正整數。
3. 如申請專利範圍第2項所述之異常時脈偵測方法，其中該第一延遲時脈訊號的相位領先該第二延遲時脈訊號的相位，其中該第一延遲時脈訊號與該第二延遲時脈訊號的相位差係介於該輸出時脈訊號的2/N週期至(N-2)/N週期之間。
4. 如申請專利範圍第1項所述之異常時脈偵 測方法，其中該異常時脈偵測方法係利用該第二延遲時脈訊號的下降邊緣對該第一延遲時脈訊號進行取樣以偵測該輸出時脈訊號是否頻率過慢，其中當該第二延遲時脈訊號的下降邊緣對該第一延遲時脈訊號進行取樣的結果為低電壓準位則代表該輸出時脈訊號頻率過慢。
5. 如申請專利範圍第1項所述之異常時脈偵測方法，其中該異常時脈偵測方法係利用該第二延遲時脈訊號的上升邊緣對該第一延遲時脈訊號進行取樣以偵測該輸出時脈訊號是否頻率過快，其中當該第二延遲時脈訊號的上升邊緣對該第一延遲時脈訊號進行取樣的結果為高電壓準位則代表該輸出時脈訊號頻率過快。
6. 一種異常時脈偵測電路，用以判斷一晶片之一輸出時脈訊號是否發生異常，其中該異常時脈偵測電路包含：一多相位產生電路，用以根據該輸出時脈訊號來提供一第一延遲時脈訊號與一第二延遲時脈訊號，其中該輸出時脈訊號、該第一延遲時脈訊號與該第二延遲時脈訊號的相位互不相同；以及一取樣電路，用以利用該第二延遲時脈訊號來對該第一延遲時脈訊號進行取樣，以判斷該輸出時脈訊號是否發生異常。
7. 如申請專利範圍第6項所述之異常時脈偵測電路，其中該多相位產生電路用以根據該輸出時脈訊號來產生之N個延遲時脈訊號，其中該N個延遲時脈訊號與該輸出時脈訊號的相位互不相同，其中該N個延遲時脈訊號之其中二者係該第一延遲時脈訊號與該第二延遲時脈訊號，其中N為大於等於4的正整數。
8. 如申請專利範圍第7項所述之異常時脈偵測電路，其中該第一延遲時脈訊號的相位領先該第二延遲時脈訊號的相位，其中該第一延遲時脈訊號與該第二延遲時脈訊號的相位差係介於該輸出時脈訊號的2/N週期至(N-2)/N週期之間。
9. 如申請專利範圍第6項所述之異常時脈偵測電路，其中該取樣電路係利用該第二延遲時脈訊號的下降邊緣對該第一延遲時脈訊號進行取樣以偵測該輸出時脈訊號是否頻率過慢，其中當該第二延遲時脈訊號的下降邊緣對該第一延遲時脈訊號進行取樣的結果為低電壓準位則代表該輸出時脈訊號頻率過慢。
10. 如申請專利範圍第6項所述之異常時脈偵測電路，其中該取樣電路係利用該第二延遲時脈訊號的上升邊緣對該第一延遲時脈訊號進行取樣以偵測該輸出時脈訊號是否頻率過快，其中當該第二延遲時脈訊號的上升 邊緣對該第一延遲時脈訊號進行取樣的結果為高電壓準位則代表該輸出時脈訊號頻率過快。