TW578002B - Event based semiconductor test system - Google Patents

Description

578002 A7 ___ B7 五、發明說明（1) 發明領域： 本發明係有關一種用來將測試型樣信號供應到一半導 體裝置並評估該半導體裝置得到的輸出信號而測試半導體 裝置之自動測試設備，尤係有關一種用來產生各種時序的 基於事件之半導體測試系統，該等時序係用來作爲測試型 樣信號及選通脈衝信號，以便評估半導體裝置，其中係由 自一預定時點算起的一時間長度界定每一事件之時序。 發明背景： 在以諸如1C測試器等的一半導體測試系統測試諸如 1C及LSI等的半導體裝置時，在適當的測試時序下將測 試信號提供給待測試半導體裝置的適當接腳。該半導體測 試系統接收測試中裝置回應測試信號而產生的輸出信號。 以具有指定時序的選通脈衝信號將輸出信號抽樣，而與預 期數値資料比較，以便決定測試中的半導體裝置動作正確 與否。 圖1是一傳統半導體測試系統實例之示意方塊圖。在 圖1所示之半導體測試系統中，一測試型樣產生器（1 2 ) 自一測試處理器（1 1 )接收測試資料。測試型樣產生器（ 1 2 )產生待提供給一波形格式化器（1 4 )之測試型樣資料 、及待提供給一型樣比較器（1 7 )之一預期數値型樣。一 時序信號產生器（1 3 )產生時序信號，以便同步整體測試 系統之作業。在圖1中，係將時序信號提供給諸如測試型 樣產生器（1 2 )、型樣比較器（1 7 )、波形格式化器（Μ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------“裝—— (請先閱讀背面之注意事項本頁) ，訂 線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 五、發明說明（2) )、及一類比比較器（1 6 )。 時序信號產生器（1 3 )亦將一測試週期（測試速率） 脈波及時序資料提供給波形格式化器（14 )。測試型樣（ 測g式向量）資料界定、、〇 "及、、1 〃，亦即測試信號波形的上 升緣及下降緣。時序資料（時序設定資料）界定波形的上 升緣及下降緣相對於測試週期脈波之時序（延遲時間）。 時序資料通常亦包含諸如RZ (回到零値）、NRZ(不回到 零値）、或EOR (互斥或）波形等的波形資訊。 根據來自測試型樣產生器（1 2 )的測試型樣資料、以 及來自時序fg號產生器：（1 3 )的測試週期脈波及時序資料 ，波形格式化器（1 4 )形成一具有指定波形及時序之測試 號。波形格式化器（1 4 )將測試信號經由一驅動器5 )而傳送到D U T ( 1 9 )。波形格式化器（丨4 )包含設定/ 重定正反器（圖中未示出），用以形成待提供給驅動器（ 1 5 )之測試信號。驅動器（1 5 )調整測試信號的振幅、阻 抗、及（或）轉換速率，並將測試信號施加到DUT ( 1 9 ) 〇 類比比較器（1 6 )將來自DUT ( 1 9 )的一回應信號與 在一預定選通脈衝時序上之基準電壓比較。將所得到的邏 輯信號提供給型樣比較器（1 7 )，其中係在在來自類比比 較器（1 6 )的所得到邏輯型樣與來自測試型樣產生器（i 2 )的預期數値型樣之間執行一邏輯比較。型樣比較器（i 7 )檢查這兩個型樣是否相互符合，因而決定該DUT(19) 是否通過或故障。當偵測到一故障時，將此種故障資訊提 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------,----裝·II (請先閱讀背面之注意事項本頁) ，訂： --線· 578002 A7 _ B7 五、發明說明（3) 供給一故障記憶體（1 8 )，並儲存該故障資訊以及來自測 試型樣產生器（1 2 )的該 DUT ( 1 9 )的故障位址資訊，以 便執行故障分析。 在諸如圖1所示的傳統半導體測試系統中，係根據測 試型樣（測試向量）資料、時序資料、及波形資料這三類 資料，而以每個週期產生之方式產生待施加到測試中裝置 的一測試信號。圖2示出這三類資料間的關係之一實例、 以及波形圖（45 )所示用來產生測試信號之測試週期。來 自一測試向量檔（4 1 )的測試型樣資料（測試向量）係經 由測試型樣產生器（1 2 )而提供給波形格式化器（1 4 )。 來自一測試計劃檔（4 2 )的時序資料（4 7 )係經由時序信 號產生器（1 3 )而提供給波形格式化器（1 4 )。測試型樣 資料（46 )界定每一測試週期之波緣（1或〇 )，而時序 資料（47 )界定波形及時序，亦即相對於測試週期的延遲 時間。 如前文所述，在傳統的半導體測試系統中，係相對於 每一測試週期而根據測試型樣資料、時序資料、及波形資 料產生測試信號及選通脈衝信號。有時將此種測試系統稱 爲一種基於週期的測試系統，其中係以每個週期之方式描 述時序資料及測試型樣資料。在目前廣泛地用於設計諸如 LSI及VLSI等的半導體裝置之電腦輔助設計（Computer Aided Design ;簡稱CAD )中，典型的邏輯電路模擬器根 據事件而描述測試信號及結果。事件是邏輯狀態的任何改 變，例如測試信號的上升及下降，且係根據自一基準時點 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------.----裝--- (請先閱讀背面之注意事項本頁) 丨，訂· i線· 經濟部智慧財產局員工消費合作社印製 578002 A7 _B7 _— 一五、發明說明（4) 算起的時間長度而界定事件。換言之，測試信號及測試結 之導 期半 週在 試用 測利 的接 用直 所法 統無 系統 試系 測試 統測 傳型 用期 使週 不的 並統 述傳 描， 型此 件因 事。 的念 果觀 果 結 試 測 及 號 信 試 測 的 到 得 中 段 階 計 設 的 置 裝 -MRn 述 槪 明 發 憶導 記半 件一 事估 一 評 自便 Omil ΙΛ 種以 一 果 供結 提試 於測 在及 的號 目信 一 試 又測 之生 明產 發料 本資 ，件 此事 因的 中 點 時 準 基 定 預1 白 由 \131一 種 ο 1 統供 系提 試於 測在 豐 的 SMn 導目 半一 型另 件之 事明 之發 置本 裝 體 測 體 導 半 型 件 事 之 序 時 的 件 事1 每：. 定 界 度 長 間 時一 ο 的統 起系 算試 '的統 起系 算試 件測 事體 一 導 上半 自型 由件 種事 一 之 供序 提時 於的 在件 的事 目一 一 每 又定 之界 明度 發長 本間 時 ---------.----裝—— (請先閱讀背面之注意事項本頁) ▼ij- --線. 經濟部智慧財產局員工消費合作社印製 的件 期事 週各 脈定 時界 準合 基組 1 1 由之 Umll &Λ 種數 一 分 供一 提的 於期 、-;Rr 在週申 的脈型 目時件 一 準事 又基之 之該度 明及長 發倍間 本數時 整之 一 間 統 系 試 測 澧 白 數件 因事 放行 縮現 一 生 照產 按來 可用 種放 一 縮 供而 提間 於時 在遲 的延 目的 一 件 又事 之行 明現 發改 本修 例 匕 壓 解 及 縮 壓 料 資 用 採 \一彐一一 種 〇 系供 試曰f 測π 在 導的 半目 型一 件又 事之 之明 料發 資本 序 時 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 B7 五、發明說明（5) 縮技術而將事件資料儲存在事件記憶體中以減少事件記憶 體的容量之事件型半導體測試系統。 ----------.----裝--- (請先閱讀背面之注意事項本頁) 本發明之又一目的在於提供一種可將半導體裝置的設 計階段中由C A D系統的測試台所產生的資料直接用於產 生測試信號及選通脈衝信號之事件型半導體測試系統。 --線- 經濟部智慧財產局員工消費合作社印製 本發明是一種用來測試一測試中電子裝置（Device Under Test ;簡稱DUT)之事件型測試系統，其方式爲在 一選通脈衝信號的時序下將一測試信號供應到該DUT，並 評估該DUT的一輸出。該事件型測試系統包含：一事件 記憶體，用以儲存由一基準時脈週期的一整數倍（整數部 分資料）及該基準時脈週期的一分數（分數部分資料）形 成的每一事件之時序資料，其中該時序資料代表一現行事 件與一共同.基準時點間之一時間差；一位址定序器，用以 產生用來存取該事件記憶體之位址資料，以便自該事件記 憶體讀出時序資料；一時序計數邏輯電路，用以產生一事 件開始信號，且該事件開始信號被延遲了該基準時脈週期 乘以該整數部分資料；一事件產生單元，用以根據來自該 事件計數邏輯電路的該事件開始信號及來自該事件記憶體 的該分數部分資料而產生每一事件，以便制定該測試信號 及選通脈衝信號；以及一主電腦，用以經由一測試程式而 控制該事件型測試系統之整體作業。 在本發明的又一面向中，該事件記憶體包含：一事件 計數記憶體，用以儲存每一事件的時序資料之整數部分資 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 B7 五、發明說明（6) 料；一游標記憶體，用以儲存每一事件的時序資料之分數 部分資料；以及一事件類型記憶體，用以儲存對應於該時 脈計數記憶體及該游標記憶體中的時序資料的每一事件之 類型。 在本發明的又一面向中，該事件型測試系統進一步包 含一設於該事件記憶體與該事件計數邏輯電路間之解壓縮 單元，用以自該事件記憶體中儲存的壓縮後事件資料再生 事件資料；且該事件計數邏輯電路包含一縮放邏輯電路， 用以按照一縮放因數的比例而修改來自該事件記憶體之事 件資料。 在本發明的又一面向中，該事件產生單元包含：一解 多工器，用以根據該事件記憶體的事件類型資料而選擇性 地提供來自該時序計數邏輯電路之該事件開始信號·，複數 個可變延遲電路，用以自該解多工器接收該事件開始信號 ，其中每一該等可變延遲電路提供由該時序計數邏輯電路 的游標總和資料界定之一額外延遲；以及用來產生各測試 信號間的可變補償延遲之裝置。 根據本發明，一事件型半導體測試系統可根據事件言己 憶體中儲存的事件資料而產生測試信號及選通脈衝信號， 以便評估一半導體裝置。自共同基準時點（絕對時間）或 自上一事件（差異時間）算起的一時間長度差異界定了每 一事作之時序。係根據事件資訊而產生測試信號及選通脈 衝信號’而該基準時脈週期的一整數倍及該基準時脈週期 的一分數之一組合界定了該事件資訊自上一事件算起的差 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝· II (請先閱讀背面之注意事項本頁) -·訂： ί線· 經濟部智慧財產局員工消費合作社印製 578002 A7 _ B7 五、發明說明（7) 異時間。 附圖簡述： 圖1是根據一週期中描述的測試資料而產生測試信號 及測5式运通脈衝丨§號的一傳統半導體測試系統中的—結構 實例之示意方塊圖。 圖2示出用來在每一測試週期中利用測試型樣資料、 時序資料、及波形資料產生一測試信號而在圖1所示週期 型測試系統所用的資料結構之一實例。 圖3是本發明的一事件型半導體測試系統中的一結構 實例之方塊圖。 圖4是一電子設計自動化環境與本發明的一事件型測 試系統間之一關係之示意方塊圖。 圖5A-5K是本發明的一事件型測試系統用來根據一事 件記憶體中儲存的事件資料而產生圖5I-5K所示測試信號 波緣（事件）的一作業實例之時序圖。 圖6是本發明的事件型測試系統中的事件記憶體以及 時序計數邏輯電路及縮放邏輯電路中的一組態實例之示意 圖。 圖7是本發明的事件型測試系統中的事件記憶體以及 時序計數邏輯電路及縮放邏輯電路中的另一組態實例之示 意圖。 圖8是用來根據圖6及7所示時序計數邏輯電路及 縮放邏輯電路所產生的資料而產生各種事件的事件產生單 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------•裝 i I (請先閱讀背面之注意事項本頁) _·訂· -線- 經濟部智慧財產局員工消費合作社印製 578002 A7 經濟部智慧財產局員工消費合作社印製 _ B7 五、發明說明（8 ) 元中的一結構實例之示意方塊圖。 圖9是本發明的事件型測試系統的一基本系統組態之 示意圖。 圖10A是使用圖6所示之電路圖時用來產生圖51-5K所示事件的各種時序間之關係之資料表，且圖1〇B是 使用圖7所示之電路圖時用來產生圖51-5K所示事件的 各種時序間之關係之資料表。 圖Π是用來解說本發明的事件型測試系統中的事件 資料壓縮及解壓縮技術的一事件序列之時序:圖。 圖12A是於產生圖11所示事件時在不使用資料壓縮 的情形下一事件記憶體（事件計數記憶體及游標記憶體） 中儲存的事件資料之一資料表，且圖12B是於產生圖π 所示事件時在使用本發明的資料壓縮的情形下該事件記憶 體中儲存的事件資料之一資料表。 圖1 3是本發明的事件型測試系統中的資料壓縮單元 中的一電路結構實例之方塊圖。 圖14是本發明的事件型測試系統中的縮放邏輯電路 中的一結構實例之示意方塊圖。 圖1 5是本發明的事件型測試系統中的縮放邏輯電路 的一較詳細結構實例之方塊圖。 主要元件對照表 12 測試型樣產生器 11 測試處理器 (請先閱讀背面之注意事項 本頁) .裝 丨·訂· 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9) 14 17 16 19 15 18,27 45 46 47 42 41 22,111 23 24 25 28 30 32 33 34 36 38 53 波形格式化器 型樣比較器 時序信號產生器 類比比較器 測試中裝置 驅動器 故障記憶體 波形圖 測試型樣資料 時序資料 測試計劃檔 測試向量檔 主電腦 匯流排介面 系統匯流排 內部匯流排 位址定序器 事件記憶體 解壓縮單元 時序計數及縮放邏輯電路 事件產生單元 接腳電子電路 測試中裝置 系統單晶片 --------------裝--- (請先閱讀背面之注意事項本頁) v-o· •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4^- 578002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（10) 51 55 63 59 60 64 65 67 68 69 71 72 73 75 76 電子設計自動化環境 設計資料檔 測試資料檔 積體電路 半導體測試系統 測試台 資料檔案 轉換軟體 檔案 硬體測試器 時脈計數RAM 游標RAM 事件類型RAM 降値計數器 鎖存器 77,102-104,163106,161 78,135-137 79,147,154,162 82 83 85-87,95-97 88,105 91,92 93 正反器 多工器 加法器 解多工器 比較器 可變延遲電路 邏輯"或"電路 SR正反器 接腳驅動器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------:----•裝--- (請先閱讀背面之注意事項本頁) -i線- 11>578002 A7 五、發明說明（ 1 1 5 1 -11 5 π 113 112 121 122 123 126 接腳介面卡 接腳匯流排 接腳匯流排控制器 時脈計數狀態機 載入/降値計數器 游標控制狀態機 儲存及選擇電路 131-134,152,159,155 暫存器 142 146 143 144 148,149 151 153 164 事件加總邏輯電路 事件延遲縮放邏輯電路 事件計數延遲邏輯電路 事件游標延遲邏輯電路 乘法器 事件計數狀態機 縮放計數器 狀態機 -------------裝--- (請先閱讀背面之注意事項本頁) >aj· i線· 經濟部智慧財產局員工消費合作社印製 較佳實施例之詳細說明： 圖3是本發明的事件型測試系統中的一結構實例&矛： 意方塊圖。該事件型測試系統包含：連接到一系統匯流排 (24 )之一主電腦（22 )及一匯流排介面（23 )、一內部 匯流排（25 )、一位址定序器（28 )、一故障記憶體（27 )、一事件記憶體（30 )、一解壓縮單元（32 )、一時序 計數及縮放邏輯電路（33)、一事件產生單元（34)、及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 44 578002 A7 __B7__ 五、發明說明（12) --接腳電子電路（3 6 )。該事件型測試系統係用來評估一 測試中半導體裝置（DUT) ( 38)，該DUT ( 38)通常是 連接到接腳電子電路（36)之一記憶體1C、一微處理器 1C、或一 ASIC。 主電腦（2 2 )的一個例子是一工作站。主電腦（2 2 ) 之功能係作爲一使用者介面，用以讓一使用者可指示開始 及停止測試作業，可載入一測試程式及其他的測試條件， 或可在主電腦上執行測試結果分析。主電腦（2 2 )經由系 統匯流排（2 4 )及匯流排介面（2 3 )而連接到一硬體測試 系統。雖然圖中並未示出，但是主電腦（2 2 )最好是連接 到一通訊網路，以便傳送或接收測試資訊進出其他的測試 系統或電腦網路。 經濟部智慧財產局員工消費合作社印製 內部匯流排（25 )是硬體測試系統中的一匯流排，且 係共用地連接到大部分的功能單元，例如位址定序器（2 8 )、故障記憶體（27 )、解壓縮單元（32 )、時序計數及 縮放邏輯電路（3 3 )、以及事件產生單元（3 4 )。位址定 序器（28 )的一個例子是該硬體測試系統專用的一測試處 理器，且使用者無法存取該位址定序器。位址定序器（28 )根據來自主電腦（22 )的測試程式及條件而將指令提供 給該測試系統中的其他功能單元。故障記憶體（27 )將諸 如DUT ( 3 8 )的故障資訊等的測試結果儲存在位址定序器 (28 )所界定的位址。故障記憶體（27 )中儲存的資訊係 用於測試中裝置的故障分析階段。 如圖3所示，位址定序器（28 )的一項工作即是將位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4€---- 578002 A7 ____B7___ 五、發明說明（13) 址資料提供給事件記憶體（30 )。在一實際的測試系統屮 ，將設有複數個事件記憶體（3 0 )，每一事件記憶體（3 () )可對應於該測試系統的一測試接腳（測試通道）。事件 記憶體（3 0 )儲存測試信號及選通脈衝信號的每一事件之 時序資料。如將於下文中詳述的，事件記憶體（3 0 )以兩 種各別的方式儲存事件資料，其中一種方式係用於儲存係 爲一基準時脈週期的一整數倍之時序資料，另一種方式係 用於儲存係爲一基準時脈週期的一個或多個分數之時序資 料。在本發明中，係以自共同基準時點（絕對時間）或自 上一事件（差異時間）算起的一時間差表示每一事件的時 序資料，其中情形將於下文中說明之。 最好是壓縮事件記憶體（3 0 )中的時序資料，以便減 少所需的記憶體容量。解壓縮單元（32 )自事件記憶體（ 30 )接收經過壓縮的資料，並以一解壓縮程序再生該時序 資料。 經濟部智慧財產局員工消費合作社印製 時序計數及縮放邏輯電路（3 3 )係用來產生整體時序 資料，該整體時序資料可根據來自事件記憶體（3 0 )的差 異時序資料而直接產生一現行事件。此種整體時序資料的 一個例子是一事件開始信號及自該事件開始信號算起的一 延遲時間之一組合。在一個面向中，產生此種整體時序芦 料的一程序涉及將複數個分數（游標）時序資料相加的加 法運算。在對時序資料進行加法運算的過程中，也在時斤 計數及縮放邏輯電路（3 3 )中進行分數資料（整數資料的 補償）的一進位運算。在另一面向中，產生整體時序資利 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -- 578002 Α7 ___Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（14) 的一程序並不涉及該加法程序。 該時序計數及縮放邏輯電路（3 3 )亦用來按照一縮放 因數而修改該時序資料。時序資料的此種縮放運算包含將 時序資料（每一差異時間或絕對時間）乘以一縮放因數。 例如，將一系統（基準）時脈爲、'1.5 〃的時序資料縮放一 縮放因數''2〃意指：所得到的時序資料爲1·5χ2 = 3·0的系 統時脈。一般而言，對於前文所述由事件計數及事件游標 界定的時序資料（差異時間）而言，該乘法將包含（事件 計數+事件游標）χ (縮放因數）=經過縮放的延遲。 軟體可執行上述的加法及縮放運算。然而，由於轉換 大量的延遲資料集所需的時間以及將該資料重新載入事件 型測試器所需的時間可能相當長，所以可直接以硬體執行 較快速的加法及縮放運算。事件型測試系統可採用多種縮 放技術。 事件產生單元（3 4 )係用來實際根據來自時序計數及 縮放邏輯電路（3 3 )的整體時序資料而產生事件。經由接 腳電子電路（3 6 )將因而產生的事件（測試信號及選通脈 衝信號的上升及下降點）提供給DUT ( 3 8 )。接腳電子電 路（36)基本上包含大量的介面電路，用以連接該半導體 測試系統及待測試的半導體裝置。例如，每一介面電路係 由諸如圖1所示的一驅動器及一比較器以及若干開關所構 成，以便建立該驅動器、比較器、與DUT ( 38 )間之輸入 及輸出關係。 圖4是一半導體積體電路的一設計階段與該半導體積 4?- ----------.----裝--- (請先閱讀背面之注意事項本頁) 訂· i線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 五、發明說明（15) 體電路的一測試階段間之一整體關係之示意圖。該例示出 在一電子設計自動化（Electronic Design Automation;簡稱 EDA)環境（51)下設計諸如一系統單晶片（System-on-Chip;簡稱SoC) ( 53 )等的一極大型積體電路（LSI )之 一情形。 在EDA環境（51)下設計出半導體積體電路（53)之 後，即得到一設計資料檔（5 5 )及一測試資料檔（6 3 )。 經由各種資料轉換程序，將該設計資料轉換成實體層資料 ，用以指示在所設計出半導體積體電路的每一閘。根據該 實體層資料，在一半導體積體電路製程（矽製程）中生產 一實際的積體電路（59)。 以一半導體測試系統（60 )測試測試所生產的積體電 路。利用經由該積體電路的設計階段取得的測試資料而以 一測試台（64 )執行一邏輯電路模擬程式，即可產生顯示 該積體電路中的輸入·輸出關係之一資料檔案（6 5 )。此種 資料檔案的一個例子即是Verilog公司的數値改變轉儲（ Value Change Dump;簡稱 VCD)資料檔案。 在該半導體測試系統是如同傳統技術的週期型半導體 測試系統之情形中，一轉換軟體（6 7 )執行一格式轉換程 序，以便將以一事件型格式描述的V C D資料檔案（6 5 ) 轉換成一週期型格式之一測試信號。因此，將該週期型的 一測試型樣信號儲存在半導體測試系統（6〇 )的一檔案（ 68 )中。一硬體測試器（69 )將測試型樣信號供應到測試 中裝置（5 9 )，以便測試裝置功能及其他事項。本發明的 本紙張尺度適用中關家標準（CNS)A4規格（21〇 X 297公爱） -^----— ---------:----•裝—— (請先閱讀背面之注意事項本頁) .訂： •線· 578002 A7 _____ B7 五、發明說明（16) 事件型測試系統可將VCD資料儲存在圖3所示之事件記 憶體（30)，而直接使用VCD資料檔案（65)。 圖5A-5K示出用來根據事件資料而產生事件的一作業 實例。圖6是用來根據相對於一共同基準時點（亦即絕對 時間）的上述來自事件記憶體（3 0 )之時序資料而產生一 事件開始信號及游標資料的時序計數及縮放邏輯電路（3 3 )中的一結構實例之電路圖。圖7是用來根據相對於一先 前事件（亦即差異時間）的上述來自事件記憶體（3 0 )之 時序資料而產生一事件開始信號及游標資料的時序計數及 縮放邏輯電路（3 3 )中的另一結構實例之電路圖。圖6所 示之實例並未具有一加法功能，而圖7所示實例包含一用 來加上游標資料並產生進位信號之功能。亦請注意，爲了 顧及說明的簡化，圖6及7所示之電路結構並未示出縮 放邏輯電路的電路圖。 在圖6及7中，位址定序器（2 8 )位址資料供應到 事件記憶體（30 )。如前文所述，位址定序器（28 )可以 是具有一微處理器的一測試處理器。然而，在最簡單的情 形中，該位址定序器（28 )是一位址計數器。該位址計數 器自一個零的計數開始，並循序遞增一，直到偵測到一預 設停止位址爲止。位元數的寬度取決於所要支援的事件記 憶體的深度，然而在一實際的實施例中，1 6位元將是最低 的要求。 在圖6所示實例中，係由一時脈計數RAM (71)、 一游標RAM ( 72 )、及一事件類型RAM ( 73 )構成事件 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------.----裝--- (請先閱讀背面之注意事項本頁) 丨•訂· --線- 經濟部智慧財產局員工消費合作社印製 578002 A7 __ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（17) 記憶體（30 )。時脈計數RAM ( 7 1 )儲存時序資料的整數 部分，亦即基準時脈週期之整數倍。游標RAM ( 72 )儲存 時序資料的分數部分（游標），亦即基準時脈週期之分數 。事件類型RAM ( 73 )儲存用來選擇事件類型之資料。該 事件類型即是將測試器輸出接腳信號（測試信號）設定爲 一邏輯 Μ 〃、〃0〃、或 '、高阻抗〃之一種選擇，或是設定 預期資料的類型，以便在選通脈衝信號的時序下鎖存來自 DUT ( 38 )的回應信號。 對於以圖6所示之時序計數及縮放邏輯電路產生圖 5Ι-5Κ所示實例中的事件而言，係在圖ι〇Α的資料表中示 出將要儲存在事件記憶體（3 0 )的資料。如前文所述，事 件記憶體（3 0 )中的時序資料描述了每一事件相對於一共 同基準時點之時序。換言之，該時序資料示出了將自預定 時點產生的事件之絕對時間。因此，圖6所示之時序計數 及縮放邏輯電路並未包含加法功能。 在圖5Α-5Κ所示的實例中，如圖51所示，事件1 自一基準（開始）時點算起的時序爲1(3/16)奈秒。對於 事件1而言，時脈計數RAM ( 7 1 )中的時序資料是''1 〃 ,而游標RAM ( 72 )中的資料是3/16。如圖5J所示，事 件2離開基準時點的時序是2(10/16)奈秒。因此，時脈 計數RAM (71)中之時序資料是 3〃，而游標RAM (72 )中之分數資料是10/16。如圖5K所示，因爲事件3離 開基準時點的時序是4(2/16)奈秒，所以時脈計數RAM ( 71)中之時序資料是、'4〃，而游標RAM (72)中之分數資 2Θ---- -------------裝--- (請先閱讀背面之注意事項本頁) ••訂 •線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 __________ B7 五、發明說明（1δ) 料是2 /1 6。 時脈計數RAM ( 71 )中之資料（整數部分）代表執行 相關聯的事件之前要等候的基準（系統）時脈計數之數目 ，亦即一事件開始信號之時序。在游標RAM ( 72 )中，分 配給該游標部分的位元數決定了每一時脈的分數單位數， 亦即在該事件開始信號之後所要產生的事件之時序。在上 述實例中，每一基準時脈週期的分數單位數是、'16"。 圖6所示之時序計數及縮放邏輯電路自事件記憶體（ 30 )接收事件資料。在該實例中，圖6之電路圖只包含一 降値計數器（75)，用以向下計算基準時脈（圖5A)的數 目。時脈計數RAM的資料預設降値計數器（75 )，因而 降値計數器（75 )計算基準時脈的數目，且於預設資料到 達零時產生一終止計數（事件開始信號）。將游標RAM ( 7 2 )的數値資料及事件類型RAM的事件類型資料直接供 應到事件產生單元（34)。 因此，在圖5A-5K所示的實例中，將圖5B所示之一 事件開始信號及圖5C的分數時間差所示之數値資料提供 給事件產生單元（34)，因而產生圖51之事件1。然後當 計數兩個時脈時，即產生圖5D所示之一事件開始信號， 並將該事件開始信號連同圖5E的分數時間差10/16所示 之游標資料提供給事件產生單元（34 )，因而產生圖5J 所示之事件2。當計數四個時脈時，即產生圖5 G所示之 一事件開始信號，並將該事件開始信號連同圖5 Η的分數 時間差2/16所示之游標資料提供給事件產生單元（34)， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) -tj· --線- 經濟部智慧財產局員工消費合作社印製 578002 A7 ____ B7 五、發明說明（19) 因而產生圖5K所示之事件3。 ----------.----裝--- (請先閱讀背面之注意事項本頁) 圖7所示實例使用了加法功能，以便處理顯示自一先 前事件算起的每一事件的一時間差（亦即差異時間）之事 件資料。在此種情形中，事件記憶體（3 0 )中的一現行事 件之時序資料係以自一先前事件算起的一延遲時間表示。 因此，對於圖51的事件1而言，時脈計數RAM (71)中 之時序資料是、'1 〃，而游標r A Μ ( 7 2 )中之資料是3 /1 6 。如圖5〗所示，事件2距離事件1的時序是1(7/16)奈 秒。因此，時脈計數RAM ( 7 1 )中之時序資料是、'1 "，而 游標RAM ( 72 )中之游標資料是7/16。如圖5K所示，因 爲事件3在事件2之後的時序是1(8/16)奈秒，所以時 脈計數RAM (71)中之時序資料是、'1〃，而游標RAM ( 72 )中之分數資料是8/16。 •線· 經濟部智慧財產局員工消費合作社印製 時脈計數RAM ( 71)中之資料（整數部分）代表在執 行相關聯的事件之前要等候的基準（系統）時脈計數的數 目。游標RAM ( 72)中的資料（分數部分）是在整數時脈 計數已終止（事件開始）執行該事件之後要等候的游標單 位數。分配給游標部分的位元數決定每一時脈的分數單位 數。在上述實例中，每一基準時脈週期的分數單位數是 ''16" ° 圖1 0B的表中之游標總和示出在先前事件及現行事件 中的分數資料總和。例如，事件2的游標總和是''10/16〃 ，該游標總和是事件1中的游標計數、'3/16〃及事件2 中的游標計數、'7/16"之總和。事件3的游標總和是''18/ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 B7_ 五、發明說明（2〇) 16〃，該游標總和是事件1中的游標計數3/16"、事件2 中的游標計數、、7/16〃、及事件3中的游標計數''8/16" 之總和。因爲加法運算，所以當時脈計數增加一時，產生 事件3的游標總和2/16。 表10B右欄中之總時間代表自圖5所示的開始（基 準）時點、、0〃算起的時間之整體時序。將時序資料的整數 部分加上時序資料的分數部分而得到該總時間。當分數部 分的總和超過基準時脈的單位時間間隔時，即因應地增加 整數部分中的資料。事件1離開基準時點的總時間是1 (3/ 16)奈秒。事件2離開基準時點的總時間是2(10/16)奈秒 ，而事件3離開基準時點的總時間是4(2/16)奈秒。因此 ，以與前文中參照圖6所述之相同方式，將每一事件1-3 的事件開始信號及游標總和提供給事件產生單元（34 )。 圖7所示之時序計數及縮放邏輯電路（33)包含一降 値計數器（7 5 )、·一鎖存器（7 6 )、一正反器（7 7 )、一 多工器（7 8 )、及一加法器（7 9 )。降値計數器（7 5 )自 時脈計數RAM ( 7 1 )接收時序資料的整數部分。加法器（ 79 )自游標RAM ( 72 )接收時序資料的分數部分。 例如，在降値計數器（75 )中預設RAM ( 71 )的整數 部分資料，而該降値計數器（7 5 )以時脈基準C L K爲 單位將該預設値向下計數。當降値計數器（7 5 )到達零 時，即產生一輸出信號（終止計數），並將該輸出信號供 應到多工器（78)的一輸入端。正反器（7 7)產生降 値計數器（7 5 )的經過一個時脈週期延遲的輸出信號， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------：----•裝—— (請先閱讀背面之注意事項本頁) ，訂· •線· 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 五、發明說明（2) 並將正反器（7 7 )之輸出提供給多工器（7 8 )的另一 輸入端。因此’多工器（7 8 )將一個額外的時脈延遲計 數插入時脈計數R A Μ ( 7 1 )的整數部分資料。將多工 器（7 8 )的輸出表不爲以基準時脈5十數値數目表不之事 件開始信號。將該事件開始信號提供給事件產生單元（ 34)及位址定序器（28)。 將游標RAM ( 72 )的分數部分資料提供給加法器（79 )的一輸入端。經由鎖存器（7 6 )將先前事件中的游標資 料提供給加法器（7 9 )的另一輸入端。因此，加法器（7 9 )加總來自游標R A Μ ( 7 2 )的所有分數部分資料。當分數 資料的總和超過一個時脈計數時，亦即超過前文所述圖5 及10Α中的事件3實例之16/16時，即產生一進位，並 將該進位提供給多工器（7 8 )。多工器（7 8 )接收到該進 位時，即選擇加法器（7 9 )之輸出，因而將事件開始信號 延遲一個基準時脈計數。因此，在圖1 〇 Α所示實例中，事 件3的分數資料總和是、、1 8 /1 6 〃，此時將一進位提供給多 工器（7 8 )，而使事件開始額外延遲一個時脈計數。在加 法器（79)的輸出端上產生其餘的資料''2/丨6〃，作爲一游 標總和。 根據前文所述，圖7所示之電路產生圖5Ι-5Κ所不 事件1 - 3之程序係如下文所示。因爲事件1的整數部分 資料是、Λ1〃，所以降値計數器計數一個圖5Α所示 之基準時脈，而產生圖5 Β所示之一脈波（終止計數）° 輸出圖5 Β所示之終止計數，作爲多工器（7 8 )輸出端上 _____24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閲讀背面之注意事項本頁) ••訂： --線- 經濟部智慧財產局員工消費合作社印製 578002 A7 經濟部智慧財產局員工消費合作社印製 ___B7_____五、發明說明（22) 的事件開始信號。圖5 C示出要將加法器（7 9 )輸出端上 的一游標總和加到事件產生單元（34 )中之事件開始信號 ，因而產生圖51所示之事件1。 因爲事件2之整數部分資料也是、、:I 〃，所以降値計數 器（7 5 )計數一個時脈而產生一脈波（終止計數）。係在 圖5 B所示之前一終止計數之後的一個週期時，產生降値 計數器（7 5 )的終止計數，因而在多工器（7 8 )的輸出端 產生圖5D所示之事件開始信號。圖5E示出要將加法器 (79 )輸出端上的一游標總和加到事件產生單元（34 )中 的圖5D所示之事件開始信號。因爲事件1的分數資料是 、'3/16〃，且事件2的分數資料是、'7/16〃，所以加法器（ 79)輸出端上的圖5E所示之游標總和是''10/16〃，並將 該游標總和加到圖5D所示之事件開始信號，因而產生圖 5 J所示之事件2。 至於事件3，因爲事件3的整數部分資料也是 Μ 〃， 所以降値計數器（75 )計數一個時脈，而產生一脈波（終 止計數）。將降値計數器（7 5 )的終止計數傳送到多工器 (78)，該終止計數是圖5F所示之時序，亦即自自基準 時點延遲三個時脈計數。然而，因爲加法器（7 9 )將先前 事件中的游標總和''10/16〃加到事件3的分數資料'' 8 / 1 6 "，所以事件3的分數資料總和是'' 1 8 / 1 6 〃 。 因此，將一進位提供給多工器（7 8 )，以便選擇正反器 (7 7 )的輸出，而示出一個額外延遲一個時脈計數，作 爲圖5 G所示之一事件開始信號。在加法器（7 9 )的輸 -- 請 先 閱 讀 背 面 之 注 意 事 項 I 本 頁 •裝 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 B7 五、發明說明（23) 出端產生其餘的資料2 / 1 6 〃 ’作爲圖5 Η所示之一 游標總和。因此，係將圖5 Η所示之游標總和加到圖5 G 所示之事件開始信號，而產生圖5 Κ所示之事件3。 事件產生單元（3 4 )中的一電路結構實例係示於圖 8之電路圖。如前文中所簡要說明的’圖8所示之事件產 生單元（3 4 )係根據自圖6或7所示時序計數及縮放邏 輯電路提供之事件開始信號及游標總和’而產生測試信號 及選通脈衝信號。 圖8之電路圖包含：一解多工器（82)、一比較器 (83)、可變延遲電路（85 - 87)、一邏輯 ''或〃 電路（88)、SR正反器（91)及（92)、一接腳 驅動器（93)、可變延遲電路（95 - 97)、正反器 (102 — 104)、一邏輯 ''或〃電路（105)、及 一正反器（.106)。對應的事件處理器（圖中未示出） 可實施可變延遲電路（85 - 87)及（95 - 97) ’ 因而來自圖6或7所示電路圖之游標（游標總和）選擇經 過校準的延遲時間。爲了便於說明，圖8中亦包含接腳驅 動器（9 3 )及比較器（8 3 )，但是在實際的實施例中，較 佳之方式可將這些元件包含在圖3所示之接腳電子電路（ 36)中。 當DUT接腳是一輸入接腳時，接腳驅動器（93 )之輸 出係將一測試信號提供給該DUT接腳。接腳驅動器（93 ) 產生測試信號的所需振幅及轉換速率。當DUT接腳是一 輸出接腳時，比較器（83 )接收該DUT之一回應輸出。比 __ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------.----裝--- (請先閱讀背面之注意事項本頁) ·訂· ;線_ 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 五、發明說明（24) 較器（83)提供類比功能，用以將所連接DUT接腳的類比 位準與預設電壓範圍比較，並決定該DUT接腳是在哪一 範圍。如圖8所示，三個可能的範圍是位準 ''高〃、位準 、'低〃、及高阻抗〃。在本實例中，這些範圍中一次只有 一個範圍是有效的。 解多工器（82)自圖6或7所示之時序計數及縮放 邏輯電路接收事件開始信號，並自事件記憶體（30 )中之 事件類型RAM (73)接收事件類型資料。將事件類型資料 供應到解多工器（8 2 )之選擇端。因此，將事件開始信號 解多工到具有事件類型所指定的可變延遲電路之對應事件 處理器。 當事件類型資料指示現行事件（事件1 )是 ''驅動 DUT接腳到高位準〃時，將事件開始信號傳送到可變延遲 電路（85 )，其中該可變延遲電路（85 )延遲的時間係由 游標總和所界定。因此，該可變延遲電路的輸出（例如圖 51所示之事件1 )設定SR正反器（91 )。因而將使接腳 驅動器（93 )將所連接的DUT接腳驅動到邏輯一。 當該事件類型資料指示現行事件（事件2 )是''驅動 D U T接腳到低位準〃時，將事件開始信號傳送到可變延 遲電路（86)，其中該可變延遲電路（86)延遲的時 間係由游標總和所界定。因此，該可變延遲電路的輸出（ 例如圖5 J所示之事件2)重定SR正反器（9 1)。因 而將使接腳驅動器（9 3 )將所連接的D U T接腳驅動到 邏輯零。 ___2?___ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------.----裝---- (請先閱讀背面之注意事項本貢) tr: 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 當該事件類型資料指示現行事件（事件2 )是''切斷 到D U T的驅動〃時，將事件始信號傳送到可變延遲電路 (87)，其中該可變延遲電路（8 7 )延遲的時間係由 游標總和所界定。因此，該可變延遲電路的輸出重定S R 正反器（92)。因而將連接到DUT接腳的接腳驅動器（93 )置於一高阻抗狀態，以便由比較器（83 )接收該DUT接 腳的輸出。 當接腳驅動器（93 ).處於高阻抗模式以便由比較器（ 83)自DUT接腳接收信號時，該事件通常是用來產生選通 脈衝信號，以便鎖存比較器輸出的邏輯。例如，當事件類 型資料指示現行事件是 ''測試DUT是否爲高阻抗"時， 將事件開始信號傳送到可變延遲電路（95 )，其中該可變 延遲電路（9 5 )延遲的時間係由游標總和所界定。比較器 (83 )將DUT接腳的電壓位準與一預先設定的高阻抗位準 比較。如果並未達到最小的高阻抗位準，則正反器（1 02 ) 中的可變延遲電路（9 5 )之選通脈衝信號（事件3)鎖存 比較器（83 )產生的輸出。該資料指示DUT的故障，並經 由邏輯"或"電路（105)及正反器（106)而傳送時脈信號 ，且輸出爲 ''錯誤"。 當事件類型資料指示現行事件是 '、測試DUT是否爲 低位準〃時，將事件開始信號傳送到可變延遲電路（97 ) ，其中該可變延遲電路（97 )延遲的時間係由游標總和所 界定。比較器（83 )將DUT接腳的電壓位準與一預先設定 的高位準比較。如果並未達到最小的高阻抗位準，則在正 (請先閱讀背面之注意事項 本頁) -·訂· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（26) 反器（104)中的可變延遲電路（97)之選通脈衝信號之時 序上鎖存比較器（83 )產生的輸出。該資料指示DUT的故 障，並經由邏輯"或π電路（1〇5)及正反器（106)而傳送 時脈信號，且輸出爲 ''錯誤"。 當事件類型資料指示現行事件是''測試D UT是否爲 低位準〃時，將事件開始信號傳送到可變延遲電路（96 ) ，其中該可變延遲電路（96 )延遲的時間係由游標總和所 界定。比較器（83 )將DUT接腳的電壓位準與一預先設定 的低位準比較。如果並未達到最小的高阻抗位準，則在正 反器（103 )中的可變延遲電路（96 )之選通脈衝信號之時 序上鎖存比較器（83 )產生的輸出。該資料指示DUT的故 障，並經由邏輯"或”電路（105)及正反器（106)而傳送 時脈信號，且輸出爲 ''錯誤〃。 圖9是本發明的一事件型測試系統用來將事件資料載 入數個接腳的一系統組態之示意圖。係經由一接腳匯流排 (Π 3 )而連接接腳介面卡（1 1 5 ! -1 1 5 η )，其中一接腳匯流 排控制器（1 1 2 )可個別定址到每一接腳介面卡（1 1 5 )。 接腳匯流排控制器（1 1 2 )係連接到一執行測試控制器軟體 之主電腦（1 1 1 )。接腳匯流排控制器（1 1 2 )經由整體接 腳匯流排信號而提供開始、停止、測試結果、事件資料載 入、及將各接腳排序在一起等的服務。此種架構可建立一 個''Ν〃接腳的測試系統：。 圖1 1 -1 3係有關本發明的事件型測試系統中採用之壓 縮及解壓縮技術。此種計數的更多細節係述於本發明的同 5^-- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公董） ---------.------- (請先閱讀背面之注意事項本頁) 丨•訂· •線· 578002 A7 ___B7 五、發明說明（27 ) 一受讓人所擁有的美國專利申請案09/25 9,402。圖1 1是 作爲時脈計數資料及游標資料的一組合之時序資料所界定 的事件T0-T10序列之時序圖。如前文所述，時脈計數資 料示出該事件的基準時脈週期之一整數倍，而游標資料示 出該對應事件的基準時脈週期之一分數。 圖12A是於界定圖11所示事件T0-T10時在不使用 一資料壓縮技術的情形下事件記億體中的事件資料之一資 料表。如圖6及7所示，係將事件記憶體分成時脈計數 記憶體（RAM ) ( 71 )及游標記億體（RAM ) ( 72 )。時 脈計數記憶體（7 1 )的資料可以是基準時脈週期的自〇至 N的任何數値，其中N是該事件型測試系統需要支援的 基準時脈週期之最大數目。 例如，在本發明受讓人所設計的一事件型測試系統中 ，時脈計數記憶體（7 1 )最多可支援到1 3 4，2 1 7，7 2 8個時 脈週期。因而每一事件計數記憶體位置共需要27個資料 位元。因此，在該例中的總事件計數記憶體容量是27位 元乘以Μ，其中Μ是該測試系統中的向量數（測試型樣 長度）。 如前文所述，游標記憶體（72 )儲存用來指定基準時 脈週期的分數之細微延遲（時序）資料。因此，游標資料 係小於一個基準時脈週期。根據該測試系統支援的細微階 進延遲，游標資料記憶體的位元寬度必須大到足以容納一 個完整的基準時脈週期。例如，在當基準時脈週期是3 2 奈秒時可支援的時序解析度小到〇·2奈秒之一測試系統中 cm 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- ·* (請先閱讀背面之注意事項^*4^本頁) •訂· •線. 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（） ，該游標資料記憶體必須至少爲8個資料位元。在圖1 2 A 所示的上述實例中，游標記憶體（72 )具有一個1 〇位元 的資料寬度，因而整體的記憶體容量是1 〇位元乘以M個 向量。 因爲測試向量的大小爲諸如數百萬位元組或數千萬位 元組，所以如果必須以圖1 2 A的表中所示之方式將時序資 料儲存在事件記憶體中，則該事件記憶體的總容量將變得 非常大。例如，用於描述事件TO-T 1 0的時脈計數資料之 位元數是297,且用於事件T0-T10的游標資料之位元數 是110，而得到407位元的總位元數。 因此，本發明的事件型測試系統採用一壓縮及解壓縮 技術來減少事件記憶體的容量。圖1 2B是用來描述圖1 1 所示事件T0-T10的一壓縮後時序資料實例之資料表。用 於事件T0-T10的時脈計數資料之位元數是88，且用於游 標資料之位元數是1 1 0，而得到1 98位元的總位元數，與 圖1 2 A之4 0 7位元有所不同。在本實例中，係以一字組 單位（8位元）表示時脈計數資料，其中根據基準時脈的 數目，最多可用到四個字組（32位元）。每一字組的結構 細節係示於前文所述的美國專利申請案〇9/259,402。 在圖1 1及1 2所示實例中，假設可以一個字組表示 事件T0的時脈計數資料，事件T1是兩個字組，事件T2 是三個字組，事件T4是四個字組，且事件T7是一個字 組。亦假設圖11所示之每一事件T3、T5、T6、T8、T9、 及T 1 0係小於基準時脈週期。因此，藉由指定表示時脈計 ^--- --------------裝--- (請先閱讀背面之注意事項本頁) il· --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 578002 A7 B7 五、發明說明（29) 數資料所需的最小字組數，即可減少時脈計數記憶體中的 整體記憶體區域。此外，對於需要小於一個基準時脈週期 的事件而言，這些事件的時脈計數資料是零。然後並不指 定任何記憶體區域給這些事件，同時將這些事件的游標資 料合倂到游標資料記憶體（7 2 )中之游標資料，即可減少 時脈計數記憶體（7 1 )的記憶體容量。 在圖1 2 B所示實例中，游標記憶體（7 2 )的每個時脈 計數記憶位置儲存四個游標資料。因此，游標資料記憶體 (72 )具有40位元的寬度。此種方式可用於當一測試向 量包含小於一個基準時脈週期的許多事件之時。此外，合 倂兩個或更多個事件的游標資料時，可讓測試系統在比系 統時脈頻率更快的頻率下工作。這是因爲可根據每次存取 (時脈觸發）事件記憶體時的游標資料而同時產生兩個或 更多個事件。因爲每一事件計數資料的第一字組包含所要 產生的事件數，所以可識別現行事件的正確游標資料。 解壓縮單元（32 )的一電路結構實例係示於圖1 3。係 利用本發明的壓縮技術壓縮事件記憶體中之時序資料，而 解壓縮單元（3 2 )則將自事件記憶體接收的該時序資料解 壓縮。在本實例中，係由系統軟體執行所有的壓縮及解壓 縮程序。下文是對解壓縮單元（3 2 )的一簡要說明。更詳 細的說明係述於前文所述的美國專利申請案09/259,402。 圖1 3所示之解壓縮單元（3 2 )包含：一時脈計數狀 態機（1 2 1 )、一載入/降値計數器（1 22 )、一游標控制 狀態機（123)、及一儲存及選擇電路（126)。儲存及選 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------·----裝—— (請先閱讀背面之注意事項本頁) ••訂· --線· 578002 A7 ________ B7 五、發明說明（3Q) 擇電路（126)的該實例包含暫存器（131-134)及多工器（ 1 3 5 - 1 3 7 )。將時脈計數記憶體（7 1 )之時脈計數資料提供 給時脈計數狀態機（1 2 1 )及載入/降値計數器（1 2 2 )。 如前文中參照圖1 1 -1 2所述，在較佳實施例中，係以一個 、二個、三個、或四個資料字組設定記憶體（7 1 )之時脈 計數資料，該記憶體的每一字組之結構爲8位元，亦即一 個位元組。將游標資料記憶體（7 2 )之游標資料提供給儲 存及選擇電路（126)中之暫存器（131)及（132)。如同 前文所述，在較佳實施例中，係由最多可描述四個游標事 件的4 0個位元構成游標資料。 於接收時脈計數資料時，時脈計數狀態機（1 2 1 )將時 脈計數資料的最高有效位元抽樣，而決定每一事件的資料 位元組數。狀態機（1 2 1 )根據該決定而將時脈計數記憶體 (7 1 )的資料位元組載入載入/降値計數器（1 22 )的正確 位置。每一資料字組是8位元，且第一字組與第二至第四 字組之間在資料字組中之指定資料位元有所不同。將再生 的事件計數資料傳送到時序計數及縮放邏輯電路（33 )。 儲存及選擇電路（1 26 )自游標資料記憶體（72 )接收 游標資料。在諸如圖1 2B的表中所示之前述實例中，游標 資料記憶體（7 2 )的每一記憶位置包含用於四個游標資料 的40個位元。一次將記憶體（72 )之游標資料輪流地設 定在暫存器（1 3 1 )及（1 3 2 )中之一暫存器。縱使在游標 資料記憶體（72 )的存取速度較低之情形下，此種交插式 作業也可讓時序計數及縮放邏輯電路（3 3 )耗用足夠的資 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- * 為 (請先閱讀背面之注意事項再¥本頁) 訂· 線· 經濟部智慧財產局員工消費合作社印製 578002 A7 ___ B7 五、發明說明（31) 料。 --------------裝--- (請先閱讀背面之注意事項再本頁) 暫存器（1 3 1 )及（1 3 3 )平行地將指定的游標資料傳 送到多工器（1 3 5 )，因而多工器（1 3 5 )可以串列方式將 正確的游標資料傳送到多工器（1 37 )。同樣地，暫存器（ 1 32 )及（1 34 )平行地將指定的游標資料傳送到多工器.（ 1 3 6 )，因而多工器（1 3 6 )可以串列方式將正確的游標資 料傳送到多工器（1 37 )。係在游標控制狀態機（1 23 )的 控制下在暫存器（131-134)及多工器（ 135-137)中進行此 種選擇游標資料的作業。將所選擇的游標資料傳送到時序 計數及縮放邏輯電路（33 )。 線- 經濟部智慧財產局員工消費合作社印製 圖1 4_ 1 5係有關在本發明的事件型測試系統中採用的 縮放技術。較詳細的說明係述於本發明的同一受讓人所擁 有的美國專利申請案09/286,226。圖14是時序計數及縮 放邏輯電路（3 3 )中的縮放邏輯電路的一基本結構實例之 示意方塊圖。縮放之目的爲在不改變事件記憶體中的時序 資料之情形下按照一縮放因數而放大或減少時序資料。圖 1 4之基本組態包含：一事件加總邏輯電路（1 4 2 )及一事 件延遲縮放邏輯電路（146 )。事件加總邏輯電路（142 ) 基本上對應於圖7所示之電路圖，用以加總複數個事件之 差異游標資料。事件加總邏輯電路（1 42 )包含一事件計數 延遲邏輯電路（143)及一事件游標延遲邏輯電路（144) 。事件計數延遲邏輯電路（143)基本上是一降値計數器， 用以計數基準時脈，以便在該降値計數器中預設的事件計 數資料到達零時，產生一終止計數。事件游標延遲邏輯電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 578002 __ —_____B7_____ 五、發明說明（） 路（1 44 )基本上是諸如用來加總游標資料之一累積器，且 於總和超過一個基準時脈週期時，將一進位信號提供給事 件計數延遲邏輯電路（1 4 3 )，因而在該事件計數延遲邏輯 電路中增加一個基準時脈。將事件計數延遲邏輯電路（1 4 3 )之終止計數信號及事件游標延遲邏輯電路（1 44 )之游標 總和（餘數）提供給事件延遲縮放邏輯電路（1 46 )。 一乘法器（1 4 8 )自事件計數延遲邏輯電路（1 4 3 )接 收所得到的整數延遲値。在乘法器（1 4 8 )中將該整數延遲 値乘以縮放因數。一乘法器（1 49 )自事件游標延遲邏輯電 路（1 44 )接收所得到的游標延遲値。在乘法器（1 49 )中 將該游標延遲値乘以縮放因數。一加法器（1 47 )將來自兩 個乘法器（148)及（149)的縮放後結果相加。加法器（ 1 47 )必須將游標縮放結果中之一整數加到事件計數延遲邏 輯電路之整數部分延遲。然後將加法器（1 4 7 )輸出端上的 整數部分延遲及分數部分延遲提供給事件產生單元（3 4 ) 〇 經濟部智慧財產局員工消費合作社印製 圖1 5示出使用一縮放因數對時序資料進行乘法的縮 放邏輯電路之一特定實例。下文中將槪略地說明圖1 5所 示之實施例。更詳細的說明係述於前文所述之美國專利申 請案09/2 86,226。一事件計數狀態機（151 )部分地對應於 圖1 4所示事件加總邏輯電路（1 4 2 )中之事件計數延遲邏 輯電路（1 4 3 )。事件計數狀態機（1 5 1 )根據所有的先前 事件所累積的延遲資料之整數部分而產生一有效資料起動 信號◦一暫存器（1 5 2 )儲存該縮放因數。 Ο/T ΟΌ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 B7 五、發明說明（33) 基本上係由一事件計數縮放部分、一事件游標縮放部 分、及一事件縮放輸出部分形成圖1 5所示之實施例。該 事件計數縮放部分大體上對應於圖1 4所示之乘法器（1 4 8 )，而該事件游標縮放部分大體上對應於圖1 4所示之乘 法器（1 4 9 )。此外，該事件縮放輸出部分大體上對應於圖 1 4所示之加法器（1 47 )。將根據累積事件計數資料而產 生的狀態機（1 5 1 )之有效資料起動信號經由一暫存器（ 1 5 9 )及一正反器（1 6 1 )而傳送到該事件縮放輸出部分， 因而產生該事件的一事件開始信號。該事件縮放輸出亦產 生事件游標資料（游標總和），用以示出係爲相對於該事 件開始信號的一延遲時間之該事件的分數部分。 經濟部智慧財產局員工消費合作社印製 --------------裝—— (請先閱讀背面之注意事項再®^本頁) •線- 將來自暫存器（1 52 )的縮放因數提供給圖1 5所示之 該事件計數縮放部分及該事件游標縮放部分。該事件計數 縮放部分包含一縮放計數器（1 5 3 )、由一加法器（1 5 4 ) 形成的一累積器、以及一暫存器（1 5 5 )。該事件游標縮放 部分包含一乘法器（1 5 7 )及一暫存器（1 5 8 )。該事件縮 放輸出部分包含一加法器（162)、一正反器（163)、及 一狀態機（1 64 )。雖然:圖中並未明確地示出，但是通常係 將基準時脈提供給圖1 5所示之每一電路組件。 在本實例中，於該事件計數縮放部分，係將縮放因數 的分數成分提供給加法器（1 54 )，而係將該縮放因數的整 數成分提供給縮放計數器（153)。在該事件游標縮放部分 中，係將該縮放因數的完整値（整數及分數成分）提供給 乘法器（1 5 7 )。將來自事件游標記憶體的游標資料提供給 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 578002 A7 ___ B7 五、發明說明（34) 乘法器（157)，以便乘以該縮放因數。 該縮放因數的整數成分預設該縮放計數器（153)，因 而每當計數値達到該預設値時，即自縮放計數器（1 5 3 )產 生一終止計數（TC )脈波。例如，當該縮放因數的整數成 分爲''3 〃時，每當計數了三個基準時脈時縮放計數器（. 153)即產生該終止計數脈波。將該終止計數脈波提供給事 件計數狀態機（1 5 1 ),作爲一事件起動信號，因而當終止 計數脈波的數目到達狀態機（1 5 1 )中指定的累積事件計數 値時，即產生該有效資料起動信號。 亦將來自縮放計數器（153 )的該終止計數脈波供應到 暫存器（155)及（158)。如前文所述，因爲暫存器（155 )及加法器（154 )形成該累積器，所以每當暫存器（155 )接收到該終止計數脈波時，即將該縮放因數的分數成分 加到先前的分數成分。在該累積分數成分超過諸如''1 〃（ 亦即一個基準時脈週期）等的一整數之情形中，縮放計數 器（1 5 3 )接收到所產生的一進位信號，以便在自該縮放計 數器（1 5 3 )產生終止計數脈波之前，先加入一個基準時脈 週期的一額外延遲。 在該事件游標縮放部分中，暫存器（1 5 8 )將游標資料 乘以該縮放因數得到的游標値傳送到該事件縮放輸出部分 中之加法器（1 62 )。因此，該事件縮放輸出部分中之加法 器（162)將來自暫存器（累積器）（155)的累積分數成 分加到來自暫存器（158 )之縮放後游標資料。在加法運算 的結果產生一上溢（亦即一整數）的情形中，將示出該整 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) \訂· 線· 經濟部智慧財產局員工消費合作社印製 578002 Α7 _ Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（35) 數的最高有效位元（MS B )提供給狀態機（1 64 )，以便加 入由該整數界定的一額外延遲。根據該額外延遲所界定的 時序，狀態機（164)發出一提供給事件產生單元（34)之 有效資料起動信號或事件開始信號。該事件縮放輸出部分 產生縮放後事件游標之分數部分，且亦將該分數部分提供 給事件產生單元（34)。： 根據本發明，該事件型半導體測試系統可根據事件記 憶體中儲存的事件資料而產生測試信號及選通脈衝信號， 以便評估半導體裝置。自共同基準時點（絕對時間）或上 一事件（差異時間）算起的一時間長度差界定了每一事件 之時序。根據事件資訊而產生測試信號及選通脈衝信號， 而係由而該基準時脈週期的一整數倍及該基準時脈週期的 一分數之一組合界定了該事件資訊自上一事件算起的差異 時間。 本發明之事件型半導體測試系統可直接利用事件記憶 體中之時序資料而產生測試信號及選通脈衝信號。在測試 中半導體裝置的設計階段中，本發明之事件型半導體測試 系統可直接利用一 CAD系統的一測試台所產生的資料， 而產生測試信號及選通脈衝信號。 雖然本文中只詳細示出並說明了〜個較佳實施例，但 是我們當了解，在最後的申請專利範圍的範圍內，且在不 脫離本發明的精神及預期範圍下，若參照前文之揭示事項 ，將可作出本發明的許多修改及變化。 ββ--- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —— — — — — — — — — — — II · I I (請先閱讀背面之注意事項本頁) 1·訂· i線·

Claims (1)

1. 578002 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1. 一種用來測δ式一測試中電子裝置（d e v i c e U n d e r Test;簡稱D U T )之事件型測試系統，其方式爲在一選通 脈衝信號的時序下將一測試信號供應到該DljT，並評估該 DUT的一輸出，該事件型測試系統包含： 一事件記憶體，用以儲存由一基準時脈週期的一整數 倍（整數部分資料）及該基準時脈週期的一分數（分數部 分資料）形成的每一事件之時序資料，其中該時序資料是 一現行事件與一預定基準時點間之一時間差； 一位址定序器，用以產生用來存取該事件記憶體之位 址資料，以便自該事件記憶體讀出時序資料； 一時序計數邏輯電路，用以產生一事件開始信號，且 該事件開始信號被延遲了該基準時脈週期乘以該整數部分 資料； 一事件產生單元，用以根據來自該時序計數邏輯電路 的該事件開始信號及來自該事件記憶體的該分數部分資料 而產生每一事件，以便制定該測試信號或選通脈衝信號； 以及 一主電腦，用以經由一測試程式而控制該事件型測試 系統之整體作業。 2. 如申請專利範圍第1項之事件型測試系統，進一步 包含一設於該事件記憶體與該時序計數邏輯電路間之解壓 縮單元，用以自該事件記憶體中儲存的壓縮後事件資料再 生事件資料。 3 ·如申請專利範圍第1項之事件型測試系統，其中該 ^-- - » (請先閲讀背面之注意事項再頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -39- $78002 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 々、申請專利範圍 時序計數邏輯電路包含一縮放邏輯電路，用以按照_ ^ $ 因數的比例而修改來自該事件記憶體之事件資料。 4. 如申請專利範圍第1項之事件型測試系統，@ # 包含一故障記憶體，用以儲存將一測試信號施加到該DUT 而得到的該DUT之故障資訊，並評估在選通脈衝信號的 時序下的該DUT之回應輸出。 5. 如申請專利範圍第1項之事件型測試系統，_巾_ 事件記憶體包含： 一事件計數記憶體，用以儲存每一事件的該時序資料 之該整數部分資料； 一游標記憶體，用以儲存每一事件的該時序資料之該 分數部分資料；以及 一事件類型記憶體，用以儲存對應於該時脈計_ f己憶、 體及游標記憶體中的該時序資料的每一事件之類型。 6·如申請專利範圍第1項之事件型測試系統，其中該 時序計數邏輯電路包含一降値計數器，用以在該降値計數 器中預設該整數部分資料，並將該整數部分資料向下計數 該基準時脈，以便產生係爲該基準時脈週期的一整數丨音之 一延遲時間。 7.如申請專利範圍第1項之事件型測試系統，其中該 事件產生單元包含： 一解多工器，用以根據該事件記憶體的事件類型資料 而選擇性地提供來自該時序計數邏輯電路之該事件開始信 號； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -40- ---------^-- • % (請先閲讀背面之注意事項再頁) 訂 線 578002 A8 B8 C8 __ D8 々、申請專利範圍 複數個可變延遲電路，用以自該解多工器接收該事件 開始信號，其中每一該等可變延遲電路提供由該時序計數 邏輯電路的游標總和資料界定之一額外延遲； 用來根據至少兩個該等可變延遲電路的輸出信號而產 生該等測試信號之裝置；以及 用來根據至少一個該等可變延遲電路的一輸出信號而 產生該等選通脈衝信號之裝置。 8. —種用來測試一測試中電子裝置（DUT)之事件型 測試系統，其方式爲在一選通脈衝信號的時序下將一測試 信號供應到該DUT,並評估該DUT的一輸出，該事件型 測試系統包含： 一'事件s5憶體，用以儲存由一基準時脈週期的一整數 倍（整數部分資料）及該基準時脈週期的一分數（分數部 分資料）形成的每一事件之時序資料，其中該時序資料是 兩個相鄰事件間之一時間差，且係以一壓縮形式將該時序 資料儲存在該事件記憶體； 一位址定序器，用以產生用來存取該事件記憶體之位 址資料，以便自該事件記憶體讀出時序資料； 一解壓縮單元，用以自該事件記億體再生該時序資料 一時序計數邏輯電路，用以加總來自該解壓縮單元之 該時序資料，以便產生一事件開始信號，且該事件開始信 號係自一先前事件開始信號延遲了該基準時脈週期乘以該 整數部分資料及一游標資料總和，該時序計數邏輯電路包 本紙張尺度制巾家標準（CNS ) A4胁（210X297公釐） -41 -~" ~ ~ ^-- (請先閱讀背面之注意事項再買) .I、言 線 經濟部智慧財產局員工消費合作社印製 578002 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 '、申請專利範圍 含一延遲裝置，每當該分數部分資料的一總和超過該基準 時脈週期時，該延遲裝置即將一基準時脈週期的一額外延 遲提供給該事件開始信號； 一事件產生單元，用以根據來自該時序計數邏輯電路 的該事件開始信號及該游標資料總和而產生一現行事件， 以便形成該測試信號及選通脈衝信號，且係在相對於該事 件開始信號延遲了該游標資料總和的一時序下產生該現行 事件；以及 一主電腦，用以經由一測試程式而控制該事件型測試 系統之整體作業。 9.如申請專利範圍第8項之事件型測試系統，其中該 時序計數邏輯電路包含一縮放邏輯電路，用以按照一縮放 因數的比例而修改該時序計數邏輯電路接收之事件資料。 1 0 ·如申請專利範圍第8項之事件型測試系統，進一 步包含一故障記憶體，用以儲存將一測試信號施加到該 DUT而得到的該DUT之故障資訊，並評估在選通脈衝信 號的時序下的該DUT之回應輸出。 1 1 ·如申請專利範圍第8項之事件型測試系統，其中 該事件記憶體包含： 一時脈計數記憶體，用以儲存每一事件的該時序資料 之該整數部分資料； 游標彳思體，用以儲存每一事件的該時序資料之該 分數部分資料；以及 一事件類型記憶體，用以儲存對應於該時脈計數記憶 ^-- - t (請先閱讀背面之注意事項存頁) 、\st> 線 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） -42 578002 A8 B8 C8 D8 六、申請專利範圍 體及游標計數記憶體中的該時序資料的每一事件之類型。 1 2 ·如申請專利範圍第8項之事件型測試系統，其中 用來加總該時序資料之該時序計數邏輯電路包含： 一降値計數器，用以在該降値計數器中預設該整數部 分資料，並將該整數部分資料向下計數該基準時脈，以便 產生係爲該基準時脈週期的一整數倍之一延遲時間； 一正反器，用以將該降値計數器的一輸出延遲一個基 準時脈週期； 提供有該降値計數器的該輸出及該正反器的一輸出之 一多工器，用以選擇性地產生該等輸出中之一輸出，作爲 該事件開始信號；以及 一加法器，用以將來自該事件記憶體的一現行事件之 該分數部分資料加到先前事件的分數部分資料，因而產生 該游標資料總和，且每當加入該分數部分資料的結果超過 該基準時脈週期時，該加法器即產生一進位信號； 其中當自該加法器接收該進位信號時，該多工器選擇 該正反器的該輸出。 13.如申請專利範圍第8項之事件型測試系統，其中 該事件產生電路包含： 一解多工器，用以根據該事件記億體的事件類型資料 而選擇性地提供來自該時序計數邏輯電路之該事件開始信 m， 複數個可變延遲電路，用以自該解多工器接收該事件 開始信號，其中每一該等可變延遲電路提供由該時序計數 本紙張尺度適用中國國家標準（CNS ) A4規格（ 210X297公f) -43- "" ---------戈-- (請先閱讀背面之注意事項再頁) 訂 線 經濟部智慧財產局員工消費合作社印製 578002 A8 B8 C8 D8 六、申請專利範圍 邏輯電路的該游標總和資料界定之一額外延遲； 用來根據至少兩個該等可變延遲電路的輸出信號而產 生該等測試信號之裝置；以及 用來根據至少一個該等可變延遲電路的一輸出信號而 產生該等選通脈衝信號之裝置。 (請先閱讀背面之注意事項再頁) 、言. I 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -44 -