JPS6262275A - 集積回路のテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は入力状態にセットされた１個の集積回路に、一
時記憶させるために該集積回路の第１接続線によってテ
ストパターンを直列的に供給し、ついで前記テストパタ
ーンから結果パターンを形成するために前記集積回路を
実行状態にセットし、出力状態にセットされた集積回路
により該集積回路の第２接続線を介して結果パターンを
直列的に出力して、該結果パターンの情報内容をチェッ
クすることにより前記集積回路の良／不良作動を特徴付
けるようにして、担体上に取付られる複数個の集積回路
をテストする方法に関するものである。

斯様な担体には例えばプリント配線（プリント回路板）
を設けるが、本発明はこのようなプリント配線による相
互接続技法に限定されるものではない。集積回路が複雑
化するにつれて、信頼できるテスト方法の需要が高まっ
ている。その理由は、通常早い生産段階での生品の排除
は後の生産段階での生品の排除よりも実質上生産コスト
が遥かに廉価となるからである。集積回路は斯様な担体
に取付ける前に全体的にテストすることができるため、
このような集積回路に非検出不良が生ずる惧れはごくま
れである。しかし、担体をそれに取付けた集積回路と一
緒に構造的なテストをするのが有効であることを確かめ
た。その理由は、集積回路は担体への取付は中に損傷し
たり、また相互接続機能が不良となったりすることがあ
るからである。構造的なテストは所定の接続が成されて
いるか、否かをチェックし、また作動的なテストでは例
えば２本の接続線が短絡していないか、どうかをチェッ
クする。機能的な状況については全くテストされない。

機能的な状況とは、例えば回路や、ファン・イン／ファ
ン・アウト部等の高周波特性に関するものである。

従来の技術 例えば米国特許第３．７６１．６９５号明細書に記載さ
れているように、種々の集積回路を連続的にテストする
ような「走査テスト」原理により組合せ集積回路をテス
トすることは既知である。この走査テスト原理によれば
、集積回路に存在する多数の双安定素子を入力状態及び
出力状態にてシフトレジスフに接続して、テスト及び結
果パターンをシストレジスタに直列的に入力させたり、
そのシフトレジスフから出力させたりすることができる
ようにする。実行状態では、これらの双安定素子を集積
回路が正常に作動するものとして用いる。前記米国特許
に記載されている原理は、後に第１図につき説明する「
蛇行」概念にまで広げることができる。この概念の有用
性を制限する欠点についても後に説明する。

発明の目的 本発明の目的は多数の追加の接続ピンの使用を必要とせ
ず、また簡単な選択構成が可能であるために必要なテス
トだけをすればよい簡単な構成とし得るように、前記走
査テスト原理の有用性を集積回路間の相互接続機能をテ
ストすることにまで拡張させることにある。

担体が、データラインによって相互接続される複数個の
ディジクル集積回路を具えており、かつこれらの各集積
回路が前記第１及び第２接続線を具えている場合に、前
記第１及び第２−接続線を直列バスのデータラインに並
列に接続して、該データラインに前記テストパターン及
び結果パターンを伝送せしめるようにし、前記直列バス
には前記データラインを経て転送するデータの同期をと
るための同期信号用のクロックラインも設け、前記直列
バスにはさらに前記テスト／結果パターン及び関連する
同期信号を周辺回路に伝送するための第３接続線も設け
、少なくとも２個の集積回路をテスト中に選択情報によ
ってテスト状態にセットし、その後前記集積回路の少な
くとも１個の集積回路にテストパターンを供給して前記
少なくとも２個の集積回路間の相互接続機能をテストし
、前記少なくとも２個の集積回路の内の少なくとも他の
一方の集積回路の実行状態に当該集積回路を一時的に作
動させた後に、前記後者のテストパターンに基づいて発
生した結果パターンをテストのために出力させて前記複
数個の集積回路のアセンブリをテストすることを特徴と
する。

直列バスは通信伝達手段として好適であることを確かめ
た。テストバスは他のデータラインとは分離させて、設
計の融通性を高めることができる。

なお、直列バスとは、データ通路の幅が基本データの単
位よりも実質上手さいバスを意味するものとする。通信
すべきデータのワード長が例えば１６ビツトの場合には
、バス幅はせいぜい８ビット程度とする。通常バス幅は
１又は２ビツトのデータ幅に対しても４ビツト以下に制
限するのが好適である。バス幅を小さくすることは、必
要な接続線の数が少なくて済むから有利であることは明
らかである。さらに、データ通路の幅が小さい場合には
、バス構成の不完全性により導入される誤り数が少なく
なる。本発明による解決策は特に、多数の集積回路が直
列制御バス結線を含む場合に好適である。通常斯様な制
御バスは僅か１本のデータラインを含んでいるだけであ
る。このような制御バスの好適な実現方法については欧
州特許第５１，３３２号明細書及びこれに対応する特願
昭５６１７３１６９号（特開昭５７−１０６２６２号）
に記載されている。このバス概念はＩ２Ｃバスとして一
般に知られつつある。しかし、本発明はこの特定なバス
概念の使用に限定されるものではない。例えば２つの同
期ラインを設けることができる。

集積回路は適当なテスト制御用接続ラインにおける制御
信号によってテスト状態にセ・ノドすることができる。

多くの集積回路は斯様な接続ラインを既に含んでいる。

テスト状態とは入力状態並びに出力状態のことを意味す
るものとする。実行状態とは「非テスト」状態のことで
ある。担体上の集積回路はすべて一緒にテスト状態にセ
ットすることができる。ついで特定の集積回路をアドレ
ス指定することによってその集積回路にテストパターン
を供給する。ついで種々の集積回路を入／出力状態にす
るためにアドレスすることができる。

複数の集積回路の内の選択した集積回路だけをテスト状
態に同時にセットさせることもできることは明らかであ
り、これは例えば配線（）１−ドウアア）によって実現
される同じアドレスを有する幾つもの集積回路がある場
合に有利である。また、アドレスを例えば初期段階の期
間中にプログラムに従ってセットすることができる。

相互接続機能についての説明 ２つ（又はそれ以上）の集積回路間の相互接続機能とは
、動作的な特性、従ってつぎに列記するような素子又は
その一部の良／不良構造のことを暗に意味するものとす
る。

ａ、　担体上に設けた導体パターン（断線及び／又は短
絡についてテストする）； ｂ、　導体と集積モジュールの接続ピンとの間の接続； Ｃ８上記接続ピンと集積回路の基板上に設けたボンディ
ング・パッドとの間の例えばボンディングワイヤによる
接続； ｄ、　ボンディング・パッドとテスト／結果パターンの
当該ビット用の人／出力端子との間に設ける任意のバッ
ファ素子； ｅ、　斯くして接続され、少なくともディジクル的に作
動する集積回路間に配置することのある他の任意の素子
。これらの素子は、例えば相互接続部を接地する成端抵
抗のような受動素子とすることができる。これは例えば
ラッチ回路又はインバータの如き慣例のＴＴＬモジュー
ルのような本来テストすることのできない集積回路とす
ることもできる。

少なくとも２つの集積回路に各テストパターンを供給す
ることによって、これらのテストパターン間の相互作用
を当該相互接続機能のテストとして確定付けることがで
きる。同様に、各集積回路からの結果パターン間の相関
をとることによって相互接続機能についての情報を発生
させることができる。

単一集積回路の内部機能についてテストするには、先ず
その集積回路を選択的にテスト状態にセットするために
バスを介して選択パターンを供給し、その後当該集積回
路に関連するテストパターンを供給し、また前記内部機
能のテストを行わせるための制御信号も供給し、実行し
たテストに関連する結果パターンを再びバスを介して供
給せしめるようにするのが好適である。従って、相互接
続機能についてテストするために加えた素子を用いて、
集積回路の内部機能についてのテストも簡単に開始させ
ることもできる。こきょうな内部テストに関しての興味
ある例は米国特許第４．４３５．８０６号明細書に記載
されている。単一テストパターンを用いて集積回路の全
体的な内部テストを実施することができる。他の方法は
、テストワード（パターン）をバスを介して供給せずに
、受信した外部情報を直接か、又はディジタル的に広げ
ることによって集積回路そのもので形成する方法である
。

結果パターンは集積回路そのもので評価したり、又は外
部テスト装置に適用するためにディジタル的にコンパク
ト化することによって準備させることもできる。このよ
うにすれば、直列バスを介して通信する情報が少なくて
済む。しかし、斯かる後者の方法は融通性が多少劣り、
集積回路に追加の設備を設ける必要がある。

本発明は上述したような集積回路を設け、かつこれらの
集積回路をテストする前述した方法を実施するための目
的として好適である担体にも関するものである。上記集
積回路には適当に構成した接続セルを設けるのが好適で
あり、これらのセルには直列バスから直列的にデータを
充填させるか、又は上記セルにデータ内容を直列的に転
送することができ、しかも上記セルは相互接続機能をテ
ストするための相互接続回路網に接続することができる
。当該集積回路を専らデータ源として作用させなければ
ならない場合の相互接続機能をテストするには、直列−
入力／並列−出力機能を有している出力バッファ段だけ
を設ける必要がある。当該集積回路をデータ行先として
のみ作用させなければならない場合の相互接続機能をテ
ストするには、並列−入力／直列−出力機能を有してい
る入力バッファ段のみを設ける必要がある。当該相互接
続部は集積回路の通常の使用中も作動させるため、集積
回路の内部には並列接続も設けている。

相互接続回路網への集積回路の双方向接続をテストする
必要のある場合には、これに関連する接続部のバッファ
段がそれに関連する接続ピン並びに集積回路の内部に直
列モードの入力端子と直列モードの出力端子を具えるよ
うにする。本発明は斯種の集積回路にも関するものであ
る。本発明は前述した方法によって前記担体をテストす
るための装置にも関するものである。

以下図面につき本発明を説明する。

先ず、「蛇行１　（ｓｅｒｐｅｎｔｉｎｅ）概念による
テスト方法の実現及びこれにより遭遇され得る問題点に
つき説明し、つぎにＩ２Ｃバスにつき簡単に説明し、そ
の後に本発明によるテスト方法、回路担体、集積回路及
びテスト装置につき説明する。

「蛇行」概念についての説明 第１図は集積回路２２−３２を設けてある担体２０に対
して行う「蛇行」概念に基づくテスト方法の実行方法を
示す線図である。「蛇行」概念とはテストパターン用の
入力ライン３４を回路２２に接続するようにして各集積
回路を−続きで接続することを意味する。集積回路２２
は結果パターン用の出力ラインを有しており、この出力
ラインは集積回路２４に対するテストパターン用の入力
ラインとしても作用する。集積回路２４の出力ラインは
集積回路２６用の入力ラインとして作用する。この集積
回路２６の出力ラインは回路２８用の入力ラインとして
作用し、回路２８の出力ラインは回路３０用の入力ライ
ンとして作用し、回路３０の出力ラインは回路３２用の
入力ラインとして作用する。回路３２の出力ラインは担
体２０用の結果パターンに対する出力ライン３６に接続
する。各集積回路は他の接続ライン（矢印にて示しであ
る）も有しており、これらの接続ラインは種々の集積回
路間及びこれらの集積回路と周辺回路との間の相互接続
ラインとして作用する。

特定の相互接続パターンは集積回路担体の機能によって
決定されるが、これらの接続パターンは本発明には関係
がないため、それについては詳述しないものとする。回
路は、例えば多極コネクタとして構成される周辺回路へ
の接続ライン４０も具えている。説明の簡略化のために
斯かるコネクタについての説明は省略する。テストパタ
ーンは直列的に入力させることができ、かつ結果パター
ンはテストすべき集積回路部分を一時的に実行状態にセ
ットした後に直列的に出力させることができる。

斯くして各集積回路をテストすることができ、これと同
じことは各相互接続機能についても適用することができ
る。集積回路当りの付加的な接続ピン数は制限される。

即ち直列入力端子、直列出力端子、場合によってはシフ
トパルス受信用のクロック入力端子及び制御入力端子に
制限される。制御入力を例えば接続ライン３８によって
供給して、二価信号により集積回路を実行状態及び人／
出力状態にそれぞれ設定することができる。出力端子を
直列接続するために、通常テスト／結果パターンはそれ
らの行先地に到達するまでに幾つもの集積回路に通さざ
るを得ない。複数のテスト／結果パターンを同時に用い
る場合には、正しく入力させて正しく評価するために、
これらのパターンは斯様に形成した蛇行接続ラインに沿
って正確に離間させる必要がある。従ってテスト処置が
長びき、しかもその処置をテスト装置によって絶えず監
視する必要があるため、テスト装置はテストバク−ンの
呈示及び先に受信した結果パターンの評価のためにその
装置の処理能力を交互に使用することができない。さら
に、すべての集積回路には３つの追加の接続ピンを設け
る必要がある。利用できる接続ピンの最適数を少なくす
ることは長年にわたる問題点である。これがため、さら
に良好な解決策につき以下説明する。図示の概念では、
蛇行結線が担体」二の空所の一部を占めるため、担体を
大きくするか、又は収納させることのできる集積回路の
個数を減らさなければならないと言う欠点もある。

上述した蛇行概念によるテスト方法の他の欠点は、１つ
の集積回路が不良である場合に、テスト及び／又は結果
パターンを直列転送によってマルチレー）　（ｍｕｌｔ
ｉｌａｔｅ）　　させる際に他の集積回路をテストでき
ないことが屡々あると言うことにある。

さらに現在では集積回路をすべて相互同期をとって作動
させる必要があり、しかもすべての集積回路には該当す
るテスト設備を持たせる必要がある。

従って斯かる概念の有用性は実質上低減される。

＋２Ｃバス概念についての説明 第２図はＩ２Ｃバスの配線図を示す。この図はクロック
ワイヤ１２０　　（ＳＧＬ）及びデータワイヤ１２２　
　（ＳＤＡ）への２つの局の結線を示している。

２つの局１３２及び１３４は信号受信機１４０．１４２
；　１４４、１４６を具えており、これらの受信機は、
例えば入力インピーダンスが十分に高い増幅器とする。

各局は、例えばＭＯＳ）ランジスクとして構成されるト
ランジスタ１４８．１５０；　１５２．１５４も具えて
いる。

これらのトランジスタの１つがターン・オンすると、こ
れに関連すライン（１２０又は１２２）が低電位となる
。各ラインには抵抗１２８及び１３０　もそれぞれ接続
する。端子１２４．１２６は高電圧（ＶＤＤ）に接続す
る必要がある。トランジスタ１４８及び１５２の双方が
ターン・オフされると、ライン１２２の電位はＶＤＤに
ほぼ等しくなる。抵抗１２８．１３０の抵抗値は、トラ
ンジスタの導通状態における固有抵抗値に較べて大きく
、しかもこれらの抵抗に接続した並列接続の信号受信機
の固有抵抗値に較べて小さくする。電位ＶＤＤを１論理
値１」とすれば、各ライン１２０．１２２はそれにて受
信される論理信号に対してｒＡＮＤＪ機能をする。局１
３２．１３４はユニッ）　１３６．１３８　も具えてお
り、これらのユニットは各局にて実行すべき他の機能を
果たす。ユニットは特に、２つのワイヤラインに対する
データ源及びデータ行先地を成し、これらユニットから
の出力信号はトランジスタ１４８．　１５０．１５２．
　１５４の導通性を制御する。

本発明ではテストすべき集積回路が第２図に示した局の
１つとして作用するようにする。テストを行う場合、局
はスレーブ機能をするだけでよいため、テスト装置はテ
スト／結果パターンを入／出力するようにする。この場
合には斯様な局にタロツク発生器を設ける必要はない。

局は他の理由のためにマスク局として作用させる必要も
ある。

通常１２Ｃバス（又は直列バス）は他の目的のために既
に与えられているため、この場合には追加の接続ライン
を設ける必要がない。また、Ｉ２Ｃバスそのものに必要
な接続ピンは僅か２つである。

第３ａ、　３ｂ、　３ａ図は２つの局（この一方はテス
ト装置とすることができる）間でのデータ転送の時間線
図を示す。第３ａ図の上側のライン（ＳＣＬ）はクロッ
ク信号を示す。このクロック信号の「低」レベルは「論
理値Ｏ」を意味し、「高」レベルは「論理値１」を意味
する。第３ａ図の下側のライン（ＳＤＡ）は一連のデー
タビットを示す。データ信号はライン１５６　と１５８
　とによって示される瞬時の間にて変化し１辱る。ライ
ン１５８　と１５９　とによって示される瞬時の間（従
ってクロック信号の縁部間）ではデータ信号を不変とす
る必要がある。０ボルトから＋１２ボルトまでの物理的
な電圧ステップに対して、レベル「論理値低」は例えば
「物理的に＋０．５ボルト以下」と規定し、「論理値布
」は例えば「物理的に少なくとも＋１０ボルト」として
規定する。十〇、５　と１０ボルトとの間の範囲内では
各局を一様に作用させるには及ばず、従って傾斜部分は
「未定」の電圧範囲を示す。ライン１２（ＳＣＬ）にお
ける信号はデータ転送の「マスク」局によって形成され
る。非マスク局は、これらがデータ転送に関係するか、
否かに関係なく、常にライン１２０に論理値「１」信号
を発生する。第３ａ図のライン１２０　　（ＳＣＬ）の
信号は周期的な特性を有している。ライン１２２　　（
ＳＤＡ）の信号は送信局によって形成される。２つの平
行なうインは、データ内容が常に「０」並びに「１」と
なり得ることを示している。非送信局は、これらがデー
タ転送に関係するか、否かに無関係に常にライン１２２
に論理値「１」信号を発生する。図示のバス概念によれ
ば、１つのマスク局が１個以上のスレーブ局にデータを
伝送でき、かつ１つのスレーブ局は１つのマスク局にデ
ータを伝送することができる。

第３ｂ図は２つの局間でのデータ転送の開始及び停止に
関連する時間線図を示す。最初はすべての局がクロック
ワイヤ及びデータワイヤに高信号を発生する。データ転
送は、或る局がデータワイヤに「高」から１低」への信
号転換部を発生し、クロックワイヤの信号が高信号のま
まである場合に開始し、従ってこの当該局はそれ自体が
新規のマスク局となる。この信号パターンは正規のデー
タ転送期間中は容認されない（第３ａ図）。従って、他
のすべての局はバスに新規なマスタ（ブロック１６０）
があることを検出する。従って、このマスクはクロック
ラインに信号転換部を発生するため、第１データビツト
をデータワイヤに発生させることができ、このビット値
は「０」並びに「１」とすることができる。従って、デ
ータ転送は常に送信局をマスク局として開始させる。こ
のマースフ局は全通信処置を通じてマスク局のままとす
ることができる。他方、マスク局は通信処理の途中で他
の局をスレーブ局としてアドレスし、ついで例えば送信
操作を開始するために斯かるスレーブ局に命令信号を与
えるようにすることもできる。スレーブ局によるデータ
の伝送中、元の局は「マスク」局のままであり、このこ
とからしてこの場合スレーブ局は予定した長さのメツセ
ージを伝送することになる。データ転送を終了させるに
は、先ずスレーブ局によるデータ伝送を終了させ、この
スレーブ局によりクロックワイヤ及びデータワイヤに高
信号を出力させる。ついでマスク局によるデータ伝送を
停止信号によって終了させ、先ずはクロツクワイヤの電
位を低電位とし、データワイヤの電位も低くする。つぎ
に先ずクロックワイヤの電位を高くする。最後に（ブロ
ック１６２）、データワイヤの電位を高くする。このデ
ータワイヤの信号パターンも正規のデータ転送期間中に
は容認されない。従って、実際のマスク局はパスライン
を再び釈放するため、つぎの局が次期「マスク」局とな
り得る。クロック信号の周期的特性（第３ａ図）は、開
始状態（ブロック１６０）と停止状態（ブロック１６２
）との間で常に維持されるだけである。開始及び停止状
態そのものは簡単に検出することができ、局が割込み機
構か、又はブロック１６０及び／又は１６２内の信号転
換部を検出するために１クロックパルス周期当り少なく
とも２度データワイヤの電位を間合せする状態とするか
、或いは各状態を絶えず検出するようにして、信号伝送
を直ちに拝受するようにする。

第３Ｃ図は双方向データ転送を示す線図であり、先ず開
始状態ＳＴＡをマスク局によって発生させる。ついで７
ビツトのスレーブ局アドレスを形成する。本例は読取ア
クセスに関連するものである。

第８ビツトは読取／「フ操作を示し、本例ではこの第８
ビツトの値は０とする。第９ビツトは肯定応答ビットで
ある。ポインタ情報又はデータバイトはつぎの８ビツト
（データ／ポイント）によって転送することができ、こ
れは例えばメモリアドレス、制御バイト又は完全な、或
いは部分的なテストパターンのようなものとすることも
できる。

この後者のデータの後には肯定応答ピッ）　（Ａ）を再
び追従させる。ついで場合によっては予定した待機期間
後に書込から読取への転換（マスク局から見て）が行わ
れる。これは新規の開始状態（スレーブアドレス＋値が
１の読取／「ビット）の形成によって実現される。これ
に肯定応答ビット及び１個以上（ｎ個）のデータパイ）
（ＤＡＴ）が追従しく本例の場合にはｎ−１）、これら
の各データバイトはその各肯定応答ビットを伴い、最後
に停止状態（ＳＴＯ）が追従する。高レベルでは、マス
ク局（−テスト装置）が情報（テストパターン）を２個
以上の異なるスレーブ局に書込み、ついで情報（−結果
パターン）を２つ以上の（同じか、又は他の）スレーブ
局から読取るように構成することができる。

後に詳述するように、Ｉ２Ｃバス概念は、バスニ接続し
た集積回路を相互接続及び／又は周辺機能についてテス
トするのに有利に用いることができる。多くの集積回路
にとっては、制御データを選択的に入力させたり、出力
させたりするのにＩ２Ｃバスは既に好適に利用されてい
る。さらに、集積回路への関連する接続ラインはテスト
／結果パターンを通信するために担体上に取付ける前に
も使用することができる。

斯種直列バスの使用による非制限的な利点前述したバス
概念及び少なくとも或る点までの直列バス概念は、担体
に取付けた集積回路にテスト原理を適切に履行させるこ
とができることを確かめた。相互接続機能をテストし得
るようにするためには、通常集積回路の内部論理構成を
理解しておく必要はない。また、斯様な相互接続線を直
接物理的な方法で外部と関係させたり、相互接続線を担
体の縁部コネクタに固定接続したり、テストヘッドを任
意の各相互接続構成に適えるべく他の物理的形状とした
りする必要もない。さらに、テスト用に特別に設ける接
続ピンは他のデータ及び／又は制御接続ピンとは分離さ
せることができる。さらにまた、テストパターン及び／
又は結果パターンを種々の集積回路と通信させるのに複
雑なマルチプレックス構成は不要である。

集積回路を設ける担体の例についての説明第４図は本発
明による集積回路を設けた担体の一例を示したものであ
り、この担体（５０）は周辺回路への接続後、即ち入力
線（本例ではこれらの入力の内の１個（９４）だけを示
す）と、出力線（これも本例では１個（９２）のみを示
す）とを具えている。

これらの接続線はデータ信号、制御信号及び他のディジ
タル信号を転送することができる。第４図にはＩ２Ｃバ
スの２つの接続線、即ちデータ信号用の接続線（９８）
及びクロック信号用の接続線（９６）も示しである。デ
ータ接続線は双方向性のものとするが、当該担体が専ら
スレーブ局として作用する集積回路しか具えておらず、
従って同期信号を他のいずれかから取出せる場合にだけ
はクロック接続線を双方向性のものとする必要はない。

図示の２線バスのプロトコルの例は既に述べた通りであ
る。

本例における担体５０は僅か２つの集積回路５２と５４
とを具えているだけであり、これらの集積回路間の相互
接続機能をテストする必要がある。これらの集積回路は
実際の論理機能を実行するブロック５６．５８を具えて
いる。本例がマイクロコンピュータに関連するものであ
る場合には、種々の回路の機能部は例えばマイクロプロ
セッサ、読取／書込メモリ、周辺装置及び外部データバ
スのアダプタ等のようなものとする。他の場合には、種
々の回路の機能部を別のものとするが、これらの機能部
については便宜上ここでは詳述しないものとする。二線
式のＩ２Ｃバスはテスト用以外に、集積回路間にて過度
に高くない速度でデータ、例えば制御データや、関連す
る集積回路がデータをろ波するための可調整フィルタと
して作用する場合における係数データ等を通信するのに
用いることもできる。各集積回路はクロック適合素子６
６、７０を具えている。これらの素子はライン６２での
データの受信に同期してクロックライン６０のクロック
パルスを受信する。これらの素子は斯様に構成した場合
、関連する集積回路そのものによって発生されたクロッ
クパルスをクロックライン６０に供給することもできる
が、この点については説明の簡略化のために省いである
。

素子６４．６８はライン６２におけるデータ用の送／受
信素子を形成する。これらの素子はライン６０を経て受
信されるクロックパルスから取出されることのある各素
子６９．７０からの同期クロックパルスを受信し、素子
５６．６８と通信するデータバイトを再構成し、固有の
集積回路のアドレスを認識し、かつ二線式バスにて受信
されるようなモード制御信号を復号化する。既に述べた
ように、上記素子はアドレスデータ及び制御信号を逆方
向に供給することができる。集積回路は所謂周辺セル、
即ち回路５２に対して入力セル？５．７６、７７、７８
及び出力セルア１．７２．７３．７４　も具えており、
回路５４に対して入力セル８５．８６．８７．８８及び
出力セル８１．８２．８３．８４　も具えている。出力
セル８１−−−８４は入力セル７５−−−７８にそれぞ
れ接続する。出力セル７１−−−７４は四重のラッチ回
路５１の各段５３−−−５９を介してぞれぞれ入力セル
８５−−−８８に接続する。ラッチ回路５１はラッチ段
５３．５５，５７．５９をもって構成し、かつこのラッ
チ回路には制御ライン６１を設ける。

さらに、所定のセルを双方向に相互接続して、例えばセ
ルフ８を出力セルとして作用させ、セル８１を入力セル
として作用させることもできる。上述した結線及びラッ
チ段は相互接続機能部を形成する。相互接続機能はさら
に複雑なものとすることができる。例えば単一出力セル
を相応する数の他の集積回路の複数個の入力セルに接続
することができる。さらに、同一集積回路か、又は数個
の集積回路の１個以上の出力セルを他の集積回路の１個
の入力セルに接続することもできる。このような構成は
バス又は多重接続に関連付けることができる。論理レベ
ルでは、当該ラインは例えばワイヤードＡＮＤ−機能を
果たすことができる。出力セルと入力セルとの間には成
端抵抗、遅延線、バッファ段、インパーク等の如き他の
素子を接続することができ、これらの素子は、これらが
相互接続通路内で障害にならない限り相互接続機能でテ
　　。

ストすることができる。

本例の集積回路５２は４つの出力セル７１−−−７４を
具えており、これらの出力セルはラッチセル５３゜５５
、５７．５９を介して他の集積回路５４の入力セル８５
゜８６、８７．８８に接続する。従って、全相互接続機
能は２方向の各々での別々の転送テストをすることによ
ってテストすることができる。図示の構成では入力及び
出力セルを各集積回路に別々に直列に設ける。所定の情
況下では一連の出力セルに他の１個以上のセル、例えば
入力セル又は内部セルを設けることができる。これらの
位置におけるテストパターンはこの場合ダミーのビット
を含んでおり、これらのダミービットの値は例えばテス
トパターン源によって任意の値とすることができる。同
様に、一連の入力セルにも１個以上の他のセル、例えば
出力セル又は内部セルを含ませることができる。これら
の位置における結果パターンは、この場合ダミービット
を含んでおり、このダミービットは任意の値を有してお
り、これば結果パターンの評価中は無視することができ
る。

テスト処置の例についての説明 第４図の担体５０に取付けた２個の集積回路間の相互接
続機能はつぎのようにしてテストすることができる。直
列パスライン６２を介して４ビツトのテストパターンを
供給する。実際上斯種のテストパターンは通常はさらに
多くのビットを包含している。入力状態ではテストパタ
ーンを段８４−−−８１に直列的にロードさせる。この
ローディングは先ずすべての集積回路のテストピン（図
示せず）におけるテスト制御信号によって全集積回路を
テスト状態にセットすることにより行うことができる。

ついで当該集積回路５４をアドレスすると共に制御バイ
トによって入力状態にセットする。この処置は当該バス
プロトコルについて述べた通りである。

制御バイトはテストパターンの長さも指示する。

最後に実際のローディング操作を行うが、これはテスト
パターンの長さがパスワードのプロトコルの長さ以上で
ある場合には多数の連続データバイトに分配させること
もできる。入力操作中にはテストパターンの長さをカウ
ントダウンさせる。テストパターンが出力セル内に存在
する場合には、例えば既に述べたテスト制御接続線にお
ける適当な信号によって集積回路を実行状態にセットす
る。

この実行状態は「非テスト」状態である。例えば内部ク
ロックの多数のクロックパルス又はＩ２［バスに絶えず
現われるクロックパルスを計数することによって測定さ
れる所定の時間周期後には、入力セル７５．７６、７７
、７８に結果パターン（これも便宜上僅か４ビツトとす
る）が現われるものとする。

所定の情況では、斯くして測定される期間の持続期間は
僅か１クロックパルス期間に相当する長さとする必要が
ある。ついでテスト状態を再び開始し、入力セルを直列
的に接続して、結果パターンを素子６４及びデータワイ
ヤ６２を介してテスト装置（便宜上省いである）に供給
する。テスト装置は、例えばテストパターンと結果パタ
ーンの比較に基づいて良／不良の判定をし、その判定が
「不良」の場合に、所定の情況では誤りを指示させる。

ついで、次期テストパターンを直列バスを介して同じ集
積回路か、又は他の集積回路に伝達することができ、こ
のテストパターンの伝達は、正しい結果が出る十分な回
数のテストが完了するまでか、或いは誤りが検出及び／
又は解析されるまで続行させる。第４図に示すように、
セルフ１−７８゜８１−−−８８は集積回路の外側縁部
（ロジック）に位置させる。原則として、セルの主要部
も集積回路内に論理的に位置させる。上記セルは集積回
路内の任意の位置に幾何学的に位置させることができる
ことは明らかである。後述する相互接続及び／又は縁部
機能テストには、上記セルの内の僅かのセルを関連させ
るだけであり、これらのセルは集積回路の縁部、又はそ
の近くに直接論理的に位置させる。

テストパターンを複数個の集積回路に供給すると、結果
パターンが各受信回路にて形成される。

これらの結果パターンは別々に評価することができる。

或いは又、１つのパターンだけを明確に評価し、このパ
ターンに正確に対応する他のいずれかのパターンについ
て、これらのパターンが第１結果パターンと同一である
か否かと言うことのみについて立証することもできる。

場合によっては他の相関形態のものも有効である。所定
の集積回路における結果パターンを他の数個の集積回路
にて形成されるテストパターンに基づいて形成し得る場
合には斯かる後者の集積回路のいずれにもテストパター
ンを連続的又は同時に供給するのが好適である。種々の
集積回路によって同時に伝達されるテストパターン間の
相互作用もそれらの集積回路に基づいて形成される結果
パターンに基づいて決定することができる。

前述したことは相互接続機能についてのテストに関する
ものであるが、集積回路の内部通信セルをテストパター
ンで満たすか、又は結果パターンをそのセルから取出す
場合には、直列バスを介してテスト／結果パターンを供
給することにより単一集積回路の内部動作を同じように
してテストすることもできる。内部動作専用のテストは
非装着集積回路ではさらに簡単に行うことができる。し
かし集積回路の内部動作は、例えばエージング処置によ
ったり、又は種々の集積回路が相俟って電力消費のため
に温度を局部的に高めたりするために装着後に不正確と
なることがある。

相互接続パターンは通常ビット的にテストすることがで
きる。すべてのビットラインは４ビツト幅の相互接続通
路を介して「１」並びに「０」を正確に転送する必要が
ある。さらに、種々のビットライン間では短絡が起こら
ないようにする。ビット幅がｎの場合における所要パタ
ーン数は２ｎよりも遥かに大きくはしないようにする。

４ビツトの場合には、例えばつぎのようなパターン、即
ち００００，０００１，００１０，０１００．１０００
．１１１１，１１１０，１１０１，１０１１、．０１１
．１がある。集積回路の内部ロジックをテストする場合
には通常テストパターンの数を遥かに大きくする。あら
ゆる可能なテストパターンを含む完全なテスト項目は２
″個あるが、このようなテストの実施は通常非実用的で
ある。他の既知のテスト方法は本願人の出願に係る米国
特許第４、４３５．８０６号明細書に記載されている自
己テスト原理によるものである。この方法によれば集積
回路にテストパターンとして作用する疑似−エツジビッ
ト列用の発生器を設けており、−次結果パターンの帰還
によって二次テストパターンを形成する。ディジタル的
なコンパクト化装置で種々の結果パターンを論理的に組
合せることによって、コンパクトな結果パターンを形成
する。この論理組合せは排他的ＯＲ素子によって行われ
、斯くして上述した「シグネチュア解析」が行われる。

−次テストパターンは直列バスを介して供給することも
できる。最終的なコンパクトな結果パターンは直列バス
を介して出力させることができる。このようにすれば、
パスが比較的短期間占有されるだけとなると言う利点が
ある。

同様に、例えば最大長のシフトレジスフを用いて元の供
給される一次テストパターンを拡張させて一連のテスト
パターンを形成して、その後に結果パターンを再びコン
パクト化することができる。

コンパクト化及び拡張したパターンは前記米国特許第４
．４３５．８０６号明細書に記載されている単一装置に
て絶対的に組合わせることができる。

これに対し、集積回路の内部ロジックが「自己テスト」
設備を含んでいない場合には、−次テストパターン用の
前述した発生器及びコンパクト化装置を外部ロジックの
一部として斯かる集積回路のまわりに構成することがで
きる。

これがため、集積回路（これは「自己テスト」用の設備
を具えている）はつぎのような機能モジュールに細分割
されるものとすることができる。

ａ、　ユーザによって見られるような集積回路の実際の
機能を果たし、しかも自己テスト原理に基づいてテスト
することのできるコア； ｂ、　自己テスト設備、特にパターン拡張装置及びパタ
ーン・コンパクト化装置； Ｃ１前述した相互接続機能についてのテスト用に設けら
れる一連の入力及び出力セル； ｄ、　テスト用の制御及びインターフェース構造。

人／出力セルに課せられる必要条件はつぎのようなこと
である。即ち、機能的な特性に関して目立った速度低下
が起らないようにする。さらに、セルにはテストビット
用の出力モード及び結果ビット用の入力モードを含ませ
る必要がある。

自己−テスト設備は集積回路に追加のモジュールで設け
、かつ１２Ｃバスに接続することができる。

これが担体上の１２Ｃバスの負荷を低下しなくてもテス
ト装置を占有させる期間は十分に短縮される。

テスト装置はテストすべき幾つもの担体と時分割多重構
成で通信することができる。

接続セルの幾つかの好適例についての説明第５ａ−−−
５ｄ図は第４図に示したような担体に使用する接続セル
を示したものである。第５ａ図は入力セルを示し、ライ
ン２００は入力ピンであり、これは周辺回路に接続する
ことができる。素子２０２はバッファ段、走査増幅器等
のようなものとし、これは常時作動させる。素子２０４
は信号Ｃ２によって制御されるスイッチである。素子２
０６　は信号Ｃ１によって制御され、かつ２つのデータ
入力端子と２つのデータ出力端子とを具えているラッチ
回路である。素子２０８．２１０の機能は素子２０２の
機能に対応するが、前者の素子は信号Ｃ３に−よって選
択的に作動させることができる。素子２０８．２１０の
いずれか一方の素子だけとすることもできる。複数個の
入力セルがある場合には、これらすべてのセルの構成を
同一とする。第５ｂ図に示す素子２１６は制御デコーダ
である。このデコーダは制御信号、即ち入／出力状態に
対するシフト機能と各実行状態との間の選択をする制御
信号Ｔ／ＴＮと；集積回路の内部ロジックの実行状態を
制御する制御信号ＳＴと； 相互接続機能に対する実行状態を制御する制御信号ＲＴ
； とを受信する。

素子２１６は上記３つの制御信号を３つの内部制御信号
Ｃ１，Ｃ２，Ｃ３に復号化する。

入／出力状態では、信号ＣＩがあたかもクロック信号で
あるかのようにしてこの信号によりシフト機能を制御す
る。この場合にはスイッチ２０４が右側の位置を占め、
バッファ段２０８／２１０が作動しなくなる。接続線２
１２／２１４を用いてシフトレジスフを複数個のラッチ
回路により形成することができる。

集積回路の内部テスト用の実行状態では、ラッチ回路２
０６を１ホールド」状態にセットして、これに記憶した
データをラッチ回路の出力端子にて絶えず利用し得るよ
うにする。スイッチ２０４は右側の位置を占めるため、
２つの素子２０８，２１０の一方は所要に応じ斯かるデ
ータを受信する。さらに、素子２０８．２１０は信号Ｃ
３によって作動させる。

出力端子の相互接続機能についてテストする実行状態で
は、ラッチ回路２０６を透過状態にセットする。このテ
ストの終りにはラッチ回路が「ホールド」状態にセット
されるため、つぎに出力状態に作動させる以外はデータ
は不変となる。スイッチ２０４は左側の位置を占め、素
子２０８／２１０は作動しなくなる。

第５Ｃ図は出力セルを第５ａ図と同じように示したもの
である。接続線２１８は出力端子の内部機能部に接続す
る。素子２２０はスイッチであり、素子２２２はラッチ
回路である。素子２２４／２２６は相互接続回路網への
接続用バッファ段である。これら２つの素子の内の一方
だけを用いることもできる。接続線２２８／２３０はい
ずれかの他のラッチ回路への相互接続ラインである。出
力セルは第５ａ図に示した入力セルとほぼ同じようにし
て制御するが、出力セルの入力端子２１８にはバッファ
を設けないようにする。セルは相互接続機能に関するテ
スト用のデータ源として作用するが、集積回路の内部ロ
ジックに関するテスト用の行先装置としても作用する。

第５ａ、　５ｃ図と同じように、第５ｄ図はデータ源並
びにデータ行先として作用し得る人／出力セルを示す。

接続線２３２は相互接続回路網に接続することができ、
かつ接続線２５０は集積回路の内部ロジックに接続する
ことができる。素子２３４は常時作動するバッファ段で
ある。素子２４０．２４６はそれぞれ信号Ｃ１４とＣ１
５によって作動させるバッファ段である。素子２３０．
２３８．２４４は信号Ｃ１３，Ｃ１２，Ｃ１１によって
それぞれ作動させるスイッチである。素子２４２．２４
８はそれぞれラッチ回路であり、これらのラッチ回路は
人／出力シフトレジスクを形成するために図示のように
信号Ｃ１６によって制御される。論理回路２５８は前述
した論理回路２１６に対応するが、この場合の論理回路
２５８はラッチ回路２４８の出力信号も受信し、さらに
入／出力制御信号ＯＥも受信する。

人／出力状態では信号Ｃ１６がシフトレジスタの構成を
制御する。この状態ではバッファ２４０．２４６は作動
させず、スイッチ２３６は上側の位置を占め、スイッチ
２３８は下側の位置を占め１、スイッチ２４４は任意の
位置を占める。

テストビットを外部の相互接続回路網に供給する状態で
は、ラッチ回路２４２をホールド状態にセットする。バ
ッファ２４０は作動させ、バッファ２４６は不作動とす
る。スイッチ２３６はその上側の位置を占め、スイッチ
２４４はその下側の位置を占める。

また、スイッチ２３８は任意の位置を占める。

集積回路の内部にビットを供給する状態では、ラッチ回
路２４２を同じ方法で作動させる。この状態ではバッフ
ァ段２４６を作動させ、バッファ段２４０を不作動とし
、スイッチ２３６はその上側の位置を占め、スイッチ２
４４はその下側の位置を占めるようにし、また、スイッ
チ２３８は任意の位置を占めるようにする。

外部相互接続回路網からビットを受信する状態では、ラ
ッチ回路を一時的に透過状態にセットする。この状態で
はバッファ段２４０．２４６は不作動とする。スイッチ
２３６は下側の位置を占め、スイッチ２３８　も下側の
位置を占める。スイッチ２４４は任意の位置を占める。

集積回路の内部からビットを受信する状態では、ラッチ
回路２４２が同じように制御され、バッファ段２４０．
２４６は作動せず、スイッチ２３６は任意の位置を占め
、スイッチ２３８は上側の位置を占め、スイッチ２４４
　も上側の位置を占める。

上述した接続セルを「自己−テスト」方式に使用する場
合には、テスト／結果ビットを集積回路の内部に伝達す
るのと同様な方法で上述した接続セルを用いることがで
きる。シフトレジスタを入力セルと出力セルを組合わせ
て形成する場合には、人／出力機能に対してこれらのセ
ルを上述したと同じ方法で一緒に作動させる。或いは又
、入力セル及び出力セルを直列構成で制御する。

テスト装置についての説明 第６図は担体３０２を結合させるテスト装置３００を示
す。本例のテスト装置はアドレス指定回路３０６に関連
する読取専用テストメモリ３０４を具えている。このメ
モリは当該集積回路用のアドレス（ＳＤＤ）や、テスト
パターンの長さを特定化し、かつ他のセツティングをし
たりするモード制御信号（ＭＯＤ）や、テストパターン
（ＦＡＴ■Ｎ）や、関連する結果パターン（ＦＡＴＯＵ
Ｔ）を記憶する。図面の簡素化のために上記信号の少数
を示しであるだけである。メモリにはテスト装置にて処
理するデータ用の制御プログラムも含ませることができ
るが、これは同じく図面の簡素化のために省いである。

テストパターン発生相兼結果パターン検証／評価用テス
ト装置は本来周知である。メモリ３０４は出力レジスタ
ＲＥＧＩを具えている。

このレジスタを比較器ＣＯＭＰに並列で、しかもインタ
ーフェースユニット３０８に直列に接続する。

インターフェースユニット３０８は二線式直列バスに双
方向に適合させる。到来する結果パターンをバス３１０
から第２レジスタＲＥＧ２に供給する。従って、比較器
ＣＯＭＰはレジスタＲＥＧ２における結果パターンをレ
ジスタＲＥＧＩにおける予想結果パターンと比較する。

制御装置ＣＴＲ／ＳＥＧは連続メモリアドレスを作動さ
せ、レジスタＲＥＧＩ、ＲＥＧ２を種々のモード（並列
−入力。

並列−出力、直列−入力、直列−出力）で作動させ、か
つ評価するための比較結果を受信する。

結合担体Ｄ　Ｕ　Ｔ　（３０２）には或る集積回路の多
数の素子の内の僅かなものだけを線図的に示しである。

既に述べたように、集積回路はアドレス指定することに
よって作動させる。担体上の他の集積回路は、これらを
直列バス３１０に同じように接続するようにしてアドレ
スさせる。集積回路は直列バス用のインターフェースユ
ニット３１２　と制御ユニットＣＲＴ　（３１４）　　
と、カウンタ３１６　と、３位置スイッチ３１８　と、
ブロックにて示される多数の２−状態セル３２０とを具
えている。制御ユニットはカウンタ３１６　にロードさ
せるテストパターン長を受信する。ついでスイッチ３１
８が位置ＳＤＩにセットされ、この位置ては通路ＳＤＯ
，ＳＤＨが遮断される。従って、テストパターンを２−
状態セルにロードさせることができる。既に述べたよう
に、これらのセルは例えば出力セル、入力セル及び内部
セルのような種々の特性のものとすることができる。こ
れらのセルは、制御ユニット３１４からの信号によって
、スイッチ３１８を位置ＳＤＲにセットすれば循環的に
結合させることができ、全テストパターンを受信した後
には通路ＳＤＩ、ＳＤＯを遮断させる。データは例えば
制御ユニット３１４からのクロック信号（図示せず）の
制御下で２−状態セル内で循環させ続けることができる
。

このことは上記セルがダイナミック・ロジック・タイプ
のもので、データを保有するためにクロックパルスをプ
レチャージし、かつサンプルする必要がある場合に好適
である。また、循環結合構成には、前記米国特許第４．
４３５．８０６号明細書に記載されているようなテスト
パターン拡張装置及び／又は斯かる米国特許並びにシダ
ネチュア解析学からも既知の結果パターンコンパクト化
装置を設けることもできる。

テストは既に述べたような方法で行う。特に、相互接続
機能に関してのテストをすることができる。また、集積
回路の内部ロジックに関するテストをすることもできる
。テスｌ了時には担体上の集積回路の１つに結果パター
ンが現われる。これは他の集積回路又は同じ集積回路と
することができる。簡単化のためにブロック３２０は後
者の集積回路の２−状態セルを再び表わすものとする。

この場合、制御ユニット３１４は３−位置スイッチ３１
８を位置ＳＤ○にセットする。この際、ＳＤＩ及びＳＤ
Ｈにて示す通路は遮断される。結果パターンはインター
フェースユニット３１２　、バス３１０及びインターフ
ェースユニット３０８を経てレジスタＲＥＣ，２に記憶
されて評価される。所要に応じ、つぎのテストパターン
をアドレスさせることもできる。

【図面の簡単な説明】

第１図は蛇行概念に基づくテスト方法の実行方法を示す
線図、 第２図はＩ”Ｃバスの配線図； 第３ａ、　３ｂ、　３ｃ図はデータ転送に関連する時間
線図；第４図は本発明による集積回路を具えた担体の一
例を示す線図； 第５ａ、　５ｂ、　５ｃ、　５６図は第４図に示したよ
うな担体に使用する接続セルの例をそれぞれ示すブロッ
ク線図； 第６図はテスト装置の一例を示す線図である。 ２０・・・担体　　　　　　　２２〜３２・・・集積回
路３４・・・テストパターン ３６・・・結果パターン用出力ライン ３８・・・制御ライン　　　　４０・・・接続ライン５
０・・・担体　　　　　　　５１・・・ラッチ回路５２
、５４・・・集積回路 ５３、５５．５７．５９・・・ラッチ段５６、５８・・
・論理機能実行ブロック６０・・・クロックライン　　
６１・・・制御Ｂライン６２・・・直列バス ６４、６８・・・送／受信素子 ６６、７０・・・クロック適合素子 ７１〜７４．８１〜８４・・・出力セル７５〜７８．８
５〜８８・・・入力セル９２・・・出力線　　　　　　
９４・・・入力線９６・・・クロック信号用接続線 ９８・・・データ信号用接続線 １２０・・・クロックワイヤ　１２２・・・データワイ
ヤ１２４．１２６・・・高電圧（ＶＤＤ端子）１２８、
１３０・・・抵抗　　　　１３２．１３４・・・局１３
６、１３８・・・ユニット〈データ源）１４０、１４２
．１４４．１４６・・・信号受信機１４８、１５０．１
５２．１５４・・・ＭＯＳ　　）ランジスタ２００・・
・入力ピン ２０２、２０８．２１０・・・バッファ段２０４・・・
スイッチ　　　　２０６・・・ラッチ回路２１６・・・
制御デコーダ　　２２０・・・スイッチ２２２・・・ラ
ッチ回路 ２２４、２２６．２３４．２４０．２４６・・・バッフ
ァ段２３６、２３８．２４４・・・スイッチ２５８・・
・論理回路　”　　　２４２，２４８・・・ラッチ回路
３００・・・テスト装置　　　３０２・・・担体３０４
・・・読取専用メモリ ３０６・・・アドレス指定回路

Claims (1)

1. 【特許請求の範囲】 １、入力状態にセットされた１個の集積回路に、一時記
   憶させるために該集積回路の第１接続線によってテスト
   パターンを直列的に供給し、ついで前記テストパターン
   から結果パターンを形成するために前記集積回路を実行
   状態にセットし、出力状態にセットされた集積回路によ
   り該集積回路の第２接続線を介して結果パターンを直列
   的に出力して、該結果パターンの情報内容をチェックす
   ることにより前記集積回路の良／不良作動を特徴付ける
   ようにして、担体上に取付られる複数個の集積回路をテ
   ストするに当り、前記担体が、データラインによって相
   互接続される複数個のディジタル集積回路を具えており
   、かつこれらの各集積回路が前記第１及び第２接続線を
   具えている場合に、前記第１及び第２接続線を直列バス
   のデータラインに並列に接続して、該データラインに前
   記テストパターン及び結果パターンを伝送せしめるよう
   にし、前記直列バスには前記データラインを経て転送す
   るデータの同期をとるための同期信号用のクロックライ
   ンも設け、前記直列バスにはさらに前記テスト／結果パ
   ターン及び関連する同期信号を周辺回路に伝送するため
   の第３接続線も設け、少なくとも２個の集積回路をテス
   ト中に選択情報によってテスト状態にセットし、その後
   前記集積回路の少なくとも１個の集積回路にテストパタ
   ーンを供給して前記少なくとも２個の集積回路間の相互
   接続機能をテストし、前記少なくとも２個の集積回路の
   内の少なくとも他の一方の集積回路の実行状態に当該集
   積回路を一時的に作動させた後に、前記後者のテストパ
   ターンに基づいて発生した結果パターンをテストのため
   に出力させて前記複数個の集積回路のアセンブリをテス
   トすることを特徴とする集積回路のテスト方法。 ２、前記相互接続機能についてのテストとして前記後者
   のテストパターン間の相互作用を前記相互接続機能によ
   って決定するために、前記少なくとも２個の集積回路の
   １個以上の集積回路に各テストパターンを供給すること
   を特徴とする特許請求の範囲第１項に記載の方法。 ３、前記少なくとも２個の集積回路に一緒に供給される
   テスト情報に基づいて前記結果パターン間の相関関係を
   決定して前記相互接続機能をテストするようにするため
   に、各結果パターンを前記少なくとも２個の集積回路の
   内の１個以上の集積回路によって出力させることを特徴
   とする特許請求の範囲第１又は２項のいずれか一項に記
   載の方法。 ４、単一集積回路の内部機能をテストするために、先ず
   バスを介して選択パターンを供給して、該集積回路をテ
   スト状態に選択し、その後該テスト状態にした集積回路
   に関連するテストパターンをバスを介して供給し、前記
   集積回路をテスト実施後に、該テストにより形成された
   結果パターンを評価のためにバスを経て伝送することを
   特徴とする特許請求の範囲第１、２又は３項のいずれか
   一項に記載の方法。 ５、特許請求の範囲第１〜４項のいずれか一項に記載の
   方法によってテストするためにデータラインによって相
   互接続した複数個のディジタル集積回路を具えている担
   体において、前記集積回路の少なくとも１個が出力バッ
   ファ段を含み、これらの出力バッファ段が、テストパタ
   ーンを直列的に受信するための直列モードの入力端子と
   、後に出力バッファ段に存在するデータをテストすべき
   相互接続機能の内の或る相互接続パターンに供給するた
   めの並列モードの出力端子とを具え、少なくとも１個の
   集積回路には入力バッファ段を設け、該入力バッファ段
   が、相互接続回路網からのデータを受信するための並列
   モードの入力端子と、結果パターンを供給するための直
   列モードの出力端子とを具え、前記直列モードの入力端
   子及び直列モードの出力端子を、前記担体上に設けた直
   列バスの適切なデータラインに接続したことを特徴とす
   る集積回路取付用担体。 ６、前記直列バスをＩ＾２Ｃバスとし、前記第１及び第
   ２接続線を同一のものとしたことを特徴とする特許請求
   の範囲第５項に記載の集積回路取付用担体。 ７、担体上に取付けた後に特許請求の範囲第１〜４項の
   いずれか一項に記載の方法によってテストするのに好適
   な集積回路において、該集積回路が、データを出力させ
   るために相互接続回路網に接続すべき一連の接続ピンを
   含む場合に、これらの接続ピン用に対応する個数の一連
   の出力バッファ段を設け、該一連のバッファ段がテスト
   パターン受信用の直列モードの入力端子と、バッファ段
   に存在するデータを前記接続ピンに供給するための並列
   モードの出力端子と、集積回路の他の部分からのデータ
   を受信するための並列モードの入力端子とを具え、前記
   直列モードの入力端子を直列バスのデータラインに接続
   するための適当な接続ピンに接続するようにしたことを
   特徴とする集積回路。 ８、担体上に取付けた後に特許請求の範囲第１〜４項の
   いずれか一項に記載の方法によってテストするのに好適
   な集積回路において、該集積回路が、データを受信する
   ために相互接続回路網に接続すべき一連の接続ピンを含
   む場合に、これらの接続ピン用に対応する個数の一連の
   入力バッファ段を設け、これらのバッファ段が前記接続
   ピンからのデータを受信するための並列モードの入力端
   子と、テストの場合に、バッファ段に存在するデータを
   結果パターンとして出力させるための直列モードの出力
   端子と、集積回路の他の部分にデータを供給するための
   並列モードの出力端子とを具え、前記直列モードの出力
   端子を直列バスのデータラインに接続するための適切な
   接続ピンに接続するようにしたことを特徴とする集積回
   路。 ９、担体上に取付けた後に特許請求の範囲第１〜４項の
   いずれか一項に記載の方法によってテストするのに好適
   な集積回路において、該集積回路が、相互接続回路網に
   接続すべき双方向に作動する一連の接続ピンを含む場合
   に、これらの接続ピンに対して対応する個数の一連の接
   続バッファ段を設け、これらのバッファ段がテストパタ
   ーン受信用の直列モードの入力端子と、バッファ段に存
   在するデータを前記接続ピンに供給するための並列モー
   ドの出力端子と、接続ピンからのデータを受信するため
   の並列モードの入力端子と、結果パターンを出力させる
   ための直列モードの出力端子とを具え、前記直列モード
   の入力端子及び直列モードの出力端子を直列バスのデー
   タラインに接続するための適切な接続ピンに接続するよ
   うにしたことを特徴とする集積回路。 １０、前記一連のバッファ段が、集積回路の他の部分と
   データ通信するための他の並列モードの入力端子と、他
   の並列モードの出力端子とを具えることを特徴とする特
   許請求の範囲第９項に記載の集積回路。 １１、前記一連のバッファ段を他のバッファ段に接続し
   、これらの他のバッファ段を集積回路の内部に独占的に
   接続して、該集積回路の内部にテストデータを伝送する
   ようにしたことを特徴とする特許請求の範囲第７、８及
   び９項のいずれか一項に記載の集積回路。 １２、前記集積回路が直列モードの入力端子を含む場合
   に、該集積回路がテストパターン拡張装置も含むように
   したことを特徴とする特許請求の範囲第７〜１１項のい
   ずれか一項に記載の集積回路。 １３、前記集積回路が直列モードの出力端子を含む場合
   に、該集積回路がテストパターンコンパクト化装置を含
   むようにしたことを特徴とする特許請求の範囲第７〜１
   ２項のいずれか一項に記載の集積回路。 １４、複数個の集積回路を設けてある担体を特許請求の
   範囲第１〜４項のいずれか一項に記載の方法によってテ
   ストするためのテスト装置において、前記テスト装置が
   、前記直列バスに接続するための接続手段と、テスト状
   態に対して前記直列バス以外のデータ接続線によて相互
   接続される少なくとも２個の集積回路を選択するための
   選択手段と、入力状態にて前記少なくとも２個の集積回
   路の内の少なくとも１個に前記直列バスを介してテスト
   パターンを直列的に供給するテストパターン発生手段と
   、再テスト状態にて前記少なくとも２つの集積回路間の
   相互接続機能をテストするために、実行状態にて前記少
   なくとも２つの集積回路を一時的に作動させた後に、直
   列バスを介してのテストパターンの伝送後に少なくとも
   １個の他の集積回路の実行状態にて、該後者の集積回路
   での後のテストパターンに基づいて取出される結果パタ
   ーンを受信し、かつ評価するための受信手段とをそなえ
   るようにしたことを特徴とするテスト装置。