JP2005063231A

JP2005063231A - レギュレータ回路

Info

Publication number: JP2005063231A
Application number: JP2003293819A
Authority: JP
Inventors: Mitsufumi Wada; 充史和田
Original assignee: Hoya Corp
Current assignee: Hoya Corp
Priority date: 2003-08-15
Filing date: 2003-08-15
Publication date: 2005-03-10

Abstract

【課題】出力電圧の立ち上がり時間の短縮および消費電流の減少が、従来の回路構成を大幅に変更することなく可能であり、設計性・コスト性・製造性に優れるレギュレータ回路を提供する。
【解決手段】入力電圧から所定の出力電圧を生成するレギュレータ回路１００は、出力電圧(Ｖout)を出力する出力トランジスタ２５と、出力電圧を検出して帰還する出力電圧検出回路３０と、出力電圧検出回路３０の帰還出力電圧と基準とする基準電圧とを比較して、出力電圧の制御を行う差動増幅器２０と、差動増幅器２０の制御を決めるためのバイアス電流４１を流す電流源４０と、バイアス電流４１を制御するために入力される制御信号６０とその制御信号ライン６１と、を備え、制御信号ライン６１にエッジ検出手段７０を設けて、このエッジ検出手段７０で検出された信号によってバイアス電流４１を制御するレギュレータ回路とした。
【選択図】図１

Description

本発明は、入力電圧を所定の電圧にレギュレートして出力するためのレギュレータ回路にかかり、この回路は、電圧負荷変動や入力される電圧の影響を受けずに、入力電圧を所望する一定の出力電圧に変換できる。本発明は、レギュレータ回路の立ち上がり時間の短縮、消費電流の減少などにかかわる課題を解決する回路技術に関するものである。

図５は従来からある定電圧用レギュレータ回路の一例を示す図である。
ここでのレギュレータ回路１０は、演算増幅器２、基準電圧Ｖ１を発生する基準電圧発生回路１、出力電圧検出回路３、とを備える。ここでの出力電圧検出回路３は、分圧抵抗Ｒ１とＲ２とにより出力電圧Ｖout を電圧ＶＲに分割する。また、演算増幅器２は、トランジスタＱ１とＱ２とからなる出力制御部と、トランジスタＱ３、Ｑ４、Ｑ５、Ｑ６、バイアス電流の電流源２ａからなる差動増幅部とを、備える。

このような従来のレギュレータ回路において、大容量負荷が要求される回路では、出力トランジスタのトランジスタサイズはどうしても大きくしなければならなくなり、それに比例して、出力トランジスタのゲート容量も増加することになるので、レギュレータ回路の立ち上がり時間が増加してしまうという問題点があった。
また、従来のレギュレータ回路の回路構成を大きく変更できない場合においては、出力トランジスタのデメンジョンを下げてゲート容量を下げるか、もしくは、演算増幅器２のオープン利得Ｇを考慮して、電流源２ａのバイアス電流値Ｉbiasを増加させてgm値(相互コンダクタンス)を上げる、などの対策が講じられていた。

特開２０００−６６７４５号公報

しかしながら、従来のレギュレータ回路においては、出力トランジスタのデメンジョンはドライバビリティーなどの条件のために容易に下げることはできないし、また、演算増幅器(ＡＭＰ)の電流源２ａにおけるバイアス電流値Ｉbiasの増加させることは、全体の消費電流に直接大きな影響が出るため、容易に増加させることはできない。このように、設計上はなんらかの対策が可能であるとしても、実際には僅かの改善に止まり、その対策の自由度もかなり低いのものとなっていた。

本発明は、上記した従来の問題点に鑑みてなされたものであり、出力電圧の立ち上がり時間の高速化および消費電流の減少を確実に実現でき、それが従来のレギュレータ回路の構成を大幅に変更することなく容易に設計することができ、回路構造が簡明でコスト性や製造性に優れるレギュレータ回路を提供することにある。

（１）入力電圧から所定の出力電圧を生成するレギュレータ回路であって、
前記出力電圧を出力する出力トランジスタと、
前記出力電圧を検出して帰還させる出力電圧検出回路と、
前記出力電圧検出回路の帰還出力電圧と基準とする基準電圧とを比較して、前記出力電圧の制御を行う差動増幅器と、
前記差動増幅器の制御を決めるためのバイアス電流を流す電流源と
前記バイアス電流を制御するために入力される制御信号とその制御信号ラインと、
を備え、
前記制御信号ラインにエッジ検出手段を設けて、前記エッジ検出手段で検出された信号によって前記バイアス電流を制御するレギュレータ回路とした。

（２）(１)のレギュレータ回路において、
前記エッジ検出手段にて検出された信号によって、前記レギュレータ回路の立ち上がりの瞬間だけ前記差動増幅器のバイアス電流を増加させてもよい。

（３）(１)または(２)のレギュレータ回路において、
前記エッジ検出手段は、前記制御信号ライン上のエッジ検出器および電流増加用トランジスタにより構成してもよい。

本発明のレギュレータ回路によれば、回路立ち上がり動作および時間の短縮、消費電流の低減を図ることができる。また、従来の回路自身に大幅な修正を加えることなく実施でき、製造性やコスト性にも優れる。
具体的な販売製品としては、例えば、普段はオフにしておいて使いたいときだけ立ち上げるバッテリーセービング(ＢＳ)機能が付いたレギュレータとして用いることができ、この場合では、ＢＳ解除時の回路立ち上がり動作の高速化、出力電圧立ち上がり時間の短縮化を容易になしうるため、高速立ち上がりの省エネ型の定電圧レギュレータとすることができる。

次に添付図面１〜４を参照して、本発明によるレギュレータ回路の実施の形態について詳細に説明する。
図１は、本発明によるレギュレータ回路の一例を示す図である。このレギュレータ回路１００は、入力電圧から所定の出力電圧(Ｖout)を生成する回路であり、出力回路である出力トランジスタ２５は、差動増幅器２０によって制御されて、出力部５０から出力電圧(Ｖout)を出力する。
出力電圧検出回路３０は、直列接続された２つの抵抗(Ｒ１とＲ２)からなり、出力電圧(Ｖout)を分圧してこれを差動増幅器２０に帰還する回路であって、差動増幅器２０のトランジスタ２１に帰還出力電圧(ＶＲ)を出力する。

差動増幅器２０は、トランジスタ(２１,２２,２３,２４)およびバイアス電流４１を流すための電流源４０を備えており、トランジスタ２２による基準電圧と、出力電圧検出回路３０からの帰還出力電圧(ＶＲ)とを比較することにより、出力トランジスタ２５の出力動作の制御を行う。ここで、差動増幅器２０におけるトランジスタ(２３,２４)は、ＰＭＯＳトランジスタによるカレントミラーとして構成された能動負荷であり、トランジスタ(２１,２２)は差動接続のＮＭＯＳトランジスタにより構成される。
そして、出力電圧(Ｖout)を出力する出力トランジスタ２５は、ＰＭＯＳトランジスタから構成され、ノード２６の電圧に応じてその出力を行う。出力電圧検出回路３０は、出力トランジスタ２５の出力電圧(Ｖout)を検出してこれを帰還し、ここで検出された帰還出力電圧(ＶＲ)は、トランジスタ２１のゲートに入力される。

本発明によるレギュレータ回路１００では、図１に示すように、バイアス電流４１を制御するために入力部６０'から入力される制御信号６０(ここではＢＳ信号)とその制御信号ライン６１(ＢＳ信号ライン)と、を備える。そして、その制御信号ライン６１上にはエッジ検出器７１と電流増加用のトランジスタ(Ｍ１)からなるエッジ検出手段７０を設けて、このエッジ検出手段７０を介して検出された信号によってバイアス電流４１を制御することとした。
これにより、本発明では、制御信号であるＢＳ信号６０を、エッジ検出器７１にて検出した信号を元にしてコントロールすることができる。また、このトランジスタ(Ｍ１)は、ＮＭＯＳトランジスタであって、エッジ検出器７１によって動作制御が行なわれるが、エッジ検出器７１が備えるエッジ検出回路７１Ａの構成については図３にその一例を示す。

そして、エッジ検出をするにあたっては、基準パルス信号を基にしてパルス間隔毎の立ち上がりまたは立ち下がりのエッジ検出を行うことができるが、本発明のエッジ検出回路７１Ａでは、回路１００に印加される電圧電源の立ち上がり時や、ＢＳ(バッテリーセービング)状態におけるＢＳ信号の解除時などのパルス波の立ち上がりを捉え、そのエッジを検出して一瞬のみホールド(接続)するように構成するとよい。

このレギュレータ回路におけるバッテリーセービング(ＢＳ)機能とは、この回路の消費電力を抑制するために、普段はオフにしておいて使いたいときだけ立ち上げる機能のことをいう。図１のレギュレータ回路１００では、もともと付加されているＢＳ機能を実行するために、ＢＳ信号６０の信号ライン６２は、開閉するスイッチ(ＳＷ１, ＳＷ２)を介して、バイアス電流のライン４２と抵抗Ｒ２のあるライン３１とに接続される構成をとっている。

本発明は、上記した回路構成に、制御信号ライン６１上にあるエッジ検出器７１と電流増加用のトランジスタ(Ｍ１)とを追加することにより、構成することができる。このように、本発明の回路では、もとのレギュレータ回路(レギュレータＡＭＰ)の構成はそのままにして、全く回路修正を行わずに、エッジ検出器７１とトランジスタ(Ｍ１)とからなる二つの素子だけを追加するという回路設計が可能である。こうして、本発明による回路は、バイアス電流や出力トランジスタ・サイズを増減することは一切行わず、それが簡単な構成部材の付加によりローコストで製造することができ、しかも、設計の自由度は非常に高い。また、本発明では、バッテリーセービング(ＢＳ)機能がついている回路では、ＢＳ解除などで得られる信号により、差動増幅器のバイアス電流値をコントロールすることができるので、レギュレータ回路自身の帰還動作や出力電圧が、所定の値を外れることはなく、極めて安定した動作をすることができる。

本発明では、ＢＳ信号ライン６１にエッジ検出器７１(エッジ検出回路７１Ａ)を介在させて配設し、エッジ検出回路がＢＳ状態においては、ＢＳ解除の信号(パルスエッジ)を検出する。その検出信号を利用して、回路立ち上がりの瞬間だけ差動回路のバイアス電流を増加させることができる。
その結果、本発明によるレギュレータ回路１００では、立ち上がりの瞬時だけ差動回路のｇｍが上がり、出力の上昇にかかる時間が短縮される。また、この回路の消費電流についても、電流値の増加は回路の立ち上がり時のみであり、その後は定常の電流値に戻るため、通常の動作時には消費電流が増加することはない。

図２は、本発明による回路と従来の回路との出力波形の違いを説明するための図であって、横軸は時間(sec)であり縦軸は出力電圧(Ｖ)である。実線のラインは本発明の回路による出力波形であり、破線のラインは従来の回路による出力波形である。
図２においては、本発明によるＢＳ信号ラインのエッジ検出回路は、ＢＳ解除の信号のパルスエッジが、時間軸１.００μsecの位置において検出されている。その後、本発明の回路では、時間軸１.０８μsecの位置において出力波形が立ち上がってすぐ安定しているので、その立ち上がり時間Ｔ１は０.０８μsecとなる。また、従来の回路では、徐々に出力波形が立ち上がっていき、時間軸２.４０μsecの位置においてようやく出力波形が安定するので、その立ち上がり時間Ｔ２は１.４０μsecとなる。このように本発明によるレギュレータ回路では、出力立ち上がり時間の短縮に関して極めて優れていることは、この図２より明らかである。

図３は、本発明によるエッジ検出器７１の回路構成の一例を示し、このエッジ検出回路７１Ａは、入力部７２、インバータ(７３、７４、７５)、ＡＮＤ回路７６、インバータ７７、出力部７８、により構成されている。
制御信号であるＢＳ信号は入力部７２から入力され、ＡＮＤ回路７６の一方端にはそのままＢＳ信号が入力されるが、ＡＮＤ回路７６の他方端では３つのインバータ(７３、７４、７５)により信号が反転されながら入力される。そして、ＡＮＤ回路７６からは、インバータ７７によってさらに反転され、出力部７８からトランジスタ(Ｍ１)のゲートに出力される。

図４は、本発明によるエッジ検出器７１によるエッジ検出回路７１Ａの出力信号、およびトランジスタＭ１のドレイン電流値を説明するため、それらの典型的なものを一例として示した図である。
上図のエッジ検出回路出力の図では、横軸は時間(sec)で縦軸は出力電圧(Ｖ)であり、エッジ検出されるパルス波は、１.００μsecから１.０７μsecまでの時間における時間幅約７０ｎsecにおいて約３.２５(Ｖ)の電圧出力波形が得られた。
下図のトランジスタＭ１のドレイン電流値の図では、横軸は時間(sec)で縦軸は電流値(Ａ)であり、ドレイン電流値は上図と同様なパルス波形をなし、１.００μsecから１.０７μsecまでの時間における時間幅約７０ｎsecにおいて、約５６０μＡの電流波形が得られた。

本発明は、定電圧レギュレータ回路を用いる技術分野では広範囲に利用でき、特に、モバイル機器分野（携帯電話やノート型パソコン等）や、メモリー分野等に使用されるＢＳ機能付きのシリースレギュレータ製品においては、とりわけ有効に活用できる。

本発明によるレギュレータ回路の一例を示す回路構成図である。本発明による回路との従来の回路との出力波形の違いを説明するための図である。本発明によるエッジ検出器のエッジ検出回路の一例を示す図である。本発明によるエッジ検出回路の出力信号、およびトランジスタＭ１のドレイン電流値を説明するための図である。従来のレギュレータ回路の一例を示す構成図である。

符号の説明

１００レギュレータ回路
２０差動増幅回路
２１、２２、２３、２４トランジスタ
２５出力トランジスタ
３０出力電圧検出回路
Ｒ１、Ｒ２抵抗
４０電流源
４１バイアス電流
６０制御信号（ＢＳ信号）
６０’ 制御信号（ＢＳ信号）入力部
６１、６２制御信号ライン（ＢＳ信号ライン）
ＳＷ１、ＳＷ２スイッチ開閉部
７０エッジ検出手段
７１エッジ検出器
７１Ａエッジ検出回路
Ｍ１電流制御用トランジスタ

Claims

入力電圧から所定の出力電圧を生成するレギュレータ回路であって、
前記出力電圧を出力する出力トランジスタと、
前記出力電圧を検出して帰還させる出力電圧検出回路と、
前記出力電圧検出回路の帰還出力電圧と基準とする基準電圧とを比較して、前記出力電圧の制御を行う差動増幅器と、
前記差動増幅器の制御を決めるためのバイアス電流を流す電流源と
前記バイアス電流を制御するために入力される制御信号とその制御信号ラインと、
を備え、
前記制御信号ラインにエッジ検出手段を設けて、前記エッジ検出手段で検出された信号によって前記バイアス電流を制御する、ことを特徴とするレギュレータ回路。
請求項１に記載のレギュレータ回路において、
前記エッジ検出手段にて検出された信号によって、前記レギュレータ回路の立ち上がりの瞬間だけ前記差動増幅器のバイアス電流を増加する、ことを特徴とするレギュレータ回路。
請求項１または２に記載のレギュレータ回路において、
前記エッジ検出手段は、前記制御信号ライン上のエッジ検出器および電流増加用トランジスタにより構成する、ことを特徴とするレギュレータ回路。