KR102658160B1 - 기준 전압 발생 장치 - Google Patents

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Abstract

(과제) 온도 변동에 대한 기준 전압의 변동이 억제된 기준 전압 발생 장치를 제공한다.
(해결 수단) 기준 전압 발생 장치는, 제1 도전형의 게이트 전극, 소스 영역, 드레인 영역 및 채널 불순물 영역을 구비하고, 제1의 채널 사이즈를 갖는 제1의 MOS 트랜지스터를 포함하는 정전류 회로와, 제2 도전형의 게이트 전극, 제1 도전형의 소스 영역, 드레인 영역 및 채널 불순물 영역과 상이한 불순물 농도의 채널 불순물 영역을 구비하고 제1의 채널 사이즈와 상이한 제2의 채널 사이즈를 갖는 제2의 MOS 트랜지스터를 포함하는 전압 생성 회로를 구비한다.

Description

기준 전압 발생 장치{REFERENCE VOLTAGE GENERATOR}
본 발명은, 기준 전압 발생 장치에 관한 것이다.
앞으로의 IoT의 보급에 따라, 다양한 제품에 IC가 탑재되게 됨에 따라, IC의 동작 온도 범위가 확대해가는 것이 예상된다. 그 때문에, 기준 전압 발생 장치를 구비하는 IC에 있어서는, 온도 변화로 인한 오동작을 억제하기 위해서, 기준 전압 발생 장치가 출력하는 기준 전압의 온도 변화에 대한 변화가 작은 것이 요망되고 있다.
정전류 회로가 출력하는 정전류를 전압 생성 회로에 입력하고, 그 정전류치에 의거한 일정한 기준 전압을 발생시키는 구성의 기준 전압 발생 장치는, IC에 있어서 일반적으로 자주 사용된다. 이러한 구성의 기준 전압 발생 장치에 있어서는, 정전류 회로와 전압 생성 회로의 온도 변화에 대한 특성의 변동(이하, 온도 변동이라 칭함)을 일치시키고, 그들의 온도 변동을 상쇄하는 회로 구성으로 함으로써, 기준 전압의 온도 변동을 억제한다.
특허 문헌 1에는, 정전류를 출력하는 공핍형 MOS 트랜지스터와 일정한 전압을 생성하는 증가형 MOS 트랜지스터를 조합해, 사양 온도 범위 내에서 기준 전압의 온도 변동을 억제하기 위해서, 공핍형 MOS 트랜지스터의 구조를 조정하는 기술이 나타나 있다.
또, 특허 문헌 2에는, 채널의 불순물의 조건이 동일하고, 게이트 전극의 극성이 각각 N형과 P형인 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터로 기준 전압 발생 장치를 구성하고, 각각의 트랜지스터의 채널 길이와 채널 폭에 의거하는 채널 사이즈의 비를 조정함으로써 기준 전압의 온도 변동을 억제하는 기술이 나타나 있다.
일본국 특허 공개 2003-31678호 공보 일본국 특허 공개 2007-206972호 공보
특허 문헌 1에 나타나 있는 바와 같이, 반도체 표면보다 깊은 부분에 채널이 형성되는(이하, 매입 채널이라 칭함) 공핍형 MOS 트랜지스터와, 반도체 기판 표면에 채널이 형성되는(이하, 표면 채널이라 칭함) 증가형 MOS 트랜지스터를 조합해 구성하는 기준 전압 발생 장치가 출력하는 기준 전압 Vref에 있어서는, 사양 온도 범위 내에서 도 4의 Vref1과 같은 기준 전압의 온도 변동에 있어서의 직선 성분의 기울기를 저감시키는 것은 가능하다. 그러나, ΔVref1과 같은 기준 전압 Vref의 직선 성분 Vref1로부터의 어긋남(이하, 직선 성분 어긋남이라 칭함)까지를 저감시키는 것은 곤란하다. 이것은 주로, 도 3의 ΔVTE1이나 ΔVTD1과 같은, 증가형 MOS 트랜지스터나 공핍형 MOS 트랜지스터의 역치 전압 VTE1, VTD1의 온도 변동에 있어서의 직선 성분 어긋남이 있는 것에 의한다. 그러한 역치 전압의 온도 변동에 있어서의 직선 성분 어긋남은, 각각의 MOS 트랜지스터의 공핍층의 신장이나 페르미 준위의 온도 변동에 관련되어 있다고 생각된다.
또, 특허 문헌 2의 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터는, 동일한 매입 채널을 채용하므로, 역치 전압의 온도 변동에 있어서의 직선 성분 어긋남을 일치시킬 수 있다. 그러나, 양자의 게이트 전극의 극성의 차이에 의해, 플랫 밴드 전압에 관련된 역치 전압의 온도 변동의 직선 성분의 기울기가 일치하지 않는다. 그리고, 그 직선 성분의 기울기를 일치시키기 위해서 채널 사이즈비를 변경하면, 양자의 역치 전압의 온도 변동에 있어서의 직선 성분 어긋남에 의거하는 기준 전압의 직선 성분 어긋남이 발생해 버린다. 따라서, 기준 전압 발생 장치가 출력하는 기준 전압의 온도 변동의 직선 성분의 기울기를 억제할 수 있는데, 이 직선 성분 어긋남을 저감시키는 것은 곤란하다.
본 발명은, 상기 점을 감안하여, 정전류 회로와 전압 생성 회로를 조합해, 온도 변동에 대한 직선 성분의 기울기와 직선 성분 어긋남을 억제하여 기준 전압의 온도 변동을 저감할 수 있는 기준 전압 발생 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명은 이하와 같은 기준 전압 발생 장치로 한다.
즉, 입력 전압에 대해 정전류를 출력하는 정전류 회로와, 상기 정전류에 의거한 전압을 생성하는 전압 생성 회로를 갖는 기준 전압 발생 장치로서, 상기 정전류 회로는, 제1 도전형의 제1의 게이트 전극, 제1 도전형의 제1의 소스 영역, 제1 도전형의 제1의 드레인 영역 및 제1 도전형의 제1의 채널 불순물 영역을 구비하고, 제1의 채널 사이즈를 갖는 제1의 MOS 트랜지스터를 포함하고, 상기 전압 생성 회로는, 제2 도전형의 제2의 게이트 전극, 제1 도전형의 제2의 소스 영역, 제1 도전형의 제2의 드레인 영역 및 제1 도전형의 제2의 채널 불순물 영역을 구비하고, 제2의 채널 사이즈를 갖는 제2의 MOS 트랜지스터를 포함하고, 상기 제1의 채널 사이즈와 상기 제2의 채널 사이즈가 상이하며, 상기 제1의 채널 불순물 영역의 불순물 농도와 상기 제2의 채널 불순물 영역의 불순물 농도가 상이한 것을 특징으로 하는 기준 전압 발생 장치로 한다.
본 발명에 의하면, 기준 전압 발생 장치가 출력하는 기준 전압의 온도 변동에 있어서의 직선 성분의 기울기를, 증가형 MOS 트랜지스터의 채널 사이즈와 공핍형 MOS 트랜지스터의 채널 사이즈의 비를 조정함으로써 억제한다. 또, 기준 전압의 온도 변동에 있어서의 직선 성분 어긋남을, 증가형 MOS 트랜지스터의 채널 불순물 영역의 불순물 농도와 공핍형 MOS 트랜지스터의 채널 불순물 영역의 불순물 농도의 비를 조정함으로써 억제한다. 이러한 조정을 함으로써, 온도 변동이 저감된 기준 전압을 출력하는 기준 전압 발생 장치를 실현할 수 있다.
도 1은 본 발명의 실시형태에 따른 기준 전압 발생 장치를 나타내는 회로도이다.
도 2는 본 발명의 실시형태에 따른 기준 전압 발생 장치를 나타내는 단면도이다.
도 3은 MOS 트랜지스터의 역치 전압의 온도 특성을 나타내는 도면이다.
도 4는 종래의 기준 전압 발생 장치가 출력하는 기준 전압의 온도 특성을 나타내는 도면이다.
도 5는 본 발명의 실시형태의 증가형 NMOS 트랜지스터의 역치 전압의 온도 특성을 나타내는 도면이다.
도 6은 본 발명의 실시형태의 기준 전압 발생 장치에 있어서의 채널 불순물 영역의 불순물 농도의 비에 대한 기준 전압의 온도 변동을 나타내는 도면이다.
도 7은 본 발명의 실시형태에 따른 기준 전압 발생 장치를 나타내는 다른 회로도이다.
이하, 본 발명의 실시형태를, 도면을 참조하면서 상세하게 설명한다. 이하의 설명에서 이용하는 도면은, 본 발명의 특징을 알기 쉽게 하기 위해서, 일부 생략하여 나타내고 있는 경우가 있으며, 실제와는 상이한 경우가 있다.
도 1은, 본 발명의 실시형태의 기준 전압 발생 장치(100)를 나타내는 회로도이다.
본 실시형태의 기준 전압 발생 장치(100)는, 정전류 회로(101)와, 전압 생성 회로(102)를 구비한다. 전원 단자(1)에 접속되고, 전원 전압 VDD가 공급된 정전류 회로(101)는, 전압 생성 회로(102)에 대해 전원 전압 VDD에 의존하지 않는 정전류를 출력한다. 정전류 회로(101)로부터 출력된 정전류가 입력된 전압 생성 회로(102)는, 그 정전류의 값에 의거한 기준 전압 Vref를, 기준 전압 단자(3)으로부터 출력한다.
본 실시형태에 있어서는, 정전류 회로(101)는, 소정의 채널 사이즈 SD를 갖고, 역치 전압이 0V 미만인 공핍형 N채널 MOS(이하 NMOS라 칭함) 트랜지스터(10)로 구성된다. 여기서 채널 사이즈 SD는, 채널폭을 WD로 하고, 채널 길이를 LD로 했을 때에, WD/LD로 표시되는 값이다. 이 공핍형 NMOS 트랜지스터(10)는, 게이트와 소스와 백 게이트가 기준 전압 단자(3)에 접속되고, 드레인이 전원 단자(1)에 접속된다.
또, 전압 생성 회로(102)는, 소정의 채널 사이즈 SE를 갖고, 역치 전압이 0V 이상인 증가형 NMOS 트랜지스터(20)로 구성된다. 여기서 채널 사이즈 SE는, 채널폭을 WE로 하고, 채널 길이를 LE로 했을 때에, WE/LE로 표시되는 값이다. 이 증가형 NMOS 트랜지스터(20)는, 게이트와 드레인이 기준 전압 단자(3)에 접속되고, 소스와 백 게이트가 접지 단자(2)에 접속된다.
다음에, 도 1의 기준 전압 발생 장치(100)의 회로 동작에 대해서 설명한다. 정전류 회로(101)를 구성하는 공핍형 NMOS 트랜지스터(10)는, 제1의 역치 전압 VTD와 제1의 상호 컨덕턴스 gmD(비포화 동작 시)를 갖는다. 이 공핍형 NMOS 트랜지스터(10)의 드레인 전류 ID는, 하기 식 (1)의 전압·전류 특성을 나타낸다. 도 1에 나타낸 바와 같이, 공핍형 NMOS 트랜지스터(10)의 게이트와 소스가 결선되어 있으므로, 하기 식(1)에 있어서, 게이트·소스간 전압 VG는, 0V가 된다. 그로 인해, 드레인 전류 ID는, 제1의 역치 전압 VTD에 의존해, 드레인 전압에 의존하지 않는 포화 드레인 전류가 된다. 즉, 이 포화 드레인 전류가 정전류 회로(101)의 출력 전류가 된다. 이 드레인 전류 ID는, 식(1)의 gmD에 포함되는 채널 사이즈 SD(WD/LD)로 조정할 수 있다.
ID=1/2·gmD·(VG-VTD)2
=1/2·gmD·(｜VTD｜)2 …(1)
전압 생성 회로(102)를 구성하는 증가형 NMOS 트랜지스터(20)는, 제2의 역치 전압 VTE와 제2의 상호 컨덕턴스 gmE(비포화 동작 시)를 갖는다. 이 증가형 NMOS 트랜지스터(20)의 드레인 전류 IE는, 하기 식 (2)의 전압·전류 특성을 나타낸다. 도 1에 나타낸 바와 같이, 증가형 NMOS 트랜지스터(20)의 게이트와 드레인이 결선되고, 기준 전압 단자(3)에 접속되어 있으므로, 식 (2)에 있어서, 게이트·소스간 전압 VG는, 기준 전압 Vref가 된다. 그 때문에, 증가형 NMOS 트랜지스터(20)의 드레인 전류 IE는, 제2의 역치 전압 VTE와, 기준 전압 Vref에 의존해, 기준 전압 Vref에 대해 다이오드의 순방향 특성과 유사한 전류가 된다. 이 드레인 전류 IE는, 식 (2)의 gmE에 포함되는 채널 사이즈 SE(WE/LE)로 조정할 수 있다.
IE=1/2·gmE·(VG-VTE)2
=1/2·gmE·(Vref-VTE)2 …(2)
이상으로부터, 기준 전압 Vref는, 식 (1)의 ID가 식 (2)의 IE와 동일한 것으로 하여 도출되고, 하기 식 (3)과 같이 된다.
Vref≒VTE+(gmD/gmE)1/2·｜VTD｜ …(3)
이 식 (3)으로부터 알 수 있는 바와 같이, 기준 전압 Vref의 온도 변동은, VTE와 VTD의 각각의 온도 변동에 의존한다. 여기서, 식 (3) 중의 gmD/gmE에는, 공핍형 NMOS 트랜지스터(10)의 채널 사이즈 SE에 대한 증가형 NMOS 트랜지스터(20)의 채널 사이즈 SD의 비인 SD/SE가 포함된다. 이것은, 구체적으로는 (WD/LD)/(WE/LE)이며, 이들 온도에 의존하지 않는 사이즈를 조정함으로써, 기준 전압 Vref의 온도 변동을 제어할 수 있다.
도 2는, 도 1에 있어서의 정전류 회로(101)를 구성하는 공핍형 NMOS 트랜지스터(10)와, 전압 생성 회로(102)를 구성하는 증가형 NMOS 트랜지스터(20)의 구조를 나타내는 모식 단면도이다. 각 트랜지스터의 단자의 결선에 대해서는 생략하고 있다.
공핍형 NMOS 트랜지스터(10)는, N형의 반도체 기판(4) 내의 P형 웰 영역(11) 내에 형성된, N형의 드레인 영역(13)과, N형의 소스 영역(14)과, 드레인 영역(13)과 소스 영역(14) 사이에 형성된 불순물 농도(ND)를 갖는 N형의 채널 불순물 영역(16)과, 채널 불순물 영역(16) 상에 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성된 게이트 전극(15)으로 구성된다.
소스 영역(14) 및 드레인 영역(13)은, 1×1019/cm3 이상의 고농도의 N형(이하 N+형이라 칭함)의 불순물을 포함하고, 각각 소스 단자(S1), 드레인 단자(D1)에 접속되어 있다. 게이트 전극(15)의 극성은, N+형이며, 게이트 단자(G1)에 접속되어 있다. 채널 불순물 영역(16)의 극성은, 불순물 농도(ND)가 5×1016~1×1018/cm3의 저농도의 N형(이하 N-형이라 칭함)이므로, 게이트 단자(G1)의 전위가 0V이어도, 드레인 전압의 인가에 대해 드레인 단자(D1)로부터 소스 단자(S1)에, 채널 불순물 영역(16)을 개재하여 드레인 전류가 흐른다. 백 게이트 단자(B1)는, 고농도의 P형 불순물을 포함하는 영역(도시하지 않음)을 개재하여 P형 웰 영역(11)에 접속된다. 본 실시형태에 있어서, 이 백 게이트 단자(B1)는, 소스 단자(S1)에 접속된다.
증가형 NMOS 트랜지스터(20)는, N형의 반도체 기판(4) 내의 P형 웰 영역(21) 내에 형성된, N형의 드레인 영역(23)과, N형의 소스 영역(24)과, 드레인 영역(23)과 소스 영역(24) 사이에 형성된 불순물 농도(NE)를 갖는 N형의 채널 불순물 영역(26)과, 채널 불순물 영역(26) 상에 형성된 게이트 절연막(22)과, 게이트 절연막(22) 상에 형성된 게이트 전극(25)으로 구성된다.
소스 영역(24) 및 드레인 영역(23)은, N+형의 불순물을 포함하고, 각각 소스 단자(S2), 드레인 단자(D2)에 접속되어 있다. 게이트 전극(25)의 극성은 1×1019/cm3 이상의 고농도의 불순물을 포함하는 P형(이하 P+형이라 칭함)이며, 게이트 단자(G2)에 접속되어 있다. 증가형 NMOS 트랜지스터(20)의 채널 불순물 영역(26)의 극성은, 채널 불순물 영역(16)과 동일한 N-형이지만, 채널 불순물 영역(26)의 불순물 농도(NE)는 채널 불순물 영역(16)의 불순물 농도(ND)보다 높다. 이 N-형의 채널 불순물 영역(26)은, 게이트 단자(G2)의 전위가 0V인 경우에 P+형의 게이트 전극(25)과의 사이의 일함수 차에 의거해 공핍화하고, 역치 전압이 0V 이상인 값이 된다. 그 때문에, 게이트 단자(G2)의 전위가 0V인 경우에는, 드레인 전압의 인가에 대해 드레인 단자(D2)로부터 소스 단자(S2)에는 드레인 전류가 흐르지 않는다. 백 게이트 단자(B2)는, 고농도의 P형 불순물을 포함하는 영역(도시하지 않음)을 개재하여 P형 웰 영역(21)에 접속된다. 본 실시형태에 있어서, 이 백 게이트 단자(B2)는, 소스 단자(S2)에 접속된다.
도 3은, 공핍형 NMOS 트랜지스터의 역치 전압 VTD와 증가형 NMOS 트랜지스터의 역치 전압 VTE의, 온도에 대한 행동을 모식적으로 나타낸 도면이다. 이와 같이, 어느 트랜지스터도, 역치 전압 VTD, VTE에 포함되는 플랫 밴드 전압이나 공핍층의 신장, 페르미 준위 등의 온도 특성의 영향으로 인해, 실선으로 나타난 바와 같이, 온도의 상승에 대해 각각의 역치 전압이 저하하는 경향을 갖는다.
공핍형 NMOS 트랜지스터의 역치 전압 VTD의 온도 변동은, 온도의 상승에 대해 일정한 기울기를 갖고 역치 전압이 직선적으로 저하하는 점선의 직선 성분 VTD1과, 그 직선 성분으로부터의 어긋남인 점선 화살표로 나타나는 직선 성분 어긋남 ΔVTD1로 이루어진다. 또, 증가형 NMOS 트랜지스터의 역치 전압 VTE의 온도 변동은, 온도의 상승에 대해 일정한 기울기를 갖고 역치 전압이 직선적으로 저하하는 점선의 직선 성분 VTE1과, 그 직선 성분으로부터의 어긋남인 점선 화살표로 나타나는 직선 성분 어긋남 ΔVTE1로 이루어진다. 어느 트랜지스터의 역치 전압도 온도에 대한 거동이 완전하게 동일하다면, 식 (3)에 의거해 gmD/gmE=1인 경우에 있어서 양자의 온도 변동이 상쇄되어, 기준 전압 발생 장치(100)가 출력하는 기준 전압 Vref의 온도 변동은, 발생하지 않는다.
공핍형 NMOS 트랜지스터(10)와 증가형 NMOS 트랜지스터(20)의 채널 불순물 영역(16, 26)은 둘 다 N형의 극성이며, 만약 양자가 동일한 불순물 농도인 경우, 이 영역에 형성되는 공핍층의 신장이나 페르미 준위의 온도 변동은, 직선 성분, 직선 성분 어긋남 둘 다 동일한 경향을 나타낸다. 한편, N+형의 게이트 전극(15)과 P+형의 게이트 전극(25)은, 서로 역극성이므로, 공핍형 NMOS 트랜지스터(10)의 제1의 역치 전압 VTD와 증가형 NMOS 트랜지스터(20)의 제2의 역치 전압 VTE를 구성하는 각각의 플랫 밴드 전압 Vfbn, Vfbp의 온도 변동 경향은, 반대가 된다. 그에 의해, 도 3에 있어서의 공핍형 NMOS 트랜지스터의 온도 변동의 직선 성분 VTD1의 기울기는, 증가형 NMOS 트랜지스터의 온도 변동의 직선 성분 VTE1의 기울기보다 작아진다. 따라서, 게이트 전극 이외가 동일 조건인 공핍형 NMOS 트랜지스터와 증가형 NMOS 트랜지스터를 조합해 기준 전압 발생 장치를 구성해도, 이러한 플랫 밴드 전압의 온도 변동에 의거해, 식 (3)의 기준 전압 Vref는, 온도 상승에 대해 저하하는 온도 변동을 나타낸다.
본 실시형태에 있어서는, 우선 첫째, 이러한 기준 전압 Vref의 온도 변동 중 온도 변동에 대한 직선 성분의 기울기를 억제하기 위해서, 식 (3)의, gmD/gmE에 포함되는 채널 사이즈비(SD/SE)를 조정한다. 이 채널 사이즈비를, N+형의 게이트 전극(15)과 P+형의 게이트 전극(25)의 각각에 포함되는 불순물의 농도에 따라서도 다르지만, 1보다 크고 3 이하의 사이의 값으로 조정함으로써, 식 (3)의 우변 제2항의 온도 변동 성분을 증가시켜, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분의 기울기를 억제한다. 예를 들면, 공핍형 NMOS 트랜지스터(10)의 채널 길이를 100μm, 증가형 NMOS 트랜지스터(20)의 채널 길이를 200μm로 하고, 양자의 채널폭을 동일하게 함으로써, 채널 사이즈비(SD/SE)를 2로 한다.
한편, 이 채널 사이즈비(SD/SE)를 증가시키면, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 어긋남이 증대한다. 이것은, 채널 사이즈비를 증가시킴으로써, 식 (3)의 우변 제2항의 온도 변동에 대한 직선 성분 어긋남 ΔVTD1이 증폭되기 때문이다. 이 때, 기준 전압 Vref의 온도 특성은, 예를 들면 종래의 온도 변동을 나타내는 도 4에 나타낸 바와 같이, -40℃에서 150℃의 범위에서 보정되고 기울기가 저감된 직선 성분 Vref1과, 채널 사이즈비의 조정에 의해서 증대한 직선 성분 어긋남 ΔVref1을 갖는다.
본 발명자는, 이러한 직선 성분 어긋남 ΔVref1은, 증가형 NMOS 트랜지스터의 채널 불순물 영역의 불순물 농도(NE)를 변경함으로써 제어 가능한 것을 발견했다. 도 5는, P+형의 게이트 전극을 갖는 증가형 NMOS 트랜지스터(20)의 N형의 채널 불순물 영역(26)의 불순물 농도(NE)를 변경했을 때의, 역치 전압의 온도 변동의 모습을 나타낸 것이다. 실선의 특성에 대해 N형의 채널 불순물 영역의 불순물 농도(NE)를 증가시키면, 점선에 나타난 바와 같이 역치 전압이 저하함과 더불어, 온도 변동에 있어서의 직선 성분 어긋남이 증가한다. 이로부터 또한 N형의 채널 불순물 영역의 불순물 농도(NE)를 증가시키면, 일점쇄선에 나타난 바와 같이, 또한 역치 전압이 저하함과 더불어, 또한 이 직선 성분 어긋남이 증가한다.
그래서, 본 실시형태에 있어서는, 채널 사이즈비(SD/SE)의 변경에 이어서 둘째, P+형의 게이트 전극을 갖는 증가형 NMOS 트랜지스터(20)의 채널 불순물 영역(26)의 불순물 농도(NE)를 불순물 농도(ND)에 대해 증가시킴으로써, 식 (3)의 우변 제1항의 온도 변동에 있어서의 직선 성분 어긋남을 증대시킨다. 그리고, 채널 사이즈비(SD/SE)의 조정에 의해 발생하는 식 (3)의 우변 제2항의 온도 변동에 있어서의 직선 성분 어긋남의 증대를, 먼저 기술한 식 (3)의 우변 제1항의 직선 성분 어긋남의 증가에 의해서 상쇄시킨다. 이에 의해, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 어긋남 ΔVref1을 억제할 수 있고, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 Vref1의 기울기의 저감에 맞춰, 기준 전압의 온도 변동을 억제한 기준 전압 발생 장치를 실현할 수 있다.
도 6은, 불순물 농도비(NE/ND)에 대한 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 어긋남 ΔVref1을 나타낸 그래프이다. 그래프 상의 각 점에 있어서는, 미리 채널 사이즈비(SD/SE)를 조정하고, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 Vref1의 기울기를 최소로 하고 있다. 이 도면에 나타난 바와 같이, 양자의 채널 불순물 영역의 불순물 농도의 비를 제어함으로써, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 어긋남 ΔVref1을 억제할 수 있다. 이 직선 성분 어긋남 ΔVref1을 충분히 억제하기 위해서는, 게이트 절연막(12, 22)의 두께나 게이트 전극(15, 25)의 불순물 농도 등에 따라서도 다르지만, 이 채널 불순물 영역의 불순물 농도비(NE/ND)를 1보다 크고 3 이하의 사이의 값으로 하는 것이 바람직하다. 도 6의 예에 있어서는, 이 불순물 농도비(NE/ND)를 1보다 크고 2.3 이하의 사이의 값으로 함으로써, 불순물 농도비가 1의 종래의 구조에 비해, 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 어긋남 ΔVref1을 저감할 수 있다.
이상과 같이, 채널 사이즈비(SD/SE)의 조정과, 채널 불순물 영역의 불순물 농도비(NE/ND)의 조정을 조합함으로써, 기준 전압 발생 장치(100)가 출력하는 기준 전압 Vref의 온도 변동에 있어서의 직선 성분 Vref1의 기울기와 직선 성분 어긋남 ΔVref1을 억제할 수 있다.
기준 전압 Vref의 온도 변동에 있어서의 직선 성분 Vref1의 기울기의 변경을 위한 채널 사이즈비(SD/SE)의 조정량과, 직선 성분 어긋남의 변경을 위한 채널 불순물 영역의 불순물 농도비(NE/ND)의 조정량은 가까운 값이 된다. 이 채널 사이즈비를 1보다 큰 값으로 설정하면, 채널 불순물 영역의 불순물 농도비도 또한 1보다 큰 값이 된다는 것 같이, 양자는 상관하는 관계에 있으며, 실질적으로 동일한 값이다.
채널 불순물 영역의 불순물 농도를 변경하면, 그 불순물 농도에 따라서 정해지는 페르미 준위의 온도 의존성이 바뀌지만, 불순물 농도가 반도체 기판 내에 있어서 일정한 경우에는 온도 변동에 있어서의 직선 성분 어긋남은 적다. 그러나 이온 주입법 등에 의해서 형성하는 채널 불순물 영역에 있어서는, 불순물 농도는 일정하지 않고, 그 채널 불순물 영역 내에 있어서의 농도 변화가 크다. 그리고, 그 불순물 농도의 변화 정도는 불순물 주입량이 클수록 현저해진다. 불순물 농도를 크게 함으로써, 전압의 인가에 의해서 형성되는 공핍층 내의 불순물 농도의 농도 변화가 커져, 온도에 대한 공지층의 신장 방식이 비선형적으로 된다고 생각된다. 또, 동시에 불순물 농도에 의해서 정해지는 페르미 준위의 온도 변동의 비선형 성분도 증대한다고 생각된다.
특허 문헌 1에 나타나 있는 표면 채널의 증가형 MOS 트랜지스터는, P형 웰 영역과 동극성의 P형의 채널 불순물 영역을 갖는다. 하지만 그 채널 불순물 영역의 불순물 농도는, 매입 채널의 공핍형 MOS 트랜지스터보다 1자리수 정도 낮다. 왜냐하면, 매입 채널의 공핍형 MOS 트랜지스터는, P형 웰 영역 상에 역극성의 N형의 채널 불순물 영역을 안정적으로 형성하기 위해서 불순물 농도를 높여둘 필요가 있기 때문이다. 그 때문에, 온도 변동에 대한 표면 채널의 증가형 MOS 트랜지스터의 역치 전압의 직선 성분 어긋남은, 매입 채널의 공핍형 MOS 트랜지스터의 역치 전압의 직선 성분 어긋남보다 꽤 작다. 따라서, 이러한 구성으로는 기준 전압의 온도 변동에 있어서의 직선 성분 어긋남을 저감시키는 것은 어렵다.
본 발명에 대해서는, 상기 실시형태로 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 말할 필요도 없다.
예를 들면, 상기 실시형태에 있어서는, 도 1의 기준 전압 발생 장치(100)를 구성하는 정전류 회로(101)를, 게이트와 소스를 결선하고, 게이트·소스간 전압 VG를 0V로 하는 공핍형 NMOS 트랜지스터(10)로 하고 있는데, 게이트·소스간 전압 VG가 0V일 필요는 없다. 즉, 일정한 전압이 게이트에 입력되고, 정전류를 출력하는 MOS 트랜지스터를 채용한 정전류 회로의 구성이어도 무방하다.
또, 도 2에 있어서 상기 실시형태의 공핍형 NMOS 트랜지스터(10)와 증가형 NMOS 트랜지스터(20)를, N형의 반도체 기판(4) 내의 다른 P형 웰 영역(11, 21)에 형성하는 구성으로 하고 있었는데, 동일한 P형 웰 영역 내나 P형의 반도체 기판 내에 형성하는 구성으로 해도 된다.
또, 정전류 회로가 출력하는 정전류를 전압 생성 회로에 입력하고, 그 정전류치에 의거한 일정한 기준 전압을 발생시키는 구성의 기준 전압 발생 장치이면, 정전류 회로와 전압 생성 회로가 각각 공핍형 NMOS 트랜지스터와 증가형 NMOS 트랜지스터가 아니어도 되고, 예를 들면 P채널의 MOS(PMOS라 칭함) 트랜지스터를 이용해도 무방하다. 또, 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터 중 한쪽이 NMOS이고, 다른쪽이 PMOS여도 된다.
또한, 도 7의 기준 전압 발생 장치(200)에 나타낸 바와 같이, 정전류 회로(201)가 출력하는 정전류를, 2개의 PMOS 트랜지스터(30, 40)를 조합해 구성하는 커런트 미러 회로(203)를 개재하여 전압 생성 회로(202)에 출력하는 회로 구성이어도 무방하다.
1：전원 단자 2：접지 단자
3：기준 전압 단자 4：반도체 기판
10：공핍형 NMOS 트랜지스터 11, 21：P형 웰 영역
12, 22：게이트 절연막 13, 23：드레인 영역
14, 24：소스 영역 15, 25：게이트 전극
16, 26：채널 불순물 영역 20：증가형 NMOS 트랜지스터
30, 40：PMOS 트랜지스터 101, 201：정전류 회로
102, 202：전압 생성 회로 203：커런트 미러 회로

Claims (4)

  1. 입력 전압에 대해 정전류를 출력하는 정전류 회로와, 상기 정전류에 의거한 전압을 생성하는 전압 생성 회로를 갖는 기준 전압 발생 장치로서,
    상기 정전류 회로는, 제1 도전형의 제1의 게이트 전극, 제1 도전형의 제1의 소스 영역, 제1 도전형의 제1의 드레인 영역 및 제1 도전형의 제1의 채널 불순물 영역을 구비하고, 제1의 채널 사이즈를 갖는 제1의 MOS 트랜지스터를 포함하고,
    상기 전압 생성 회로는, 제2 도전형의 제2의 게이트 전극, 제1 도전형의 제2의 소스 영역, 제1 도전형의 제2의 드레인 영역 및 제1 도전형의 제2의 채널 불순물 영역을 구비하고, 제2의 채널 사이즈를 갖는 제2의 MOS 트랜지스터를 포함하고,
    상기 제1의 채널 사이즈와 상기 제2의 채널 사이즈가 상이하며, 상기 제1의 채널 불순물 영역의 불순물 농도와 상기 제2의 채널 불순물 영역의 불순물 농도가 상이하며,
    상기 제1의 채널 불순물 영역의 불순물 농도(ND)에 대한 상기 제2의 채널 불순물 영역의 불순물 농도(NE)의 제1의 비(NE/ND)가, 상기 제2의 채널 사이즈 SE에 대한 상기 제1의 채널 사이즈 SD의 제2의 비(SD/SE)와 같은 값인 것을 특징으로 하는 기준 전압 발생 장치.
  2. 청구항 1에 있어서,
    상기 제1의 MOS 트랜지스터가 공핍형 MOS 트랜지스터이며, 상기 제2의 MOS 트랜지스터가 증가형 MOS 트랜지스터인 것을 특징으로 하는 기준 전압 발생 장치.
  3. 삭제
  4. 입력 전압에 대해 정전류를 출력하는 정전류 회로와, 상기 정전류에 의거한 전압을 생성하는 전압 생성 회로를 갖는 기준 전압 발생 장치로서,
    상기 정전류 회로는, 제1 도전형의 제1의 게이트 전극, 제1 도전형의 제1의 소스 영역, 제1 도전형의 제1의 드레인 영역 및 제1 도전형의 제1의 채널 불순물 영역을 구비하고, 제1의 채널 사이즈를 갖는 제1의 MOS 트랜지스터를 포함하고,
    상기 전압 생성 회로는, 제2 도전형의 제2의 게이트 전극, 제1 도전형의 제2의 소스 영역, 제1 도전형의 제2의 드레인 영역 및 제1 도전형의 제2의 채널 불순물 영역을 구비하고, 제2의 채널 사이즈를 갖는 제2의 MOS 트랜지스터를 포함하고,
    상기 제1의 채널 사이즈와 상기 제2의 채널 사이즈가 상이하며, 상기 제1의 채널 불순물 영역의 불순물 농도와 상기 제2의 채널 불순물 영역의 불순물 농도가 상이하며,
    상기 제1의 채널 불순물 영역의 불순물 농도(ND)에 대한 상기 제2의 채널 불순물 영역의 불순물 농도(NE)의 제1의 비(NE/ND) 및 상기 제2의 채널 사이즈 SE에 대한 상기 제1의 채널 사이즈 SD의 제2의 비(SD/SE)가 둘 다 1보다 크고, 3 이하인 것을 특징으로 하는 기준 전압 발생 장치.
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