JP2005284544A - 基準電圧発生回路 - Google Patents

Abstract

【課題】 トランジスタのサイズを大きくすることなく、プロセスの変動や温度変動に対して基準電圧の変動が小さく安定化させることができると共に低消費電力化を図ることができる基準電圧発生回路を得る。
【解決手段】 負の温度係数を有する電圧Ｖｐｎを生成して出力する第１の電圧源回路２を構成するｎ型トランジスタＭ１及びＭ２のゲート酸化膜厚をそれぞれ４０ｎｍ以上にした。更に、正の温度係数を有する電圧Ｖｎｎを生成し、該生成した電圧Ｖｎｎと前記フィードバック回路３からの電圧Ｖ２を加算して前記基準電圧Ｖｒｅｆを生成し出力する第２の電圧源回路４を構成するｎ型トランジスタＭ３及びＭ４のゲート酸化膜厚をそれぞれ４０ｎｍ以上にした。
【選択図】 図１

Description

本発明は、基準電圧発生回路に関し、特に温度検出回路や温度計に使用される基準電圧発生回路に関する。

近年、ゲートの仕事関数差の原理を用いて、正の温度係数を有する電圧Ｖｎｎと負の温度係数を有する電圧Ｖｐｎを加算して基準電圧を発生させる基準電圧発生回路があった（例えば、特許文献１参照。）。このようなゲートの仕事関数差の原理を用いた基準電圧発生回路は、正の温度係数を有する電圧Ｖｎｎと負の温度係数を有する電圧Ｖｐｎを加算して所定の基準電圧Ｖｒｅｆを発生させている。

図４は、従来の基準電圧発生回路の例を示した回路図である。
図４の基準電圧発生回路において、ｎチャネル型電界効果トランジスタ（以下、ｎ型トランジスタと呼ぶ）Ｍ１〜Ｍ４は、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウェル内に形成され、各ｎ型トランジスタＭ１〜Ｍ４の基板電位はソース電位と等しい。また、ｎ型トランジスタＭ１は高濃度ｎ型ゲートを持ち、ｎ型トランジスタＭ２は高濃度ｐ型ゲートを持ち、ｎ型トランジスタＭ１及びＭ２のチャネル幅Ｗとチャネル長Ｌとの比Ｓ（＝Ｗ／Ｌ）は互いに等しい。

また、ｎ型トランジスタＭ３は高濃度ｎ型ゲートを持ち、ｎ型トランジスタＭ４は低濃度ｎ型ゲートを持ち、ｎ型トランジスタＭ３及びＭ４のチャネル幅Ｗとチャネル長Ｌとの比Ｓ（＝Ｗ／Ｌ）は互いに等しい。ｎ型トランジスタＭ１は定電流源をなし、ｎ型トランジスタＭ１とＭ２に同一の電流が流れる。このため、ｎ型トランジスタＭ２のソース‐ゲート間電圧をＶｐｎとし、抵抗Ｒ１とＲ２の抵抗値をそれぞれＲ１及びＲ２で示すと、
Ｖ１＝Ｖｐｎ
Ｖ２＝Ｒ２×Ｖｐｎ／（Ｒ１＋Ｒ２）
となる。

また、ｎ型トランジスタＭ４は定電流源をなし、同一の導電型で不純物濃度のみ異なるゲートを持つｎ型トランジスタＭ３とＭ４に、同一の電流が流れるため、ｎ型トランジスタＭ３のソース‐ゲート間電圧は（−Ｖｎｎ）となる。ｎ型トランジスタＭ３のゲートには電圧Ｖ２が入力されていることから、ｎ型トランジスタＭ３のソース電圧Ｖ３は、
Ｖ３＝Ｖ２−（−Ｖｎｎ）
＝Ｒ２×Ｖｐｎ／（Ｒ１＋Ｒ２）＋Ｖｎｎ
＝Ｖｒｅｆ
となる。
特開２００１−２８４４６４号公報

ここで、ｎ型トランジスタＭ１〜Ｍ５のドレイン‐ソース間電圧をＶｄｓ１〜Ｖｄｓ５とし、ｎ型トランジスタＭ１〜Ｍ５のゲート‐ソース間電圧をＶｇｓ１〜Ｖｇｓ５とすると、図４の回路の最低動作電圧Ｖｍｉｎは下記（ａ）式のようになる。
Ｖｍｉｎ＝Ｖｐｎ＋Ｖｇｓ５＋Ｖｄｓ１………………（ａ）
２Ｖ以下の低電圧動作を行うことを考慮すると、ｎ型トランジスタＭ１とＭ２のゲートの仕事関数差で電圧Ｖｐｎを発生させるので、電圧Ｖｐｎとｎ型トランジスタＭ１のドレイン‐ソース間電圧Ｖｄｓ１は変更することができない。したがって、ｎ型トランジスタＭ５はデプレッション型トランジスタを使用する必要がある。

一方、図４の回路が正常動作するためには下記（ｂ）式の条件が必要である。
Ｖｄｓ２＜（Ｖｐｎ＋Ｖｇｓ５）（＝ＶＡ）………………（ｂ）
すなわち、第２段目から決まるノードＮＡの電圧ＶＡ（＝Ｖ１＋Ｖｇｓ５）を、ｎ型トランジスタＭ２のドレイン‐ソース間電圧Ｖｄｓ２よりも大きくする必要がある。ここで、ｎ型トランジスタＭ５はデプレッションタイプであることから、プロセス変動や温度変動を考慮に入れると、例えばｎ型トランジスタＭ２のしきい値電圧Ｖｔｈ２を０.５Ｖとし、ｎ型トランジスタＭ５のしきい値電圧Ｖｔｈ５を−０.５Ｖとすると、周囲温度Ｔａが１００℃では、ドレイン‐ソース間電圧Ｖｄｓ２は約０.６Ｖに、電圧ＶＡは約０.５Ｖにそれぞれなり、前記（ｂ）式を満たさなくなる場合があった。

図５は、前記（ｂ）式を満たさない場合のｎ型トランジスタＭ２のドレイン電圧（Ｖｄ２）‐ドレイン電流（ｉｄ２）特性を示した図である。
前記（ａ）式を満たさないことから、ｎ型トランジスタＭ２のドレイン電圧Ｖｄ２は、本来必要な飽和領域のＶｄ２Ａから非飽和領域のＶｄ２Ｂに小さくなる。一方、ｎ型トランジスタＭ２のドレイン電流ｉｄ２は、定電流源であるｎ型トランジスタＭ１で決まるため一定である。したがって、ｎ型トランジスタＭ２は、ゲート電圧Ｖｇ２をＶｐｎから（Ｖｐｎ＋ΔＶｐｎ）に上昇させて一定のドレイン電流ｉｄ２Ａを流す。

このため、下記（ｃ）式から（ｅ）式が成り立ち、基準電圧Ｖｒｅｆの上昇を引き起こすという問題があった。
Ｖ１＝Ｖｐｎ＋ΔＶｐｎ………………（ｃ）
Ｖ２＝Ｒ２／（Ｒ１＋Ｒ２）×（Ｖｐｎ＋ΔＶｐｎ）………………（ｄ）
Ｖ３＝Ｖ２−（−Ｖｎｎ）
＝Ｒ２／（Ｒ１＋Ｒ２）×（Ｖｐｎ＋ΔＶｐｎ）＋Ｖｎｎ
＝Ｖｒｅｆ………………（ｅ）
また、図４の回路は、ｎ型トランジスタＭ１及びＭ４は、それぞれソースとゲートが接続されて定電流源をなしているため、低消費電力化を図るためには、ｎ型トランジスタＭ１及びＭ４のゲート長Ｌをそれぞれ大きくする必要があり、面積の増大を招いていた。

本発明は、上記のような問題を解決するためになされたものであり、トランジスタのサイズを大きくすることなく、プロセスの変動や温度変動に対して基準電圧の変動が小さく安定化させることができると共に低消費電力化を図ることができる基準電圧発生回路を得ることを目的とする。

この発明に係る基準電圧発生回路は、所定の基準電圧を生成して出力する基準電圧発生回路において、
異種導電型のゲートを持つ複数の電界効果トランジスタで構成され、負の温度係数を有する電圧Ｖｐｎを生成して出力する第１の電圧源回路部と、
該電圧Ｖｐｎに比例した電圧Ｖ２を生成して出力する比例電圧生成回路部と、
同一の導電型で不純物濃度の異なるゲートを持つ複数の電界効果トランジスタで構成され、正の温度係数を有する電圧Ｖｎｎを生成すると共に該生成した電圧Ｖｎｎと前記比例電圧生成回路部からの比例電圧Ｖ２を加算して前記所定の基準電圧を生成し出力する第２の電圧源回路部と、
を備え、
前記第１の電圧源回路部の各電界効果トランジスタは、それぞれゲート酸化膜厚が４０ｎｍ以上であるものである。

また、前記第２の電圧源回路部の各電界効果トランジスタは、それぞれゲート酸化膜厚が４０ｎｍ以上であるようにした。

本発明の基準電圧発生回路によれば、第１の電圧源回路部を構成する各電界効果トランジスタのゲート酸化膜厚をそれぞれ４０ｎｍ以上にしたことから、トランジスタのサイズを大きくすることなく、プロセスの変動や温度変動に対する基準電圧の変動を小さくして基準電圧を安定化させることができると共に低消費電力化を図ることができる。
更に、第２の電圧源回路部を構成する各電界効果トランジスタのゲート酸化膜厚をそれぞれ４０ｎｍ以上にしたことから、プロセスの変動や温度変動に対する基準電圧の変動を更に小さくして基準電圧を安定化させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における基準電圧発生回路の構成例を示した図である。
図１において、基準電圧発生回路１は、ｎ型基板上に構築されており、負の温度係数を有する電圧Ｖｐｎを生成し、正の温度係数を有する電圧Ｖｎｎを生成すると共に生成した該電圧Ｖｐｎの負の温度係数を、生成した該電圧Ｖｎｎの正の温度係数で打ち消すようにして温度係数を持たない所定の基準電圧Ｖｒｅｆを生成して出力する。

基準電圧発生回路１は、負の温度係数を有する電圧Ｖｐｎを生成して出力する第１の電圧源回路２と、該電圧Ｖｐｎに比例した電圧Ｖ２を生成して出力するフィードバック回路３と、正の温度係数を有する電圧Ｖｎｎを生成し、該生成した電圧Ｖｎｎと前記フィードバック回路３からの電圧Ｖ２を加算して前記基準電圧Ｖｒｅｆを生成し出力する第２の電圧源回路４とから構成されている。なお、第１の電圧源回路２は第１の電圧源回路部を、フィードバック回路３は比例電圧生成回路部を、第２の電圧源回路４は第２の電圧源回路部をそれぞれなす。

第１の電圧源回路２は、ｎ型トランジスタＭ１、Ｍ２で構成されている。ｎ型トランジスタＭ１、Ｍ２は、基板やチャネルドープの不純物濃度が等しく、４０ｎｍのゲート酸化膜厚をそれぞれ持ち、ｎ型基板のｐウェル内にそれぞれ形成されて、各トランジスタの基板電位がそれぞれのソース電位と等しい。また、ｎ型トランジスタＭ１は高濃度ｎ型ゲートを有し、ｎ型トランジスタＭ２は高濃度ｐ型ゲートを有し、これらのチャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは互いに等しい。

ゲートの導電型のみ異なるｎ型トランジスタＭ１，Ｍ２は、電源電圧Ｖｃｃと接地電圧との間に直列に接続され、ｎ型トランジスタＭ１は、ゲートとソースが接続されて定電流源をなし、ｎ型トランジスタＭ２のゲートは、フィードバック回路３のノードＮ１に接続されている。なお、０.２μＡ以下の定電流回路を実現するためには、Ｓ＝０.０７程度が望ましい。以下、ドレイン電流、ゲート酸化膜厚の検討は、該Ｓの値で行う。

フィードバック回路３は、ｎ型トランジスタＭ５と抵抗Ｒ１，Ｒ２とで構成されており、ｎ型トランジスタＭ５のソースと抵抗Ｒ１との接続部がノードＮ１をなし、抵抗Ｒ１と抵抗Ｒ２との接続部がノードＮ２をなす。
次に、第２の電圧源回路４は、ｎ型トランジスタＭ３及びＭ４で構成されている。ｎ型トランジスタＭ３及びＭ４は、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウェル内にそれぞれ形成され、各トランジスタの基板電位がそれぞれのソース電位と等しい。

また、ｎ型トランジスタＭ３は高濃度ｎ型ゲートを有し、ｎ型トランジスタＭ４は低濃度ｎ型ゲートを有し、これらのチャネル幅Ｗとチャネル長Ｌの比Ｓ＝Ｗ／Ｌは互いに等しい。ゲートの不純物濃度のみ異なるｎ型トランジスタＭ３，Ｍ４は、電源電圧Ｖｃｃと接地電圧との間に直列に接続され、ｎ型トランジスタＭ４は、ゲートとソースが接続されて定電流源をなし、ｎ型トランジスタＭ３のゲートは、フィードバック回路３のノードＮ２に接続されている。

このような構成において、ｎ型トランジスタＭ１は、ソースとゲートが接続されて定電流源をなし、ｎ型トランジスタＭ１及びＭ２が直列に接続されている。このことから、これらの異種導電型のゲートを有するｎ型トランジスタＭ１及びＭ２に同一の電流がそれぞれ流れるため、ｎ型トランジスタＭ２のソース‐ゲート間電圧がＶｐｎになる。したがって、ノードＮ１の電圧Ｖ１及びノードＮ２の電圧Ｖ２は、下記（１）式及び（２）式のようになる。
Ｖ１＝Ｖｐｎ………………（１）
Ｖ２＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｐｎ………………（２）

また、ｎ型トランジスタＭ４は、ソースとゲートが接続されて定電流源をなし、ｎ型トランジスタＭ３及びＭ４が直列に接続されている。このことから、これらの同一の導電型で不純物濃度のみ異なるゲートを有するｎ型トランジスタＭ３及びＭ４に同一の電流がそれぞれ流れるため、ｎ型トランジスタＭ３のソース‐ゲート間電圧が（−Ｖｎｎ）になる。ｎ型トランジスタＭ３のゲートには電圧Ｖ２が入力されていることから、ノードＮ３の電圧であるｎ型トランジスタＭ３のソース電圧Ｖ３は、下記（３）式のようになり、従来例の図４と同じ基準電圧Ｖｒｅｆを出力する。
Ｖ３＝Ｖ２−（−Ｖｎｎ）
＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｐｎ＋Ｖｎｎ
＝Ｖｒｅｆ………………（３）

図２は、ｎ型トランジスタＭ２におけるドレイン電圧Ｖｄ２とドレイン電流ｉｄ２との関係を示した図である。
図２において、ｎ型トランジスタＭ２のゲート酸化膜厚Ｔｏｘが薄いときは、定電流源であるｎ型トランジスタＭ１のゲート酸化膜厚も同様に薄いので、ドレイン電流ｉｄ２はｉｄ２ａになり、ドレイン電流ｉｄ２が飽和するときのドレイン電圧Ｖｄ２（以下、このドレイン電圧を飽和電圧と呼ぶ。）はＶｄ２ａである。同様に、ゲート酸化膜厚Ｔｏｘが厚いときは、ドレイン電流ｉｄ２はｉｄ２ｂになり、飽和電圧はＶｄ２ｂである。図２から明らかなように、ゲート酸化膜厚Ｔｏｘを厚くすることで、飽和電圧を小さくすることができる。

図１の回路が正常動作するためには、ｎ型トランジスタＭ５のゲート‐ソース間電圧をＶｇｓ５とすると、下記（４）式の条件が必要である。
Ｖｄｓ２＜（Ｖｐｎ＋Ｖｇｓ５）（＝ＶＡ）………………（４）
すなわち、ノードＮＡの電圧ＶＡ（＝Ｖ１＋Ｖｇｓ５）を、ｎ型トランジスタＭ２のドレイン‐ソース間電圧Ｖｄｓ２よりも大きくする必要がある。
ここで、図３は、ｎ型トランジスタＭ２におけるゲート酸化膜厚Ｔｏｘと飽和電圧との関係の実験結果を示している。

ノードＮＡの電圧ＶＡが０.５Ｖである場合、ｎ型トランジスタＭ２のゲート酸化膜厚Ｔｏｘを４０ｎｍ以上にすれば、飽和電圧が０.５Ｖ以下になり、プロセス変動や温度変動があっても前記（４）式を満たす。この場合、ｎ型トランジスタＭ１及びＭ２は、ゲートの種類が異なる以外は製造上においてペアトランジスタをなしていることから、ｎ型トランジスタＭ１においても、ｎ型トランジスタＭ２と同様にゲート酸化膜厚を４０ｎｍ以上にする必要がある。

また、図２から分かるように、ｎ型トランジスタＭ２のドレイン電流ｉｄ２がｉｄ２ａからｉｄ２ｂに減少すると共に、ｎ型トランジスタＭ１においても図２のような関係が成り立つことからドレイン電流ｉｄ１が減少するため、面積の増大を招かず、回路の低消費電力化を図ることができる。更に、第２の電圧源回路４のｎ型トランジスタＭ３及びＭ４のゲート酸化膜厚も４０ｎｍ以上にすることで、第２の電圧源回路４の消費電流も減少することから、更なる低消費電力化を図ることができる。

このように、本第１の実施の形態の基準電圧発生回路は、負の温度係数を有する電圧Ｖｐｎを生成して出力する第１の電圧源回路２を構成するｎ型トランジスタＭ１及びＭ２のゲート酸化膜厚をそれぞれ４０ｎｍ以上にする。更に、正の温度係数を有する電圧Ｖｎｎを生成し、該生成した電圧Ｖｎｎと前記フィードバック回路３からの電圧Ｖ２を加算して前記基準電圧Ｖｒｅｆを生成し出力する第２の電圧源回路４を構成するｎ型トランジスタＭ３及びＭ４のゲート酸化膜厚をそれぞれ４０ｎｍ以上にした。このことから、トランジスタのサイズを大きくすることなく、プロセスの変動や温度変動に対する基準電圧の変動を小さくして安定させることができると共に低消費電力化を図ることができる。

本発明の第１の実施の形態における基準電圧発生回路の構成例を示した図である。 図１のｎ型トランジスタＭ２におけるドレイン電圧とドレイン電流との関係例を示した図である。 図１のｎ型トランジスタＭ２におけるゲート酸化膜厚と飽和電圧との関係例を示した図である。 従来の基準電圧発生回路の例を示した回路図である。 図４のｎ型トランジスタＭ２のドレイン電圧とドレイン電流との関係例を示した図である。

符号の説明

１ 基準電圧発生回路
２ 第１の電圧源回路
３ フィードバック回路
４ 第２の電圧源回路
Ｍ１〜Ｍ５ ｎ型トランジスタ
Ｒ１，Ｒ２ 抵抗

Claims (2)

1. 所定の基準電圧を生成して出力する基準電圧発生回路において、
   異種導電型のゲートを持つ複数の電界効果トランジスタで構成され、負の温度係数を有する電圧Ｖｐｎを生成して出力する第１の電圧源回路部と、
   該電圧Ｖｐｎに比例した電圧Ｖ２を生成して出力する比例電圧生成回路部と、
   同一の導電型で不純物濃度の異なるゲートを持つ複数の電界効果トランジスタで構成され、正の温度係数を有する電圧Ｖｎｎを生成すると共に該生成した電圧Ｖｎｎと前記比例電圧生成回路部からの比例電圧Ｖ２を加算して前記所定の基準電圧を生成し出力する第２の電圧源回路部と、
   を備え、
   前記第１の電圧源回路部の各電界効果トランジスタは、それぞれゲート酸化膜厚が４０ｎｍ以上であることを特徴とする基準電圧発生回路。
2. 前記第２の電圧源回路部の各電界効果トランジスタは、それぞれゲート酸化膜厚が４０ｎｍ以上であることを特徴とする請求項１記載の基準電圧発生回路。
   

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