KR100824879B1 - 퓨즈를 가지는 반도체 소자 - Google Patents

퓨즈를 가지는 반도체 소자 Download PDF

Info

Publication number
KR100824879B1
KR100824879B1 KR1020060136504A KR20060136504A KR100824879B1 KR 100824879 B1 KR100824879 B1 KR 100824879B1 KR 1020060136504 A KR1020060136504 A KR 1020060136504A KR 20060136504 A KR20060136504 A KR 20060136504A KR 100824879 B1 KR100824879 B1 KR 100824879B1
Authority
KR
South Korea
Prior art keywords
terminal
fuse
fet
semiconductor device
terminals
Prior art date
Application number
KR1020060136504A
Other languages
English (en)
Inventor
이용근
최호영
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060136504A priority Critical patent/KR100824879B1/ko
Application granted granted Critical
Publication of KR100824879B1 publication Critical patent/KR100824879B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
    • G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
    • G11C2229/76—Storage technology used for the repair
    • G11C2229/763—E-fuses, e.g. electric fuses or antifuses, floating gate transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 퓨즈 절단 기능을 가지는 반도체 소자 제조 방법 및 반도체 소자에 관한 것으로, 퓨즈를 절단하기 위하여 별도의 절단 전류를 인가하는 고압 회로 또는 패드를 구비하지 않고, 퓨즈를 절단할 수 있으며, 퓨즈를 절단하기 위한 별도의 절단 전류를 인가하지 않고, 통상의 외부 전원(VDD 1.8V 또는 3.3V)을 이용하여 퓨즈를 절단할 수 있도록 하는 것이다.

Description

퓨즈를 가지는 반도체 소자{Semiconductor device having fuse}
도 1을 일반적인 전기적 절단 방식의 퓨즈를 절단하는 반도체 소자 구조를 설명하기 위한 도면.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 제조 방식을 설명하기 위한 블록 도면.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구조를 설명하기 위한 도면.
도 4는 본 발명에 따른 반도체 소자의 등가 회로를 도시한 회로도.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 소자 101 : 제 1 단자
110 : 폴리 라인 120 : 퓨즈부
121 : 제 1 단자 130 : 절단 전류 인가부
본 발명은 반도체 소자에 관한 것으로, 퓨즈를 절단하기 위한 별도의 회로 또는 패드 없이 외부 전원만으로 퓨즈를 절단하도록 형성된 반도체 소자에 관한 것이다.
로직(반도체) 응용 제품에서 때때로 퓨즈가 사용되는 방법이 시도되고 있으며, 정교한 저항을 요구하는 회로(예를 들어, RAM, SRAM)에서 공정 변화(Variation)로 인하여 아주 세밀하게 저항을 만들기 어려운 경우가 있기 때문에 이를 극복하기 위해 설계적으로 요구되는 저항 값을 위한 적절히 퓨즈(Fuse)를 연결한 이후에 절단함으로써 요구되는 정교한 저항을 실현한다.
또한, 회로 구현이 복잡한 SRAM의 용량이 증가하고, SRAM의 동작 여부가 절대적으로 로직 전체의 수율에 의하여 결정됨으로, 퓨즈를 통해 여분의 SRAM을 추가한 이후에 퓨즈를 절단함으로써, 단위 SRAM 장치의 교체를 통해 회로 장치 전체를 동작할 수 있도록 한다.
이때, 퓨즈를 절단하는 방식은 크게 레이저 절단과, 전기적 절단 방식이 주로 사용되며, 레이저 절단 방식은 퓨즈를 절단하기 위한 별도의 절단 장비가 필요하며, 전기적 절단 방식은 다수개의 퓨즈 각각에 직접 전원(Bias)이 인가되도록 하는 다수개의 패드가 요구되고, 각 패드를 통해 전원(전압 또는 전류)이 퓨즈 블로잉(Fuse Blowing)에 맞게 정교하게 인가되어야 한다.
예를 들어, 반도체 소자가 SRAM인 경우, 셀(cell) 내부에 손상된 부분이 있 더라도, 제조 공정 중에서 손상된 부분을 사용하지 않게 하여, 작동되는 반도체 소자를 제조할 수 있으며, 이때, 퓨즈를 연결한 이후에 절단한다.
도 1을 일반적인 전기적 절단 방식의 퓨즈를 절단하는 반도체 소자 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 일방으로 반도체 소자의 개별 소자부와 연결되고 다른 방향으로 각기 상응하는 퓨즈와 연결되는 제 1 단자와, 각기 상응하는 제 1 단자와 연결되는 다수개 퓨즈의 제 2 단자를 구비하는 퓨즈부와, 제 1 단자와 제 2 단자를 연결시켜 주는 폴리 라인(poly line)과, 제 1 단자로 각 퓨즈를 절단하기 위한 절단 전류를 인가하는 패드부(10)를 구비할 수 있다.
패드부(10)는 폴리 라인(12)을 절단하기 위해서는 일정한 전압(VDD 1.8 V 또는 3.3V)보다 큰 전압 또는 전류가 인가되어야 함으로, 폴리 라인(12)을 절단할 수 있는 절단 전류를 제 2 단자로 인가한다.
각 퓨즈의 제 2 단자를 통해 패드부(10)로부터 절단 전류가 인가되면, 제 1 단자로부터 제 2 단자로 절단 전류가 흐르게 되어, 폴리 라인(12)에 과도한 전류가 인가되어 절단되게 된다.
즉, 기존의 퓨즈를 전기적으로 절단하는 방식은 절단 전류를 인가하는 패드부(10)가 필연적으로 구비되어야 함으로, 칩 사이즈가 그에 따라 커지게 된다.
또한, 패드부(10)가 퓨즈를 절단하기 위해 인가하는 절단 전류를 정교하게 제어하기 어려우므로 절단 능력이 저하된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 퓨즈를 절단하기 위하여 별도의 절단 전류를 인가하는 회로 또는 패드를 구비하지 않고, 퓨즈를 절단할 수 있는 반도체 소자를 제공하는 것에 그 목적이 있다.
또한, 본 발명은 퓨즈를 절단하기 위한 별도의 절단 전류를 인가하지 않고, 통상 전압의 외부 전원(VDD 1.8V 또는 3.3V)을 이용하여 퓨즈를 절단할 수 있는 반도체 소자를 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는,
반도체 소자의 외부 전원 단자와 연결되는 복수개의 제 2 단자와,
상기 각 제 2 단자와 상응하는 복수개의 제 1 단자와,
상기 제 1 단자와 상응하는 제 2 단자를 연결하는 복수개의 폴리 라인과,
증가형 FET(field effect transistor)로 구현되고, 복수개의 단위 FET가 각 단자에서 상호 병렬로 연결되며, 상기 단위 FET의 소오스 혹은 드레인 단자는 상기 제 1 단자와 연결되는 절단 전류 인가부를 포함하는 것을 특징으로 한다.
삭제
본 발명에서 증가형 FET는 복수개의 단위 FET가 각 단자에서 상호 병렬로 연결되며, 상기 단위 FET의 소오스 혹은 드레인 단자는 상기 제1 단자와 연결되는 것일 수 있다.
본 발명에서 상기 증가형 FET는 상기 FET의 드레인 단자(D)가 상기 제 1 단자와 연결되고, 상기 제 2 단자로 외부 전원(VDD)이 인가되는 것일 수 있다.
상기 증가형 FET는 평행한 복수개의 라인형 게이트 전극의 양쪽에 소오스 영역과 드레인 영역이 번갈아 가면서 위치하도록 형성되는 두손을 깍지낀 상태의 손가락 형태 즉, 핑거 형태의 FET일 수 있다.
이때, 핑거 형태의 FET로 구현되는 절단 전류 인가부는 핑거의 개수에 따라
Figure 112006097693925-pat00001
의 값을 설정하여, 폴리 라인에 인가되는 절단 전류(
Figure 112006097693925-pat00002
)를 조절하는 것일 수 있다.
본 발명에 따른 퓨즈 절단 기능을 가지는 반도체 소자의 제조 방법을 살펴보면, 제조 방법은 퓨즈를 절단하기 위한 절단 전류를 인가하는 절단 전류 인가부를 FET로 설계하는 회로 설계 과정과, 회로 설계 과정에서 설계된 FET가 구비되는 마스크를 제작하는 마스크 제작 과정을 포함한다.
본 발명에 따른 회로 설계 과정은, 퓨즈의 제 1 단자와 FET의 드레인 단자(D)가 연결되고, 퓨즈가 절단될 정도의 적절한 절단 전류가 인가되도록 FET의 핑거 개수를 설정하는 것일 수 있다.
이하, 본 발명에 따른 반도체 소자를 첨부한 도면을 참조하여 상세 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 제조 방식을 설명하기 위한 블록 도면이다.
도 2를 참조하면, 내부에 셀이 구비되는 반도체 소자(100)와, 퓨즈부(120)와, 다수의 폴리 라인(110)과, 절단 전류 인가부(130)를 구비한다.
퓨즈부(120)는 다수의 폴리 라인(110)을 통해 반도체 소자(100)와 연결되며, 절단 전류 인가부(130)로부터 절단 전류를 인가받는다.
절단 전류 인가부(130)는 설정되는 절단 전류를 퓨즈부(120)를 통해 폴리 라인(110)으로 인가하여, 폴리 라인(110)이 전기적으로 절단됨으로써, 퓨즈부(120)와 반도체 소자(100)가 전기적으로 절단되도록 한다.
도시된 바와 같이, 본 발명에 따른 반도체 제조 방식은 퓨즈부(120)를 반도체 소자(100)와 절단하기 위한 별도의 패드부, 즉 다수개의 퓨즈 각각에 직접 전원(Bias)이 인가되도록 하며, 외부 전원을 적절하게 변화시켜 폴리 라인(110)이 절단되도록 하는 패드부 또는 별도의 회로를 구비하지 않고, 퓨즈부(120)와 반도체 소자(100)를 절단할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명에 따른 퓨즈부(120)에 구비되는 다수개의 퓨즈의 제 1 단자(121)는 절단 전류 인가부(130)와 연결된다.
그리고, 각 퓨즈의 제 1 단자(121)는 상응하는 반도체 소자(100)의 제 2 단자(101)와 폴리 라인(110)으로 대응되게 연결되며, 반도체 소자(100)로 인가되는 외부 전원(VDD)은 제 2 단자(101)와 제 1 단자(121)를 통해 인가된다.
절단 전류 인가부(130)는 증가형 FET(field effect transistor)로 구현될 수 있으며, 두 손이 깍지낀 상태에서 손가락 형태에 해당하는 핑거(finger) 형태로 구성할 수 있다.
이런 경우, 평행한 게이트 라인들 사이에서 게이트 라인 양쪽에 소오스와 드레인 영역이 번갈아가면서 형성된다. 이렇게 형성되는 복수의 단위 FET는 각 전극, 소오스 드레인 게이트가 공통으로 병렬로 연결될 수 있다.
따라서, 절단 전류 인가부(130)는 FET를 구성하는 핑거를 조절하여, 퓨즈를 절단할 수 있을 정도의 적절한 절단 전류(또는 전압)를 폴리 라인(110)으로 인가할 수 있다.
그리고, 절단 전류 인가부(130)로 구현되는 FET의 핑거를 조절함으로써,
Figure 112006097693925-pat00003
를 설정하여, 제 1 단자(121)와 제 2 단자(101)간에 인가되는 절단 전류를 적절하게 조절할 수 있다.
도 4는 본 발명에 따른 반도체 소자의 등가 회로를 도시한 회로도이다.
도 4에 도시된 바와 같이, 폴리 라인(110)이 저항(R)과 등가가 되고, 절단 전류 인가부(130)로 구현되는 FET의 드레인 단자(D)가 저항(R)과 연결된다.
절단 전류 인가부(130)로 구현되는 FET의 핑거 개수를 조절하여,
Figure 112006097693925-pat00004
를 설정하고,
Figure 112006097693925-pat00005
의 값에 따라
Figure 112006097693925-pat00006
의 값이 결정되고,
Figure 112006097693925-pat00007
의 값에 따라 저항(R)인 폴리 라인(110)에 인가되는 절단 전류(
Figure 112006097693925-pat00008
)가 결정된다.
따라서, 회로 설계 과정에서 절단 전류 인가부(130)에 해당하는 FET의 핑거 를 적절하게 설계해야 한다.
즉, 반도체 제조 공정은 크게 단결정 성장 과정과, 표면 연마 과정과, CAD(Computer Aided Design) 시스템을 사용하여 전자회로와 실제 웨이퍼 위에 그려질 회로패턴을 설계하는 회로 설계 과정과, 설계된 회로패턴을 E-beam 설비로 유리판 위에 그려 MASK(RETICLE)를 만드는 MASK(RETICLE) 제작 과정과, 산화(OXIDATION) 공정 과정과, 감광액(PR : Photo Resist) 도포 과정과, 노광(EXPOSURE) 공정 과정과, 현상(DEVELOPMENT) 공정과, 식각(ETCHING)공정과, 이온 주입(ION IMPLANTAION) 과정과, 화학 기상 증착(CVD : Chemical Vapor Deposition) 공정 과정과, 금속 배선(METALLIZATION) 공정 과정과, 웨이퍼 자동선별(EDS TEST) 공정 과정과, 웨이퍼 절단(SAWING) 공정 과정과, 칩 집착(DIE ATTACH) 공정 과정과, 금속 연결(WIRE BONDING) 공정 과정과, 성형(MOLDING) 공정 과정과, 최종 검사(FINAL TEST) 과정으로 이루어진다.
이러한, 반도체 제조 공정의 회로 설계 과정에서 설계자가 절단 전류 인가부(130)를 FET로 설계하면서 적절한 절단 전류(
Figure 112006097693925-pat00009
)가 폴리 라인(110)에 인가되도록 핑거 개수를 설정한다. 그리고, 설계자는 FET의 드레인 단자(D)가 퓨즈의 제 1 단자(121)에 연결되도록 설계한다.
그리고, 마스크 제작 과정에서 설계자가 설계한 절단 전류 인가부(130)의 FET가 구현되는 마스크를 제작한다.
이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
상술한 바와 같이, 본 발명에 따르면, 퓨즈를 절단하기 위하여 별도의 절단 전류를 인가하는 별도의 회로 또는 패드를 구비하지 않고, 퓨즈를 절단할 수 있다.
또한, 퓨즈를 절단하기 위한 별도의 절단 전류를 인가하지 않고, 외부 전원(VDD 1.8V 또는 3.3V)을 적절하게 이용하여 퓨즈를 절단할 수 있다.

Claims (4)

  1. 반도체 소자의 외부 전원 단자와 연결되는 복수개의 제 2 단자와,
    상기 각 제 2 단자와 상응하는 복수개의 제 1 단자와,
    상기 제 1 단자와 상응하는 제 2 단자를 연결하는 복수개의 폴리 라인과,
    증가형 FET(field effect transistor)로 구현되고, 복수개의 단위 FET가 각 단자에서 상호 병렬로 연결되며, 상기 단위 FET의 소오스 혹은 드레인 단자는 상기 제 1 단자와 연결되는 절단 전류 인가부,
    를 포함하는 것을 특징으로 하는 퓨즈를 가지는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 증가형 FET는 평행한 복수개의 라인형 게이트 전극의 양쪽에 소오스 영역과 드레인 영역이 번갈아 가면서 위치하도록 형성되는 핑거 형태의 FET인 것을 특징으로 하는 퓨즈를 가지는 반도체 소자.
  4. 제 1 항에 있어서, 상기 증가형 FET는
    상기 FET의 드레인 단자(D)가 상기 제 1 단자와 연결되고, 상기 제 2 단자로 외부 전원(VDD)이 인가되는 것을 특징으로 하는 퓨즈를 가지는 반도체 소자.
KR1020060136504A 2006-12-28 2006-12-28 퓨즈를 가지는 반도체 소자 KR100824879B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060136504A KR100824879B1 (ko) 2006-12-28 2006-12-28 퓨즈를 가지는 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060136504A KR100824879B1 (ko) 2006-12-28 2006-12-28 퓨즈를 가지는 반도체 소자

Publications (1)

Publication Number Publication Date
KR100824879B1 true KR100824879B1 (ko) 2008-04-23

Family

ID=39572458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060136504A KR100824879B1 (ko) 2006-12-28 2006-12-28 퓨즈를 가지는 반도체 소자

Country Status (1)

Country Link
KR (1) KR100824879B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100953349B1 (ko) 2008-05-30 2010-04-20 주식회사 동부하이텍 퓨즈 테스트를 위한 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030038457A (ko) * 2001-11-06 2003-05-16 야마하 가부시키가이샤 퓨즈를 가진 반도체 장치 및 그 제조방법
JP2005101267A (ja) 2003-09-25 2005-04-14 Seiko Epson Corp 半導体装置及びその製造方法、ヒューズカット方法
KR20050106580A (ko) * 2004-05-04 2005-11-10 삼성전자주식회사 퓨즈 컷팅시에 외부 전원전압과 다른 별도의 외부전원전압을 사용하는 전기적 퓨즈 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030038457A (ko) * 2001-11-06 2003-05-16 야마하 가부시키가이샤 퓨즈를 가진 반도체 장치 및 그 제조방법
JP2005101267A (ja) 2003-09-25 2005-04-14 Seiko Epson Corp 半導体装置及びその製造方法、ヒューズカット方法
KR20050106580A (ko) * 2004-05-04 2005-11-10 삼성전자주식회사 퓨즈 컷팅시에 외부 전원전압과 다른 별도의 외부전원전압을 사용하는 전기적 퓨즈 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100953349B1 (ko) 2008-05-30 2010-04-20 주식회사 동부하이텍 퓨즈 테스트를 위한 반도체 소자

Similar Documents

Publication Publication Date Title
KR20190001512A (ko) 반도체 장치
TWI690050B (zh) 用於電熔絲之靜電放電保護結構及其方法
WO2009021410A1 (en) Fuse cell and method for programming the same
JPH0543300B2 (ko)
JP2006100826A (ja) 集積回路の抵抗体の抵抗値を調整する構造および方法
JP5402630B2 (ja) スイッチ回路および半導体集積回路
US6725436B2 (en) Resistor circuit
US20100213569A1 (en) Integrated circuits having fuses and systems thereof
US6591233B1 (en) Device for and method of simulation, method of setting manufacturing process condition, and recording medium
KR100824879B1 (ko) 퓨즈를 가지는 반도체 소자
CN101814491B (zh) 具有熔丝的集成电路与其系统
US7759226B1 (en) Electrical fuse with sacrificial contact
JP2682397B2 (ja) セルベース設計半導体集積回路装置
KR100904827B1 (ko) 퓨즈 테스트 장치
US6227637B1 (en) Circuit and method for encoding and retrieving a bit of information
US20220164517A1 (en) Failsafe circuit, layout, device, and method
JP2008537360A (ja) 集積回路内の能動的な相互接続及び制御ポイント
US9287000B1 (en) Three terminal fuse with FinFET
US6215170B1 (en) Structure for single conductor acting as ground and capacitor plate electrode using reduced area
US10552567B2 (en) Automated redesign of integrated circuits using relaxed spacing rules
KR100834237B1 (ko) 퓨즈를 가지는 반도체 장치
TW550785B (en) Manufacturing method of integrated circuit
KR200169860Y1 (ko) 전압 레귤레이터의 구조
US11410987B2 (en) Chip and method for manufacturing a chip
US6100747A (en) Device for selecting design options in an integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee