KR20030038457A - 퓨즈를 가진 반도체 장치 및 그 제조방법 - Google Patents

퓨즈를 가진 반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20030038457A
KR20030038457A KR1020020068381A KR20020068381A KR20030038457A KR 20030038457 A KR20030038457 A KR 20030038457A KR 1020020068381 A KR1020020068381 A KR 1020020068381A KR 20020068381 A KR20020068381 A KR 20020068381A KR 20030038457 A KR20030038457 A KR 20030038457A
Authority
KR
South Korea
Prior art keywords
voltage
fuse element
drain
terminal
semiconductor device
Prior art date
Application number
KR1020020068381A
Other languages
English (en)
Other versions
KR100539113B1 (ko
Inventor
다카유키 가미야
마사요시 오무라
Original Assignee
야마하 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마하 가부시키가이샤 filed Critical 야마하 가부시키가이샤
Publication of KR20030038457A publication Critical patent/KR20030038457A/ko
Application granted granted Critical
Publication of KR100539113B1 publication Critical patent/KR100539113B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자, 및 소스, 게이트 및 드레인의 각 단자를 구비하여, 퓨즈의 타단과 소스와 드레인 중 하나와의 접속점을 갖는 동시에, 소스와 드레인 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하는 반도체 장치에 있어서, 게이트에 소정의 프로그램 전압이 인가되면 퓨즈를 절단할 수 있도록, 제1 전압과 제2 전압, MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고, 또한 퓨즈의 저항치는 게이트에 프로그램 전압이 인가되었을 때, 접속점에서의 전압과 제2 전압과의 전압 차가 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압보다 낮아지도록 설정된다.

Description

퓨즈를 가진 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING FUSE AND ITS MANUFACTURE METHOD}
본 발명은 퓨즈를 가진 반도체 장치 및 그 제조방법에 관한 것으로, 특히 반도체 집적회로의 트리밍 회로나 용장 회로에 이용되는 퓨즈 소자 관련 기술에 관한 것이다.
반도체 집적회로에 트리밍 회로나 용장 회로가 형성되어 있는 경우가 많다. 트리밍 회로 또는 용장 회로로서 퓨즈 소자를 포함하는 퓨즈 회로를 이용하면, 반도체 집적회로의 완성 후 또는 제조 도중에 트리밍 처리 등을 할 수 있어, 회로의 특성을 가능한 한 향상시키는 것이 가능해진다.
일본국 특개평 7-307389호 공보의 도 1에 직렬 접속된 퓨즈 소자와 MOS형 트랜지스터가 다수 병렬로 접속되어 있는 회로가 개시되어 있다. 또한, 퓨즈 소자를 절단하기 위한 절단전류를 얻는 데 필요한 전류 구동능력을 선택 트랜지스터의 게이트 폭(W)에 관한 식으로 구하는 것이 개시되어 있다:
ID= μCOX(W/L) ×(1/2) ×(VGS-VY)2
여기서, ID는 선택 트랜지스터의 포화영역에서의 드레인 전류, μ는 캐리어의 이동도이다. COX는 선택 트랜지스터의 게이트 용량, W는 게이트 폭, L은 게이트 길이이다. 또한, VGS는 게이트-소스간 전압이고, VY는 임계치 전압이다.
퓨즈 소자를 절단하기 위해 필요한 포화 드레인 전류의 값(ID)을 알고 있으면, 상기 식으로부터 퓨즈 소자를 절단할 수 있는 트랜지스터의 게이트 폭(W)(사이즈)을 추정할 수 있다. 이 해석은 퓨즈를 절단하는 데에 MOS형 트랜지스터의 포화 전류를 사용하는 것을 전제로 하고 있다.
퓨즈 소자를 녹여 절단하기 위해서는, 퓨즈 소자에 전류를 흐르게 하여, 퓨즈 소자의 융점을 넘는 온도까지 가열해야 한다. 예컨대, 퓨즈 소자용 재료로서 단결정 실리콘 또는 다결정 실리콘을 이용한 경우에는, 실리콘의 융점이 1420℃ 정도로 높기 때문에 비교적 큰 전류를 필요로 한다. 따라서, 선택 트랜지스터의 사이즈를 크게 할 필요가 있어, 장치 소자의 고집적화에 방해가 된다. 상기 공보에 의하면, 높은 전류 구동능력을 갖는 바이폴라 트랜지스터를 선택 트랜지스터로서 이용하여 큰 전류를 얻고 있다.
최근의 집적회로는 대개가 MOS형 FET을 기본 장치 소자로서 이용한 MOS형 IC이다. 이러한 MOS형 IC에 바이폴라 트랜지스터를 형성하고자 하면, 소자 구조가복잡해지는 동시에, 추가 공정이 필요하게 된다.
본 발명의 목적은 MOS형 IC에 퓨즈 소자를 조립한 퓨즈 회로에 선택 트랜지스터로서 MOS형 FET을 이용하여, 이 선택 트랜지스터의 점유면적을 작게 함으로써, 퓨즈 소자와 선택 트랜지스터를 포함하는 퓨즈 회로 전체의 점유면적을 줄이는 것이다.
본 발명의 한 관점에 의하면, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자; 및 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 게이트 단자에 소정의 프로그램 전압이 인가되면 상기 퓨즈 소자를 절단할 수 있도록, 상기 제1 전압과 상기 제2 전압, 상기 MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고; 상기 퓨즈 소자의 저항치는 상기 게이트 단자에 상기 프로그램 전압이 인가되었을 때, 상기 접속점에서의 전압과 상기 제2 전압과의 전압 차가 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 낮아지도록 설정되는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자; 및 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 게이트 단자에 소정의 프로그램 전압이 인가되면 상기 퓨즈 소자를 절단할 수 있도록, 상기 제1 전압과 상기 제2 전압, 상기 MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고; 상기 퓨즈 소자의 저항치는 상기 퓨즈 소자가 절단 가능한 최소 전력이 상기 MOS형 트랜지스터의 전류-전압 특성으로부터 계산된 퓨즈 소자의 최대 소비전력의 90% 이상이 되도록 설정되는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자; 및 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 게이트 단자에 소정의 프로그램 전압이 인가되면 상기 퓨즈 소자를 절단할 수 있도록, 상기 제1 전압과 상기 제2 전압, 상기 MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고; 상기 퓨즈 소자의 저항치는 상기 퓨즈 소자의 절단전류가 상기 MOS형 트랜지스터의 포화 드레인 전류의 80%∼98%가 되도록 설정되는 반도체 장치가 제공된다.
반도체 장치에 공급되는 전력을 퓨즈 소자의 절단을 위해 효과적으로 이용할 수 있다.
본 발명의 또 다른 관점에 의하면, 기판 상에, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능한 퓨즈 소자와, 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 일단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 MOS형 트랜지스터와의 직렬 접속을 형성하는 단계; 및 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 다른 쪽의 사이에 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 높은 전압을 인가하는 동시에, 상기 게이트 단자에 소정의 프로그램 전압을 인가하여, 상기 퓨즈 소자와 상기 MOS형 트랜지스터와의 접속점에서의 전압을 상기 MOS형 트랜지스터의 드레인 전류가 포화하는 포화영역의 드레인 전압보다 낮은 전압으로 설정함으로써 상기 퓨즈 소자를 절단하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 기판 상에, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자와, 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터와의 직렬 접속을 형성하는 단계; 및 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 다른 쪽의 사이에 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 높은 전압을 인가하는 동시에, 상기 게이트 단자에 소정의 프로그램 전압을 인가하여, 상기 MOS형 트랜지스터와의 접속점에서의 전압을 상기 퓨즈 소자의 소비전력이 상기 MOS형 트랜지스터의 전류-전압 특성으로부터 계산된퓨즈 소자의 최대 소비전력의 90% 이상이 되는 전압범위 내에 설정함으로써 상기 퓨즈 소자를 절단하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 기판 상에, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자와, 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터와의 직렬 접속을 형성하는 단계; 및 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 다른 쪽의 사이에 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 높은 전압을 인가하는 동시에, 상기 게이트 단자에 소정의 프로그램 전압을 인가하여, 상기 퓨즈 소자와 상기 MOS형 트랜지스터와의 접속점에서의 전압을 상기 MOS형 트랜지스터의 포화 드레인 전류의 80%∼98%의 전류가 흐르는 전압범위 내에 설정함으로써 상기 퓨즈 소자를 절단하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
상기와 같이, 퓨즈 소자와 선택 트랜지스터의 직렬 접속으로 이루어진 퓨즈 회로에 있어서, 퓨즈 회로에 공급되는 전력을 퓨즈 소자의 절단을 위해 효과적으로 이용할 수 있다. 따라서, 선택 트랜지스터의 점유면적을 줄일 수 있다.
도 1은 퓨즈 소자와, 이 퓨즈 소자용 선택 트랜지스터로서 MOSFET을 구비한 퓨즈 회로의 회로도이다.
도 2a는 선택 트랜지스터로서 이용되는 MOSFET의 전형적인 전류-전압 특성을 나타내는 그래프이다.
도 2b는 선택 트랜지스터와 퓨즈 사이의 상호 접속점에서의 전압의 시간 변화를 나타내는 그래프이다.
도 3은 퓨즈의 소비전력의 소스-드레인 전압 의존성을 나타내는 도면이다.
도 4는 본 발명의 일 실시형태에 의한 반도체 장치의 평면도이다.
도 5는 도 4의 반도체 장치를 V-V'선을 따라 자른 단면도이다.
도 6은 일 실시형태에 의한 반도체 장치의 전류-전압 특성을 나타내는 그래프이며, 이 그래프는 선택 트랜지스터의 게이트 전압을 변화시킨 경우의 동작점의 변화를 나타낸다.
도 7은 일 실시형태에 의한 반도체 장치의 전류-전압 특성을 나타내는 그래프이며, 이 그래프는 퓨즈 소자의 저항치를 동작점이 천이영역 내에 들어가도록 변화시킨 경우를 나타낸다.
<도면의 주요부분에 대한 부호의 설명>
A : 퓨즈 회로1 : 퓨즈 소자
3 : 선택 트랜지스터5a : 드레인 단자
5b : 소스 단자5c : 게이트 단자
Vp : 프로그램 전압VDD: 전원전압
Vm : 소스-드레인 전압Im : 드레인 전류
Rf : 퓨즈 소자의 저항치
본 실시형태에 있어서, "퓨즈 소자"는 소정치 이상의 전류가 흐를 경우 절단 가능한 소자이다. "선택 트랜지스터"는 퓨즈 소자와 직렬 접속되어, 퓨즈 소자에전류가 흘러야하는지 여부를 판단해 흘러야한다면 전류의 양을 정하기 위한 트랜지스터이다.
도 1은 퓨즈 소자와, 이 퓨즈 소자용 선택 트랜지스터로서 이용하는 MOS형 전계 효과 트랜지스터(MOSFET)를 포함하는 퓨즈 회로의 회로도이다. 도 2a는 선택 트랜지스터로서 이용되는 MOSFET의 전형적인 전류-전압 특성을 나타내는 그래프이다. 도 2b는 선택 트랜지스터(3)와 퓨즈(1) 사이의 상호 접속점(7a)에서의 전압의 시간 변화를 나타내는 그래프이다. 도 3은 MOS형 전계 효과 트랜지스터의 소스-드레인 전압에 대한 퓨즈 소자의 소비전력을 나타내는 그래프이다.
도 1에 도시하는 바와 같이, 퓨즈 회로(A)는 퓨즈 소자(1) 및 이 퓨즈 소자(1)와 직렬 접속하는 MOS형 FET으로 형성된 선택 트랜지스터(3)를 포함한다.
퓨즈 소자(1)의 일단(1a)은 예컨대 전원전압(VDD)에 접속되어 있다. 퓨즈 소자의 타단(1b)은 선택 트랜지스터(3)의 드레인 단자(5a)와 접속되어 있다. 선택 트랜지스터(3)의 소스 단자(5b)는 접지(GND)되어 있다.
도 2a에 도시하는 바와 같이 선택 트랜지스터(3)의 드레인 전류-전압 특성은 선형영역(10a)과 포화영역(10b)을 갖고 있다. 선형영역(10a)에서는 드레인 전압(VDS)이 낮고, 드레인 전압(VDS)의 상승에 따라 드레인 전류(ID)가 거의 선형적으로 증가한다. 포화영역(10b)에서는 드레인(-소스) 전압(VDS)이 높고, 대개 드레인 전압(VDS)에 상관없이 일정한 드레인 전류가 흐른다. 실제로 포화영역에서도 드레인 전압의 상승에 따라 드레인 전류가 점차 증가하는 경우가 있다. 이 경우, 선형영역(10a)에서보다 훨씬 느린 속도로 드레인 전류가 드레인 전압에 대해 거의 선형으로 변화하는 영역을 포화영역이라 한다. 선형영역과 포화영역 사이에, 드레인 전류의 증가분이 드레인 전압의 증가분에 비례하지 않는 영역이 존재한다. 이 영역을 천이영역(10c)이라 한다. 엄밀히 천이영역과 선형영역, 포화영역을 구별하는 것은 실제로 용이하지 않다. 따라서 선형영역의 선형 특성에서 전류치가 20% 하회하는 점을 천이영역의 한쪽 끝으로 하고, 포화영역의 선형 특성에서 전류치가 20% 하회하는 점을 천이영역의 다른 쪽 끝으로 한다.
한편, 퓨즈 소자(1)의 전류-전압 특성은 대개 전류와 전압이 비례하는 선형 특성을 갖는다. 따라서, 퓨즈 소자(1)와 선택 트랜지스터(3)와의 접속점(절점)(7)에서의 전압은 선택 트랜지스터(3)와 퓨즈 소자(1)간의 전류-전압 특성의 교점(동작점)에서의 드레인 전압(접속점(7)에서의 전압, 본 명세서에서는 VDSO라 한다)이다.
도 2a에 도시하는 바와 같이, 퓨즈 소자(1)의 양단간에 인가된 전압(VF)은 (VDD- VDSO)과 같다. 한편, 선택 트랜지스터(3)의 소스와 드레인 사이에 인가되는 전압 VTR은 VDSO와 같다.
선택 트랜지스터(3)의 게이트 단자(5c)에 소정의 프로그램 전압(VP)을 인가한 경우에, 퓨즈 소자(1)와 선택 트랜지스터(3)와의 직렬 접속에 흐르는 전류를 ID1로 하면, 선택 트랜지스터(3)의 소비전력(PT)과 퓨즈 소자(1)의 소비전력(PF)은 다음 (1) 및 (2)식으로 주어진다:
PT= VDSO×ID1‥·(1)
PF= (VDD- VDSO) ×ID1‥·(2)
폴리실리콘 퓨즈의 저항치는 퓨즈가 차단된 동안에 증가할 수 있다는 것을 알 수 있다. 도 2a에서 이 변화는 LC1에서 LC1'로의 부하곡선의 천이로 나타난다. 부하곡선(LC1)은 선택 트랜지스터가 ON된 직후의 상태를 나타내고, 부하곡선(LC1')은 퓨즈가 차단되기 직전의 상태를 나타낸다. 소스-드레인 전압은 VDSO에서 VDSO'로 감소한다. 드레인 전류는 ID1에서 ID1'으로 감소한다. 그리고 퓨즈의 전력소비는
PF' = (VDD- VDSO') ×ID1'‥·(3)
이 된다.
도 2b는 도 1의 회로에서 선택 트랜지스터(3)와 퓨즈(1) 사이의 상호 접속점에서의 전압의 시간 변화의 예를 나타내는 그래프이다. 게이트 전압(VP)이 0V이면 선택 트랜지스터는 OFF되고 상호 접속단자(7a)에서의 전압은 소스전압(VDD)(=5V)이다. 게이트 전압(VP)이 5V까지 상승하면, 선택 트랜지스터(3)는 ON 되어 퓨즈(1)에 전류(ID1)가 흐르게 한다. 상호 접속점(7a)에서의 전압이 퓨즈(1)의 전압강하에 의해 VDSO까지 감소한다. 이 상태에서, 퓨즈의 저항치는 Rf로 나타내고, 전압(VDSO)은 다음과 같이 나타낼 수 있다.
VDSO= VDD- (Rf ×ID1)···(4)
퓨즈에 전류가 흐르게 하는 시간의 경과에 따라, 상호 접속점에서의 전압은 대개 작고 불규칙한 편차로 느리게 감소하는 것을 나타낸다. 이것은 퓨즈의 일반적인 저항치 증가를 나타낸다.
고장 또는 차단전류가 퓨즈에 흐르면, 퓨즈의 전력소비는 열을 발생시키고, 그 발생된 열에 의해 퓨즈의 온도가 높아진다. 온도의 상승과 함께, 퓨즈의 그레인은 상승 또는 변화할 수도 있고, 그레인 경계는 용해될 수도 있다. 퓨즈 저항치의 증가는 이러한 현상에 기인한다.
그리고, 상호 접속점에서의 전압은 약 0V로의 빠른 감소를 나타낸다. 이것은 퓨즈의 저항치가 무한이 된다는 것, 즉 퓨즈가 차단되는 것을 나타낸다. 그래프는 전압이 0으로 빠르게 감소한 후의 일부 난조(hunting) 진동을 나타내고, 이것은 상호 접속점에서의 빠른 전압 변화에 기인하며, 퓨즈에서의 전류 변화의 결과는 아니다.
급속한 감소 직전의 지점을 "퓨즈의 차단 직전"이라 한다. 이 지점에서 드레인 전류는 ID1'이고, 상호 접속점에서의 전압은 VDSO', 퓨즈의 저항치는 Rf'이다. 그리고,
VDSO' = VDD- (Rf' ×ID1')···(5)
이다. 퓨즈의 차단 직전 상호 접속점에서의 전압은 선택 트랜지스터가 ON이 되는 직후의 전압보다 낮으며, VDSO' < VDSO는 보다 높은 전압이 퓨즈에 인가되는 것을 의미한다. 또한, ID1' < ID1은 퓨즈에 흐르는 전류가 감소하는 것을 의미하고, Rf' > Rf는 퓨즈의 저항치가 증가하는 것을 의미한다.
전형적인 MOS형 트랜지스터의 특성에 있어서, 전원전압(VDD)을 5V로 하고, 선택 트랜지스터(3)의 게이트 단자(5c)에 인가하는 프로그램 전압(VP)을 5V로 하여, 저항치를 변화시킨 퓨즈 소자(1)의 소비전력을 식(2) 또는 (3)을 이용하여 계산하였다.
본 명세서에서는, 선택 트랜지스터의 포화영역이 시작되는 드레인 전압, 즉 드레인 전류가 거의 일정한 값을 갖게 되는(또는 선형영역(10a)에서보다 훨씬 느린 속도로 드레인 전류가 드레인 전압에 대해 거의 선형으로 상승하게 되는) 전압을 포화전압이라 한다. 보다 구체적으로는, 포화영역의 선형 특성에 대하여, 전류치가 선형 특성의 98%까지 상승한 점의 드레인 전압을 포화전압이라 한다.
도 3은 소스-드레인 전압과 퓨즈 소자의 소비전력(PF)과의 관계를 나타낸 그래프이다. 도 3에는 선택 트랜지스터의 드레인 전류-전압 특성도 도시하고 있다. 퓨즈 소자의 소비전력(PF)은 식(2)으로 주어진 바와 같이, 퓨즈 소자에 인가되는 전압과 퓨즈 소자에 흐르는 드레인 전류와의 곱이다. 퓨즈 소자의 저항이 변화함에 따라 VDS와 ID1이 변화하게 된다.
도 3에 도시하는 바와 같이, 퓨즈 소자의 소비전력은 선택 트랜지스터의 소스-드레인 전압(VDS)이 상승함에 따라 증가하여, VDS= 1.5V 근방에서 최대치를 갖는다. 드레인 전류는 선형영역을 벗어나 천이영역에 있다. 소스-드레인 전압(VDS)이 1.5V를 넘으면, 드레인 전류의 증가가 작아지는 동시에, 퓨즈 소자에 인가되는 전압의 감소로 인해, 퓨즈 소자의 소비전력은 점차 작아지게 된다. 드레인 전류가 포화영역에 들어가면, 퓨즈의 소비전력은 거의 선형으로 감소한다.
일반적인 퓨즈 소자로는 동작점을 선택 트랜지스터의 포화영역 내, 예컨대 3V 정도로 설정하고 있다. 따라서, 퓨즈 회로에서 소비되는 전력 중 선택 트랜지스터에 의해 소비되는 전력은 전체 공급전력의 반정도 이상이 된다. 이에 따라, 퓨즈 소자를 절단하기 위해 퓨즈 소자에서 소비되는 전력의 비율이 작아지게 된다.
이상의 이론적 ·실험적 고찰에 근거하여, 발명자는 퓨즈 회로의 동작점을 선택 트랜지스터의 포화영역이 아니라, 포화영역과 선형영역과의 경계부근, 즉 천이영역에 설정하는 것을 착상하였다. 동작점을 천이영역에 설정하면, 퓨즈 회로 전체의 소비전력 중 퓨즈 소자에 의해 소비되는 전력의 비율을 크게 할 수 있다. 바꾸어 말하면, 선택 트랜지스터에서의 전력손실의 비율을 최소로 할 수 있다.
선택 트랜지스터가 ON이 된 직후의 부하커브가 소스-드레인(I-V) 특성의 천이영역을 가로지르더라도, 퓨즈의 차단 직전의 부하커브가 소스-드레인(I-V) 특성의 선형 영역을 가로지르면, 이용 가능한 전력은 도 3에서 알 수 있듯이 작아지게 된다. 이것에 의해 퓨즈의 차단이 실패한다. 따라서, 퓨즈의 차단 직전의 부하커브가 소스-드레인(I-V) 특성의 천이영역을 지나도록 퓨즈 소자의 저항치와 선택 트랜지스터의 특성을 선택하는 것이 바람직하다.
도 2a를 참조하면, 퓨즈의 효과적이고 안정적인 차단을 위해 선택 트랜지스터의 I-V 특성의 천이영역(10c)을 지나도록 부하커브(LC1')를 선택하는 것이 바람직하다.
이러한 고찰에 따라, 본 발명의 실시형태에 의한 반도체 장치에 관해 도 4 및 도 5를 참조하여 설명한다.
도 4는 본 발명의 일 실시형태에 의한 반도체 장치의 평면도이다. 도 5는 도 4의 반도체 장치를 V-V'선을 따라 자른 단면도이다. 도 4 및 도 5에 나타내는 반도체 장치는 도 1에 나타내는 퓨즈 회로의 구체적인 구조를 나타낸다. 이하에, 퓨즈 회로의 제조단계를 설명한다.
도 4 및 도 5에 도시하는 바와 같이, LOCOS(Local Oxidation of Silicon)법에 의해 반도체 기판(11)의 p형 웰(불순물 농도: 1016∼1017㎝-3)의 소정 영역 내에 소자 분리영역(2a, 2b)을 형성한다. LOCOS법 대신에 STI(Shallow Trench Isolation)법에 의해 소자 분리영역을 형성해도 된다. 소자 분리영역(2a, 2b)은 트랜지스터가 형성되는 활성영역을 규정한다. 활성영역 표면에 임계전압을 조정하기 위한 이온 주입을 하여, p형 불순물 농도를 약간 높인다.
활성영역 표면에 예컨대 열산화법에 의해 산화 실리콘의 게이트 절연막(15a)을 형성한다. 게이트 절연막(15a) 상에 예컨대 폴리사이드(실리사이드/폴리실리콘의 적층)의 게이트 전극(17)을 형성한다. 폴리실리콘에는 1O20㎝-3정도의 n형 불순물이 첨가된다. 또, 폴리사이드는 실리사이드를 포함하는 개념으로 한다. 게이트 전극을 폴리실리콘만으로 형성할 수도 있다.
게이트 전극(17)을 형성하는 동시에, 소자 분리영역(2a) 상에 퓨즈 소자로 이용하는 폴리사이드(또는 다결정 실리콘층)(23)를 형성한다.
또한, 게이트 전극(17)의 측벽에 사이드 스페이서 절연막(15b)을 형성해도 된다. 이 경우, 퓨즈 소자(23)의 측벽 상에도 사이드 스페이서가 형성된다. 사이드 스페이서 형성 전에, LDD(lightly doped drain)용 이온 주입을 하여, n형 불순물 농도 1017∼1018㎝-3인 LDD 영역을 형성한다.
사이드 스페이서 형성 후에 게이트 전극(17) 양측의 반도체 기판 영역에 고농도(1020∼1021㎝-3)의 n형 불순물을 첨가한다. 따라서, 게이트 전극(17) 양측의 반도체 기판 영역에 소스/드레인 영역(5a/5b)이 형성되는 동시에, 게이트 전극(17) 및 퓨즈 소자(23)에도 불순물이 첨가되어 저항을 낮춘다.
게이트 전극(17) 및 다결정 실리콘층(23)을 덮어 반도체 기판(11) 상에 예컨대 산화 실리콘으로 층간 절연막(21)을 형성한다. 층간 절연막(21)에, 게이트 전극(17) 양측의 소스/드레인 영역(5a/5b)에 각각 이르는 개구부(18a, 18b)를 형성하는 동시에, 다결정 실리콘층(23)의 양단부 각각의 표면에 이르는 개구부(25, 27)를 형성한다.
개구부(25)를 통해 퓨즈층(23)의 일단의 표면과 접촉하는 제1 배선층(31a)을 형성한다. 이와 동시에, 개구부(27)를 통해 다결정 실리콘층(23)의 일단의 표면과 접촉하고, 개구부(18a)를 통해 소스/드레인 영역(5a)과 접촉하는 제2 배선층(31b)을 형성한다. 또한, 개구부(18b)를 통해 소스/드레인 영역(5b)과 접촉하는 제3 배선층(31c)을 형성한다.
도 4에 도시한 바와 같이, 제2 배선층(31b)에서 분기하여 퓨즈 소자(1)와 선택 트랜지스터(3)를 접속하는 동시에, 기억 데이터를 읽기 위한 독출단자(7a)를 형성한다. 마찬가지로, 게이트 단자(5c)에서 연장하여, 퓨즈 소자(1)를 절단하기 위한 프로그램 전압이 인가되는 입력단자를 형성하는 제5 배선층(7b)을 형성한다. 퓨즈 소자(1)의 일단에 전원전압(VDD)을 인가하기 위한 단자(c)와, 소스/드레인 영역(5b)에 접지 전위를 인가하기 위한 단자(7d)도 형성한다.
이상의 단계에 의해, 퓨즈 소자(1)와 MOSFET의 선택 트랜지스터(3)를 갖고 있는 퓨즈 회로를 형성할 수 있다.
이하, 상기 퓨즈 회로의 특성에 관해 도 6 및 도 7을 참조하여 설명한다. 도 6은 퓨즈 회로에서 선택 트랜지스터의 게이트 전압(Vg)을 변화시킨 경우의 전류-전압 특성을 나타내는 그래프이다. 도 7은 퓨즈 회로의 전류-전압 특성을 나타내는 그래프이다. 전원전압은 VDD로 한다. 퓨즈 소자를 절단하기 위해 선택 트랜지스터의 게이트 단자에 인가하는 프로그램 전압은 VP로 한다. 선(L)은 저항치 Rf에 의한 퓨즈 소자의 전류-전압 특성을 나타낸다.
도 6에 도시하는 바와 같이, 선택 트랜지스터의 게이트 단자에 인가하는 게이트 전압(Vg)을 Vg1에서 Vg2, 그리고 Vg3으로 높이면, 선택 트랜지스터의 드레인 전류(ID)도 증가한다. 선택 트랜지스터의 I-V 특성과 퓨즈 소자의 I-V 특성과의 교점도 P1에서 P2, 그리고 P3으로 변화한다. 전원전압(VDD)과 동작점(P)에서의 드레인 전압과의 차분 전압이 퓨즈 소자에 인가되는 전압이다. 따라서, 게이트 전압(Vg)을 높이면, 퓨즈 소자의 소비전력이 증가한다. 퓨즈 소자의 절단에는 충분한 드레인 전류가 얻어질 수 있기 때문에 동작점(P3)이 이용된다. 동작점(P3)이 선형영역(R1)과 포화영역(R2) 사이의 천이영역(R3) 내에 있는 상태로 퓨즈 소자를 절단할 수 있도록 퓨즈 소자의 저항치를 설정한다.
동작점(P3) 근방에서의 동작에 관해 도 7을 참조하여 상세히 설명한다.
선택 트랜지스터의 게이트 전극에 프로그램 전압(VP)을 인가한 상태에서 드레인 전류-전압 특성을 L1로 나타낸다. L1로 나타낸 특성을 갖는 선택 트랜지스터와 퓨즈 소자에 의해 형성되는 퓨즈 회로는 선형영역(R1)과 포화영역(R2) 사이의 천이영역(R3) 내에 동작점(P3)(퓨즈 소자와 선택 트랜지스터와의 절점)을 갖는다. 동작점(P3)에서의 선택 트랜지스터의 소스/드레인 전압을 Vm으로 하고, 동작점(P3)에서의 드레인 전류를 Im으로 한다. 또한, 드레인 전류(Im)는 퓨즈 소자를 흐르는 전류와 같다. 퓨즈 소자의 저항치는 Rf로 한다.
천이영역(R3) 내에 동작점이 있으면, 선택 트랜지스터에 의한 전력손실을 작게 할 수 있다. 동작점을 천이영역 내에 설정하기 위해서는, 퓨즈의 저항치가 선(L2)과 선(L3)으로부터 계산된 저항치의 범위 내에 있으면 된다. 선(L2)은 동작점(P3)이 천이영역(R3) 내에서 가장 높은 전압 측에 위치하도록 저항치를 정한 퓨즈 소자의 전류-전압 특성을 나타내고, 선(L3)은 동작점(P3)이 천이영역(R3) 내에서 가장 낮은 전압 측에 위치하도록 저항치를 정한 퓨즈 소자의 전원-전압 특성을 나타낸다.
퓨즈 소자의 저항치는 선택 트랜지스터의 게이트 단자에 프로그램 전압을 인가한 상태에서, 퓨즈 소자와 선택 트랜지스터와의 절점(접속점)에서의 전압과 제2 전압(소스전압, 이 예에서는 접지 전위)과의 전압 차가 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압보다 낮아지도록 설정되는 것이 바람직하다. 이 경우, 퓨즈 소자의 절단에 기여하지 않은 무효전압의 비율을 줄일 수 있다.
퓨즈 소자의 저항치는 선택 트랜지스터의 게이트 단자에 프로그램 전압을 인가한 상태에서, 퓨즈 소자와 선택 트랜지스터와의 접속점에서의 전압과 제2 전압과의 전압 차가 MOS형 트랜지스터의 드레인 전류가 드레인 전압에 비례하는 선형영역에서의 드레인 전압보다 높아지도록 설정되는 것이 바람직하다. 이 경우, MOS 트랜지스터의 구동능력을 충분히 이용할 수 있어, 트랜지스터의 크기를 필요한 만큼 작게 할 수 있다. 따라서, 트랜지스터의 점유면적이 작아질 수 있다.
퓨즈 소자의 저항치는 퓨즈 소자를 절단할 수 있는 최소 전력이 MOS형 트랜지스터의 전류-전압 특성으로부터 계산된 퓨즈 소자의 최대 소비전력의 90% 이상이 되도록 설정되는 것이 바람직하다. 일반적으로 트랜지스터의 특성은 10%의 편차를 갖는다. 최소의 트랜지스터가 최적의 전류를 확보할 수 있도록 이와 같이 10%의 여유를 갖는 것이 바람직하다.
퓨즈 소자의 저항치는 퓨즈 소자의 전류-전압 특성으로부터 계산된 절단전류가 MOS형 트랜지스터의 포화 전류의 80%∼98%의 범위 내에 설정되는 것이 바람직하다. 이 경우, 제조 편차가 있더라도 퓨즈 소자의 절단에 충분한 전력을 확보할 수 있다.
선(L1)으로 나타낸 선택 트랜지스터의 드레인 전류-전압 특성은 선택 트랜지스터의 게이트 단자에 인가된 프로그램 전압(VP)의 특성이다. 일반적으로 프로그램 전압은 선택 트랜지스터를 충분히 온으로 하도록 퓨즈 회로에 인가되는 전압(제1 전압: 전원전압)으로 한다.
프로그램 전압은 트랜지스터에 의한 전압강하를 고려하여 전원전압보다 약간 낮게 설정해도 된다. 한편, 선택 트랜지스터를 충분히 낮은 저항의 온 상태로 하기 위해 프로그램 전압을 전원전압(제1 전압)보다 약간 높게 해도 된다. 이 프로그램 전압들을 제1 전압과 "거의 같은 전압"이라고 한다.
이상 설명한 설정에 의해, 선택 트랜지스터의 소비전력을 줄일 수 있어, 퓨즈 회로에 공급되는 전력을 퓨즈 소자의 절단을 위해 효과적으로 이용하는 것이 가능하다. 즉, 퓨즈 소자를 절단하기 위해 필요한 선택 트랜지스터의 게이트 폭을 작게 할 수 있기 때문에, 퓨즈 회로의 점유면적을 작게 하는 것이 가능하다.
퓨즈 소자와 선택 트랜지스터를 직렬 접속한 후, 다음의 설정방법 중 어느 하나에 따라 퓨즈 소자를 절단한다.
제1 설정방법에 관해 설명한다.
퓨즈 소자와 선택 트랜지스터와의 직렬 접속 양단간에, 선택 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압보다 높은 제1 전압을 인가한다. 또한, 선택 트랜지스터의 게이트 전극에 소정의 프로그램 전압을 인가한다. 퓨즈 소자와 선택 트랜지스터와의 접속점에서의 전압이 선택 트랜지스터의 선형영역에서의 드레인 전압보다 높고, 포화영역에서의 드레인 전압보다 낮은 상태에서 퓨즈 소자를 절단한다.
다음에, 제2 방법에 관해 설명한다.
퓨즈 소자와 선택 트랜지스터와의 직렬 접속 양단간에, 선택 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압보다 높은 제1 전압을 인가한다. 또한, 선택 트랜지스터의 게이트 전극에 소정의 프로그램 전압을 인가한다. 이 경우, 퓨즈 소자의 특성으로부터 계산된 퓨즈 소자의 소비전력이 그 계산된 퓨즈 소자의 전류-전압 특성으로부터 얻어지는 최대 소비전력의 90% 이상이 되도록 프로그램 전압을 설정한다. 이러한 설정에 의해 퓨즈 소자를 절단한다.
다음에, 제3 방법에 관해 설명한다.
퓨즈 소자와 선택 트랜지스터와의 직렬 접속 양단간에, 선택 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압보다 약간 높은 제1 전압을 인가한다. 또한, 선택 트랜지스터의 게이트 전극에 소정의 프로그램 전압을 인가한다. 이 경우, 퓨즈 소자와 선택 트랜지스터와의 접속점에서의 전압이 선택 트랜지스터의 포화 드레인 전류의 80%∼98%의 전류가 흐르는 전압범위 내에 있도록 프로그램 전압을 설정한다. 이러한 설정에 의해 퓨즈 소자를 절단한다.
또한, 선택 트랜지스터나 퓨즈 소자의 특성은 환경의 변화, 주로 온도 변화에 의해 변동한다. 따라서, 온도 변화가 생기는 경우에는, 온도 변화에 의한 특성 변화를 충분히 고려하여 퓨즈 소자와 선택 트랜지스터를 설계할 필요가 있다.
이상, 바람직한 실시형태에 따라 본 발명을 설명했다. 그러나, 본 발명은 상기 실시형태들에만 제한되는 것이 아니다. 여러 가지 변경, 개량, 조립 등이 가능한 것은 당업자에 자명할 것이다.
본 발명에 의하면, 퓨즈 소자와 선택 트랜지스터와의 직렬 접속을 포함하는 퓨즈 회로에서, 퓨즈 회로에 공급되는 전력을 퓨즈 소자의 절단을 위해 효과적으로 이용할 수 있다. 따라서, 선택 트랜지스터의 점유면적을 작게 할 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자; 및
    소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하며,
    상기 게이트 단자에 소정의 프로그램 전압이 인가되면 상기 퓨즈 소자를 절단할 수 있도록, 상기 제1 전압과 상기 제2 전압, 상기 MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고;
    상기 퓨즈 소자의 저항치는 상기 게이트 단자에 상기 프로그램 전압이 인가되었을 때, 상기 접속점에서의 전압과 상기 제2 전압과의 전압 차가 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 낮아지도록 설정되는 반도체 장치.
  2. 제1항에 있어서, 상기 퓨즈 소자의 저항치는 상기 게이트 단자에 상기 프로그램 전압이 인가되었을 때, 상기 접속점에서의 전압과 상기 제2 전압과의 전압 차가 상기 MOS형 트랜지스터의 드레인 전류가 드레인 전압에 비례하는 선형영역에서의 드레인 전압치보다 높아지도록 설정되는 반도체 장치.
  3. 제1항에 있어서, 상기 MOS형 트랜지스터의 프로그램 전압은 상기 제1 전압과 거의 같은 반도체 장치.
  4. 제1항에 있어서, 상기 MOS형 트랜지스터의 게이트 단자와 상기 퓨즈 소자는 같은 층으로 이루어진 반도체 장치.
  5. 제1항에 있어서, 상기 같은 층은 폴리사이드로 이루어진 반도체 장치.
  6. 반도체 장치에 있어서,
    양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자; 및
    소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하며,
    상기 게이트 단자에 소정의 프로그램 전압이 인가되면 상기 퓨즈 소자를 절단할 수 있도록, 상기 제1 전압과 상기 제2 전압, 상기 MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고;
    상기 퓨즈 소자의 저항치는 상기 퓨즈 소자가 절단 가능한 최소 전력이 상기 MOS형 트랜지스터의 전류-전압 특성으로부터 계산된 퓨즈 소자의 최대 소비전력의 90% 이상이 되도록 설정되는 반도체 장치.
  7. 제6항에 있어서, 상기 MOS형 트랜지스터의 게이트 단자와 상기 퓨즈 소자는 같은 층으로 이루어진 반도체 장치.
  8. 제7항에 있어서, 상기 같은 층은 폴리사이드로 이루어진 반도체 장치.
  9. 반도체 장치에 있어서,
    양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자; 및
    소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터를 포함하며,
    상기 게이트 단자에 소정의 프로그램 전압이 인가되면 상기 퓨즈 소자를 절단할 수 있도록, 상기 제1 전압과 상기 제2 전압, 상기 MOS형 트랜지스터의 특성과 상기 퓨즈 소자의 저항치가 선택되고;
    상기 퓨즈 소자의 저항치는 상기 퓨즈 소자의 절단전류가 상기 MOS형 트랜지스터의 포화 드레인 전류의 80%∼98%가 되도록 설정되는 반도체 장치.
  10. 제9항에 있어서, 상기 MOS형 트랜지스터의 게이트 단자와 상기 퓨즈 소자는 같은 층으로 이루어진 반도체 장치.
  11. 제10항에 있어서, 상기 같은 층은 폴리사이드로 이루어진 반도체 장치.
  12. 반도체 장치의 제조방법에 있어서,
    기판 상에, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능한 퓨즈 소자와, 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 일단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 MOS형 트랜지스터와의 직렬 접속을 형성하는 단계; 및
    상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 다른 쪽의 사이에 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 높은 전압을 인가하는 동시에, 상기 게이트 단자에 소정의 프로그램 전압을 인가하여, 상기 퓨즈 소자와 상기 MOS형 트랜지스터와의 접속점에서의 전압을 상기 MOS형 트랜지스터의 드레인 전류가 포화하는 포화영역의 드레인 전압보다 낮은 전압으로 설정함으로써 상기 퓨즈 소자를 절단하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 반도체 장치의 제조방법에 있어서,
    기판 상에, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자와, 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터와의 직렬 접속을 형성하는 단계; 및
    상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 다른 쪽의 사이에 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 높은 전압을 인가하는 동시에, 상기 게이트 단자에 소정의 프로그램 전압을 인가하여, 상기 MOS형 트랜지스터와의 접속점에서의 전압을 상기 퓨즈 소자의 소비전력이 상기 MOS형 트랜지스터의 전류-전압 특성으로부터 계산된 퓨즈 소자의 최대 소비전력의 90% 이상이 되는 전압범위 내에 설정함으로써 상기 퓨즈 소자를 절단하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 반도체 장치의 제조방법에 있어서,
    기판 상에, 양단에 전류가 흐르게 함으로써 전기적으로 절단 가능하며, 일단에 제1 전압이 인가되는 퓨즈 소자와, 소스, 게이트 및 드레인의 각 단자를 구비하여, 상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 한 단자와의 접속점을 갖는 동시에, 상기 소스 단자와 드레인 단자 중 다른 쪽에 상기 제1 전압보다 낮은 제2 전압이 인가되는 MOS형 트랜지스터와의 직렬 접속을 형성하는 단계; 및
    상기 퓨즈 소자의 타단과 상기 소스 단자와 드레인 단자 중 다른 쪽의 사이에 상기 MOS형 트랜지스터의 드레인 전류가 포화하기 시작하는 드레인 전압치보다 높은 전압을 인가하는 동시에, 상기 게이트 단자에 소정의 프로그램 전압을 인가하여, 상기 퓨즈 소자와 상기 MOS형 트랜지스터와의 접속점에서의 전압을 상기 MOS형 트랜지스터의 포화 드레인 전류의 80%∼98%의 전류가 흐르는 전압범위 내에 설정함으로써 상기 퓨즈 소자를 절단하는 단계를 포함하는 반도체 장치의 제조방법.
  15. 제1항에 있어서, 상기 퓨즈 소자의 상기 저항치는 상기 퓨즈 소자가 차단되기 직전의 값인 반도체 장치.
  16. 제6항에 있어서, 상기 퓨즈 소자의 상기 저항치는 상기 퓨즈 소자가 차단되기 직전의 값인 반도체 장치.
  17. 제9항에 있어서, 상기 퓨즈 소자의 상기 저항치는 상기 퓨즈 소자가 차단되기 직전의 값인 반도체 장치.
  18. 제12항에 있어서, 상기 퓨즈 소자의 상기 저항치는 상기 퓨즈 소자가 차단되기 직전의 값인 반도체 장치의 제조방법.
  19. 제13항에 있어서, 상기 퓨즈 소자의 상기 저항치는 상기 퓨즈 소자가 차단되기 직전의 값인 반도체 장치의 제조방법.
  20. 제14항에 있어서, 상기 퓨즈 소자의 상기 저항치는 상기 퓨즈 소자가 차단되기 직전의 값인 반도체 장치의 제조방법.
KR10-2002-0068381A 2001-11-06 2002-11-06 퓨즈를 가진 반도체 장치 및 그 제조방법 KR100539113B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00340872 2001-11-06
JP2001340872 2001-11-06

Publications (2)

Publication Number Publication Date
KR20030038457A true KR20030038457A (ko) 2003-05-16
KR100539113B1 KR100539113B1 (ko) 2005-12-26

Family

ID=19155012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0068381A KR100539113B1 (ko) 2001-11-06 2002-11-06 퓨즈를 가진 반도체 장치 및 그 제조방법

Country Status (6)

Country Link
US (3) US6804159B2 (ko)
EP (1) EP1309002B1 (ko)
KR (1) KR100539113B1 (ko)
CN (1) CN1305134C (ko)
HK (1) HK1052408B (ko)
TW (1) TWI235456B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824879B1 (ko) * 2006-12-28 2008-04-23 동부일렉트로닉스 주식회사 퓨즈를 가지는 반도체 소자

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI246767B (en) * 2003-10-24 2006-01-01 Yamaha Corp Semiconductor device with capacitor and fuse and its manufacture method
US7026692B1 (en) * 2003-11-12 2006-04-11 Xilinx, Inc. Low voltage non-volatile memory transistor
DE102004014925B4 (de) * 2004-03-26 2016-12-29 Infineon Technologies Ag Elektronische Schaltkreisanordnung
US7227239B2 (en) * 2004-09-23 2007-06-05 International Business Machines Corporation Resettable fuse device and method of fabricating the same
US7193292B2 (en) * 2004-12-02 2007-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Fuse structure with charge protection circuit
US7442583B2 (en) * 2004-12-17 2008-10-28 International Business Machines Corporation Using electrically programmable fuses to hide architecture, prevent reverse engineering, and make a device inoperable
CN100501973C (zh) * 2005-03-30 2009-06-17 雅马哈株式会社 适合半导体器件的熔丝断开方法
US7242239B2 (en) * 2005-06-07 2007-07-10 International Business Machines Corporation Programming and determining state of electrical fuse using field effect transistor having multiple conduction states
JP2007004887A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体記憶装置
KR100790819B1 (ko) * 2006-07-20 2008-01-02 삼성전자주식회사 반도체 집적 회로 및 그의 제조 방법
JP2008042108A (ja) * 2006-08-10 2008-02-21 Hitachi Ltd 半導体装置
US8445362B2 (en) * 2006-10-11 2013-05-21 International Business Machines Corporation Apparatus and method for programming an electronically programmable semiconductor fuse
US7888771B1 (en) 2007-05-02 2011-02-15 Xilinx, Inc. E-fuse with scalable filament link
JP2009177044A (ja) * 2008-01-28 2009-08-06 Panasonic Corp 電気ヒューズ回路
US7710813B1 (en) 2008-03-05 2010-05-04 Xilinx, Inc. Electronic fuse array
US7724600B1 (en) 2008-03-05 2010-05-25 Xilinx, Inc. Electronic fuse programming current generator with on-chip reference
US7834659B1 (en) 2008-03-05 2010-11-16 Xilinx, Inc. Multi-step programming of E fuse cells
US7923811B1 (en) 2008-03-06 2011-04-12 Xilinx, Inc. Electronic fuse cell with enhanced thermal gradient
US8564023B2 (en) * 2008-03-06 2013-10-22 Xilinx, Inc. Integrated circuit with MOSFET fuse element
CN102270497A (zh) * 2010-06-02 2011-12-07 王彬 以影子非挥发存储器配置冗余存储的存储器
DE102011010567A1 (de) * 2011-02-07 2012-08-09 Magna Electronics Europe Gmbh & Co.Kg Bürstenloser Gleichstrommotor
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
CN103178824A (zh) * 2013-03-18 2013-06-26 西安华芯半导体有限公司 一种能够实现部分模块电源关断的集成电路及关断方法
CN110830022B (zh) * 2018-08-10 2023-08-25 圣邦微电子（北京）股份有限公司 修调电路和芯片
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
CN117519396B (zh) * 2023-12-27 2024-03-22 中国科学院合肥物质科学研究院 一种负载自适应的高效率脉冲恒流源及控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4441167A (en) * 1981-12-03 1984-04-03 Raytheon Company Reprogrammable read only memory
JPS63299139A (ja) * 1987-05-28 1988-12-06 Nec Corp ヒュ−ズ溶断方法
JPH0793030B2 (ja) 1990-04-06 1995-10-09 株式会社東芝 半導体メモリ装置
EP0684677B1 (en) * 1993-02-10 2003-12-17 Line Electronics Corporation Overcurrent protective circuit and semiconductor device
KR0122103B1 (ko) * 1994-05-07 1997-11-26 김광호 반도체 메모리 장치의 퓨즈 소자
KR0145888B1 (ko) * 1995-04-13 1998-11-02 김광호 반도체 메모리장치의 동작 모드 전환회로
KR0157345B1 (ko) * 1995-06-30 1998-12-01 김광호 반도체 메모리 소자의 전기 휴즈셀
JP3176324B2 (ja) * 1997-07-29 2001-06-18 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP2002134620A (ja) * 2000-10-27 2002-05-10 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824879B1 (ko) * 2006-12-28 2008-04-23 동부일렉트로닉스 주식회사 퓨즈를 가지는 반도체 소자

Also Published As

Publication number Publication date
US20030122200A1 (en) 2003-07-03
US20050029621A1 (en) 2005-02-10
US7248529B2 (en) 2007-07-24
HK1052408A1 (en) 2003-09-11
EP1309002A3 (en) 2006-05-10
EP1309002B1 (en) 2012-01-11
HK1052408B (zh) 2007-06-08
US20050099860A1 (en) 2005-05-12
CN1305134C (zh) 2007-03-14
TWI235456B (en) 2005-07-01
US7180810B2 (en) 2007-02-20
KR100539113B1 (ko) 2005-12-26
TW200301956A (en) 2003-07-16
US6804159B2 (en) 2004-10-12
EP1309002A2 (en) 2003-05-07
CN1419289A (zh) 2003-05-21

Similar Documents

Publication Publication Date Title
KR100539113B1 (ko) 퓨즈를 가진 반도체 장치 및 그 제조방법
US5557231A (en) Semiconductor device with improved substrate bias voltage generating circuit
US7382026B2 (en) Semiconductor memory device and method of manufacturing the same
JP3110262B2 (ja) 半導体装置及び半導体装置のオペレーティング方法
JP3325396B2 (ja) 半導体集積回路
US5903034A (en) Semiconductor circuit device having an insulated gate type transistor
US7816212B2 (en) Method of high voltage operation of a field effect transistor
JP3948392B2 (ja) 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法
JP2839375B2 (ja) 半導体集積回路装置
US6815765B2 (en) Semiconductor device with function of modulating gain coefficient and semiconductor integrated circuit including the same
US6285227B1 (en) Latch ratio circuit with plural channels
JP2004228317A (ja) 半導体記憶装置
US6410966B2 (en) Ratio circuit
US20240071535A1 (en) Anti-fuse memory
US7518167B2 (en) Semiconductor device
KR100199438B1 (ko) 반도체 장치
JPH10336014A (ja) 論理回路
KR100476699B1 (ko) 정전기 방전 보호 회로 및 그 제조 방법
JPH05235344A (ja) 半導体集積回路装置
EP1001466A1 (en) High-voltage transistor structure for handling high-voltages in CMOS integrated circuits
KR20000051373A (ko) 메모리 칩 용 전기적 퓨즈
KR20000042848A (ko) 반도체 소자의 제조방법
JPH0536913A (ja) 半導体装置
JP2008091936A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121119

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131119

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee