JPH10336014A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH10336014A JPH10336014A JP9163322A JP16332297A JPH10336014A JP H10336014 A JPH10336014 A JP H10336014A JP 9163322 A JP9163322 A JP 9163322A JP 16332297 A JP16332297 A JP 16332297A JP H10336014 A JPH10336014 A JP H10336014A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- electrode
- source
- dcfl
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高集積化能力を損なうことなく、また既存の
プロセスを変更することなく、ＤＣＦＬの動作特性バラ
ツキを低減する。 【解決手段】 Ｄ−ＦＥＴ２のドレイン電極８、ゲート
電極９、Ｄ−ＦＥＴ２のソースとＥ−ＦＥＴ３のドレイ
ンの兼用電極７、Ｅ−ＦＥＴ３のゲート電極１１、ソー
ス電極１０を順次配列する。Ｅ−ＦＥＴ３のソース電極
１０と兼用電極７間においてＧａＡｓ基板４の表層部に
はＥ−ＦＥＴ３の活性層６を形成する。また、Ｄ−ＦＥ
Ｔ２のドレイン電極８と兼用電極７の間においては、Ｇ
ａＡｓ基板４の表層部にＤ−ＦＥＴ２の活性層５とソー
ス抵抗２２を形成する。ここで、Ｅ−ＦＥＴ３の活性層
６とＤ−ＦＥＴ２のソース抵抗２２とは、同一プロセス
によって同一構造に形成される。
プロセスを変更することなく、ＤＣＦＬの動作特性バラ
ツキを低減する。 【解決手段】 Ｄ−ＦＥＴ２のドレイン電極８、ゲート
電極９、Ｄ−ＦＥＴ２のソースとＥ−ＦＥＴ３のドレイ
ンの兼用電極７、Ｅ−ＦＥＴ３のゲート電極１１、ソー
ス電極１０を順次配列する。Ｅ−ＦＥＴ３のソース電極
１０と兼用電極７間においてＧａＡｓ基板４の表層部に
はＥ−ＦＥＴ３の活性層６を形成する。また、Ｄ−ＦＥ
Ｔ２のドレイン電極８と兼用電極７の間においては、Ｇ
ａＡｓ基板４の表層部にＤ−ＦＥＴ２の活性層５とソー
ス抵抗２２を形成する。ここで、Ｅ−ＦＥＴ３の活性層
６とＤ−ＦＥＴ２のソース抵抗２２とは、同一プロセス
によって同一構造に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路に関する。
特に、負荷用デプレッション型ＦＥＴと駆動用エンハン
スメント型ＦＥＴを直列に接続して構成された、直接結
合型ＦＥＴ論理回路（ＤＣＦＬ）に関するものである。
特に、負荷用デプレッション型ＦＥＴと駆動用エンハン
スメント型ＦＥＴを直列に接続して構成された、直接結
合型ＦＥＴ論理回路（ＤＣＦＬ）に関するものである。
【０００２】
【従来の技術】ＧａＡｓＦＥＴを用いた論理回路では、
低電圧動作が可能で、低消費電力で、高集積化に適して
いる直接結合型ＦＥＴ論理回路［Direct Coupled FET L
ogic；以下ＤＣＦＬという］がよく使用されている。従
来のＤＣＦＬの構成を図１及び図２に示す。
低電圧動作が可能で、低消費電力で、高集積化に適して
いる直接結合型ＦＥＴ論理回路［Direct Coupled FET L
ogic；以下ＤＣＦＬという］がよく使用されている。従
来のＤＣＦＬの構成を図１及び図２に示す。
【０００３】従来のＤＣＦＬ１は、図１に示すように、
ソース・ゲート間を接続された定電流源接続の負荷用デ
プレッション型ＦＥＴ［以下、Ｄ−ＦＥＴという］２と
駆動用エンハンスメント型ＦＥＴ［以下、Ｅ−ＦＥＴと
いう］３を縦続接続し、Ｅ−ＦＥＴ３のゲートから入力
端子１２を取り出し、Ｄ−ＦＥＴ２のソース（Ｅ−ＦＥ
Ｔ３のドレイン）から出力端子１３を取り出すようにな
っており、Ｅ−ＦＥＴ３のソースをグランド（ＧＮＤ）
に接続し、Ｄ−ＦＥＴ２のドレインに電源電圧Ｖddを印
加するようになっている。図２はこのＤＣＦＬ１の電極
配置を示す図であって、ＧａＡｓ基板４の表面には、Ｄ
−ＦＥＴ２の活性層５（破線を施した領域）とＥ−ＦＥ
Ｔ３の活性層６（破線を施した領域）とが形成されてお
り、両活性層５，６間にＥ−ＦＥＴ３のドレインとＤ−
ＦＥＴ２のソースの兼用電極７が形成されており、Ｄ−
ＦＥＴ２の活性層５を介して兼用電極７の反対側にＤ−
ＦＥＴ２のドレイン電極８が形成され、さらに、兼用電
極７から活性層５を横切るようにＤ−ＦＥＴ２のゲート
電極９が延出されている。また、Ｅ−ＦＥＴ３の活性層
６を介して兼用電極７の反対側にＥ−ＦＥＴ３のソース
電極１０が形成され、この活性層６上にＥ−ＦＥＴ３の
ゲート電極１１が設けられている。
ソース・ゲート間を接続された定電流源接続の負荷用デ
プレッション型ＦＥＴ［以下、Ｄ−ＦＥＴという］２と
駆動用エンハンスメント型ＦＥＴ［以下、Ｅ−ＦＥＴと
いう］３を縦続接続し、Ｅ−ＦＥＴ３のゲートから入力
端子１２を取り出し、Ｄ−ＦＥＴ２のソース（Ｅ−ＦＥ
Ｔ３のドレイン）から出力端子１３を取り出すようにな
っており、Ｅ−ＦＥＴ３のソースをグランド（ＧＮＤ）
に接続し、Ｄ−ＦＥＴ２のドレインに電源電圧Ｖddを印
加するようになっている。図２はこのＤＣＦＬ１の電極
配置を示す図であって、ＧａＡｓ基板４の表面には、Ｄ
−ＦＥＴ２の活性層５（破線を施した領域）とＥ−ＦＥ
Ｔ３の活性層６（破線を施した領域）とが形成されてお
り、両活性層５，６間にＥ−ＦＥＴ３のドレインとＤ−
ＦＥＴ２のソースの兼用電極７が形成されており、Ｄ−
ＦＥＴ２の活性層５を介して兼用電極７の反対側にＤ−
ＦＥＴ２のドレイン電極８が形成され、さらに、兼用電
極７から活性層５を横切るようにＤ−ＦＥＴ２のゲート
電極９が延出されている。また、Ｅ−ＦＥＴ３の活性層
６を介して兼用電極７の反対側にＥ−ＦＥＴ３のソース
電極１０が形成され、この活性層６上にＥ−ＦＥＴ３の
ゲート電極１１が設けられている。
【０００４】このような構成のＤＣＦＬ１の動作負荷線
を図３に示す。図３の横軸はＥ−ＦＥＴ３のドレイン電
圧ＶdE（＝Ｖout）、縦軸はＥ−ＦＥＴ３及びＤ−ＦＥ
Ｔ２のドレイン電流Ｉdであって、図３には、Ｖin（＝
Ｅ−ＦＥＴ３のゲート電圧Ｖgs）をパラメータとするＥ
−ＦＥＴ３のドレイン電流電圧（Ｉd−ＶdE）特性と、
Ｖgs＝０のときのＤ−ＦＥＴ２のドレイン電流−電圧
（Ｉd−ＶdD）特性［太線で示す］を示している。ただ
し、Ｄ−ＦＥＴ２のドレイン−ソース間電圧はＶdD＝Ｖ
dd−ＶdEである。このようなＤＣＦＬ１の動作は、図３
の動作負荷線から理解されるが、この論理特性を入力電
圧Ｖinと出力電圧Ｖoutとの関係で表わすと、図４のよ
うに入力電圧Ｖinが電圧Ｖthよりも大きい場合には、出
力電圧ＶoutはほぼＶout（Ｌ）となり、入力電圧Ｖinが
電圧Ｖthよりも小さい場合には、出力電圧Ｖoutはほぼ
Ｖout（Ｈ）となり、インバータ（ＮＯＴゲート）特性
を示す。
を図３に示す。図３の横軸はＥ−ＦＥＴ３のドレイン電
圧ＶdE（＝Ｖout）、縦軸はＥ−ＦＥＴ３及びＤ−ＦＥ
Ｔ２のドレイン電流Ｉdであって、図３には、Ｖin（＝
Ｅ−ＦＥＴ３のゲート電圧Ｖgs）をパラメータとするＥ
−ＦＥＴ３のドレイン電流電圧（Ｉd−ＶdE）特性と、
Ｖgs＝０のときのＤ−ＦＥＴ２のドレイン電流−電圧
（Ｉd−ＶdD）特性［太線で示す］を示している。ただ
し、Ｄ−ＦＥＴ２のドレイン−ソース間電圧はＶdD＝Ｖ
dd−ＶdEである。このようなＤＣＦＬ１の動作は、図３
の動作負荷線から理解されるが、この論理特性を入力電
圧Ｖinと出力電圧Ｖoutとの関係で表わすと、図４のよ
うに入力電圧Ｖinが電圧Ｖthよりも大きい場合には、出
力電圧ＶoutはほぼＶout（Ｌ）となり、入力電圧Ｖinが
電圧Ｖthよりも小さい場合には、出力電圧Ｖoutはほぼ
Ｖout（Ｈ）となり、インバータ（ＮＯＴゲート）特性
を示す。
【０００５】ここで、ＤＣＦＬ１が急峻に変化するとき
の入力電圧Ｖthはしきい値電圧（スレッショルド電圧）
と呼ばれ、論理回路の特性を表わす重要なパラメータで
ある。しきい値電圧Ｖthは、図３の負荷線からわかるよ
うに、駆動用Ｅ−ＦＥＴ３のドレイン電流Ｉdが負荷用
Ｄ−ＦＥＴ２の最大電流値ＩdDmaxと同じ値をとるとき
の入力電圧Ｖinとなるので、負荷用Ｄ−ＦＥＴ２の最大
電流値ＩdDmaxと駆動用Ｅ−ＦＥＴ３の最大電流値ＩdEm
axの比で決まる。
の入力電圧Ｖthはしきい値電圧（スレッショルド電圧）
と呼ばれ、論理回路の特性を表わす重要なパラメータで
ある。しきい値電圧Ｖthは、図３の負荷線からわかるよ
うに、駆動用Ｅ−ＦＥＴ３のドレイン電流Ｉdが負荷用
Ｄ−ＦＥＴ２の最大電流値ＩdDmaxと同じ値をとるとき
の入力電圧Ｖinとなるので、負荷用Ｄ−ＦＥＴ２の最大
電流値ＩdDmaxと駆動用Ｅ−ＦＥＴ３の最大電流値ＩdEm
axの比で決まる。
【０００６】よって、しきい値電圧Ｖthの調整は、一般
にＤ−ＦＥＴ２のゲート幅ＷgDとＥ−ＦＥＴ３のゲート
幅ＷgEのゲート幅比（ＷgD：ＷgE）を調整することによ
って実現されている。例えば、同じゲート幅ＷgD，ＷgE
をもつＤ−ＦＥＴ２とＥ−ＦＥＴ３の最大電流値ＩdDma
x，ＩdEmaxが等しい場合には、ゲート幅比がＷgD：ＷgE
＝１：２となるように各ゲート電極９，１１を変更する
ことにより、図４のように入力電圧範囲（０〜０.７
Ｖ）のちょうど中心付近にしきい値電圧Ｖthが設定され
る。
にＤ−ＦＥＴ２のゲート幅ＷgDとＥ−ＦＥＴ３のゲート
幅ＷgEのゲート幅比（ＷgD：ＷgE）を調整することによ
って実現されている。例えば、同じゲート幅ＷgD，ＷgE
をもつＤ−ＦＥＴ２とＥ−ＦＥＴ３の最大電流値ＩdDma
x，ＩdEmaxが等しい場合には、ゲート幅比がＷgD：ＷgE
＝１：２となるように各ゲート電極９，１１を変更する
ことにより、図４のように入力電圧範囲（０〜０.７
Ｖ）のちょうど中心付近にしきい値電圧Ｖthが設定され
る。
【０００７】
【発明が解決しようとする課題】上記のようなＤＣＦＬ
１におけるしきい値電圧Ｖthのバラツキは、Ｄ−ＦＥＴ
２，Ｅ−ＦＥＴ３の各最大電流値ＩdDmax、ＩdEmaxのバ
ラツキで決まる。この最大電流値バラツキを決定する要
素のーつに、各活性層５，６のシート抵抗バラツキがあ
る。また、しきい値電圧Ｖthの温度特性も同様に活性層
５，６の温度特性に依存する。
１におけるしきい値電圧Ｖthのバラツキは、Ｄ−ＦＥＴ
２，Ｅ−ＦＥＴ３の各最大電流値ＩdDmax、ＩdEmaxのバ
ラツキで決まる。この最大電流値バラツキを決定する要
素のーつに、各活性層５，６のシート抵抗バラツキがあ
る。また、しきい値電圧Ｖthの温度特性も同様に活性層
５，６の温度特性に依存する。
【０００８】しかしながら、従来のＤＣＦＬ１では、Ｄ
−ＦＥＴ２の活性層５とＥ−ＦＥＴ３の活性層６は、そ
れぞれ異なる構造と異なるプロセスで形成されているた
め、それぞれの活性層５，６のシート抵抗バラツキと温
度特性は互いに独立した特性を示す。そのため、しきい
値電圧Ｖthのバラツキや温度特性はＤ−ＦＥＴ２単体や
Ｅ−ＦＥＴ３単体の場合に比べてさらに悪くなる。例え
ば、Ｄ−ＦＥＴ２の活性層５のシート抵抗が低めにばら
つくと、その最大電流値ＩdDmaxが増加し、しきい値電
圧Ｖthは高電圧側にシフトするが、同時に、Ｅ−ＦＥＴ
３の活性層６のシート抵抗が高めにばらつくと、その最
大電流値ＩdEmaxが減少するため、しきい値電圧Ｖthは
さらに高電圧側にシフトすることになる。温度特性につ
いても全く同様で、Ｄ−ＦＥＴ２とＥ−ＦＥＴ３の温度
特性に差があると、しきい値電圧Ｖthのバラツキはさら
に大きくなる。
−ＦＥＴ２の活性層５とＥ−ＦＥＴ３の活性層６は、そ
れぞれ異なる構造と異なるプロセスで形成されているた
め、それぞれの活性層５，６のシート抵抗バラツキと温
度特性は互いに独立した特性を示す。そのため、しきい
値電圧Ｖthのバラツキや温度特性はＤ−ＦＥＴ２単体や
Ｅ−ＦＥＴ３単体の場合に比べてさらに悪くなる。例え
ば、Ｄ−ＦＥＴ２の活性層５のシート抵抗が低めにばら
つくと、その最大電流値ＩdDmaxが増加し、しきい値電
圧Ｖthは高電圧側にシフトするが、同時に、Ｅ−ＦＥＴ
３の活性層６のシート抵抗が高めにばらつくと、その最
大電流値ＩdEmaxが減少するため、しきい値電圧Ｖthは
さらに高電圧側にシフトすることになる。温度特性につ
いても全く同様で、Ｄ−ＦＥＴ２とＥ−ＦＥＴ３の温度
特性に差があると、しきい値電圧Ｖthのバラツキはさら
に大きくなる。
【０００９】この問題を解決するため、例えば特開平８
−２０４５４２号公報に開示されたＤＣＦＬでは、図５
に示すように負荷用Ｄ−ＦＥＴ２のゲート・ソース間に
可変抵抗１６を挿入したり、図６に示すように２つの負
荷用Ｄ−ＦＥＴ２ａ，２ｂを並列接続し、一方のＤ−Ｆ
ＥＴ２ｂの電源・ドレイン間に可変抵抗１７を挿入する
方法が提案されている。この方法では、可変抵抗１６，
１７の抵抗値を外部から制御することにより、負荷用Ｄ
−ＦＥＴ２，２ａ，２ｂの温度特性による最大電流値の
変化を調節し、ＤＣＦＬのしきい値電圧Ｖthが温度特性
により変化しないように補償している。
−２０４５４２号公報に開示されたＤＣＦＬでは、図５
に示すように負荷用Ｄ−ＦＥＴ２のゲート・ソース間に
可変抵抗１６を挿入したり、図６に示すように２つの負
荷用Ｄ−ＦＥＴ２ａ，２ｂを並列接続し、一方のＤ−Ｆ
ＥＴ２ｂの電源・ドレイン間に可変抵抗１７を挿入する
方法が提案されている。この方法では、可変抵抗１６，
１７の抵抗値を外部から制御することにより、負荷用Ｄ
−ＦＥＴ２，２ａ，２ｂの温度特性による最大電流値の
変化を調節し、ＤＣＦＬのしきい値電圧Ｖthが温度特性
により変化しないように補償している。
【００１０】しかし、この方法では可変抵抗を制御する
制御回路が必要になり、高集積化を制限する要因とな
る。また、可変抵抗を集積化するためには、抵抗値の制
御が可能な材料を新たに集積する必要があるため、構造
やプロセスが複雑になるという問題が生じる。
制御回路が必要になり、高集積化を制限する要因とな
る。また、可変抵抗を集積化するためには、抵抗値の制
御が可能な材料を新たに集積する必要があるため、構造
やプロセスが複雑になるという問題が生じる。
【００１１】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、ＤＣＦＬの
高集積化能力を損なうことなく、また既存のプロセスを
変更することなく、ＤＣＦＬの動作特性バラツキを低減
することができる論理回路を提供することにある。
れたものであり、その目的とするところは、ＤＣＦＬの
高集積化能力を損なうことなく、また既存のプロセスを
変更することなく、ＤＣＦＬの動作特性バラツキを低減
することができる論理回路を提供することにある。
【００１２】
【発明の開示】本発明の論理回路は、デプレッション型
電界効果トランジスタとエンハンスメント型電界効果ト
ランジスタを縦続接続した論理回路であって、前記デプ
レッション型電界効果トランジスタのソース抵抗の一部
又は全部を前記エンハンスメント型電界効果トランジス
タの活性層と同一プロセスによって形成したことを特徴
としている。
電界効果トランジスタとエンハンスメント型電界効果ト
ランジスタを縦続接続した論理回路であって、前記デプ
レッション型電界効果トランジスタのソース抵抗の一部
又は全部を前記エンハンスメント型電界効果トランジス
タの活性層と同一プロセスによって形成したことを特徴
としている。
【００１３】本発明にあっては、負荷用のデプレッショ
ン型電界効果トランジスタのソース抵抗を駆動用のエン
ハンスメント型電界効果トランジスタの活性層と同一プ
ロセスによって形成しているので、両電界効果トランジ
スタにシート抵抗バラツキや温度特性のバラツキなどが
発生しても同じ傾向にばらつくことになる。そのため、
両電界効果トランジスタのシート抵抗バラツキや温度特
性バラツキ等に起因する論理回路の特性バラツキ、例え
ばしきい値電圧Ｖthのバラツキを低減することができ
る。
ン型電界効果トランジスタのソース抵抗を駆動用のエン
ハンスメント型電界効果トランジスタの活性層と同一プ
ロセスによって形成しているので、両電界効果トランジ
スタにシート抵抗バラツキや温度特性のバラツキなどが
発生しても同じ傾向にばらつくことになる。そのため、
両電界効果トランジスタのシート抵抗バラツキや温度特
性バラツキ等に起因する論理回路の特性バラツキ、例え
ばしきい値電圧Ｖthのバラツキを低減することができ
る。
【００１４】しかも、本発明によれば、エンハンスメン
ト型電界効果トランジスタの活性層と同一プロセスによ
ってデプレッション型電界効果トランジスタのソース抵
抗を形成しているので、論理回路の高集積化能力が損な
われることもなく、論理回路の既存の製造プロセスをほ
とんど変更する必要もない。
ト型電界効果トランジスタの活性層と同一プロセスによ
ってデプレッション型電界効果トランジスタのソース抵
抗を形成しているので、論理回路の高集積化能力が損な
われることもなく、論理回路の既存の製造プロセスをほ
とんど変更する必要もない。
【００１５】また、本発明の論理回路において、デプレ
ッション型電界効果トランジスタのゲート幅とエンハン
スメント型電界効果トランジスタのゲート幅の比をほぼ
１：１にすれば、論理回路のサイズを小さくでき、ソー
ス抵抗を形成することによる面積増加と相殺させて論理
回路の面積増加を抑えることができ、小型集積化に好ま
しい。
ッション型電界効果トランジスタのゲート幅とエンハン
スメント型電界効果トランジスタのゲート幅の比をほぼ
１：１にすれば、論理回路のサイズを小さくでき、ソー
ス抵抗を形成することによる面積増加と相殺させて論理
回路の面積増加を抑えることができ、小型集積化に好ま
しい。
【００１６】
【発明の実施の形態】図７は本発明の一実施形態による
ＤＣＦＬ２１の構成を示す平面図である。このＤＣＦＬ
２１にあっては、負荷用Ｄ−ＦＥＴ２および駆動用Ｅ−
ＦＥＴ３をＧａＡｓＦＥＴにより形成している。すなわ
ち、ＧａＡｓ基板（ＧａＡｓウエハ）４の表面には、Ｅ
−ＦＥＴ３のソース電極１０と、Ｄ−ＦＥＴ２のソース
及びＥ−ＦＥＴ３のドレインを兼ねた兼用電極７と、Ｄ
−ＦＥＴ２のドレイン電極８とが設けられている。Ｅ−
ＦＥＴ３のソース電極１０と兼用電極７の間のＧａＡｓ
基板４表層部には、Ｅ−ＦＥＴ３の活性層６が形成され
ている。兼用電極７とＤ−ＦＥＴ２のドレイン電極８の
間の距離は広くとってあり、この間のＧａＡｓ基板４表
層部には、Ｄ−ＦＥＴ２の活性層５とソース抵抗２２を
形成している。また、Ｅ−ＦＥＴ３の活性層６上には、
Ｅ−ＦＥＴ３のゲート電極１１が形成されている。Ｄ−
ＦＥＴ２の活性層５上には、兼用電極７からの延出部分
２３から延びるようにしてゲート電極９が形成されてい
る。
ＤＣＦＬ２１の構成を示す平面図である。このＤＣＦＬ
２１にあっては、負荷用Ｄ−ＦＥＴ２および駆動用Ｅ−
ＦＥＴ３をＧａＡｓＦＥＴにより形成している。すなわ
ち、ＧａＡｓ基板（ＧａＡｓウエハ）４の表面には、Ｅ
−ＦＥＴ３のソース電極１０と、Ｄ−ＦＥＴ２のソース
及びＥ−ＦＥＴ３のドレインを兼ねた兼用電極７と、Ｄ
−ＦＥＴ２のドレイン電極８とが設けられている。Ｅ−
ＦＥＴ３のソース電極１０と兼用電極７の間のＧａＡｓ
基板４表層部には、Ｅ−ＦＥＴ３の活性層６が形成され
ている。兼用電極７とＤ−ＦＥＴ２のドレイン電極８の
間の距離は広くとってあり、この間のＧａＡｓ基板４表
層部には、Ｄ−ＦＥＴ２の活性層５とソース抵抗２２を
形成している。また、Ｅ−ＦＥＴ３の活性層６上には、
Ｅ−ＦＥＴ３のゲート電極１１が形成されている。Ｄ−
ＦＥＴ２の活性層５上には、兼用電極７からの延出部分
２３から延びるようにしてゲート電極９が形成されてい
る。
【００１７】ここで、両活性層５，６及びソース抵抗２
２は、各ドーパントをＧａＡｓ基板４にイオン注入する
ことによって所定領域に形成されている。しかも、Ｄ−
ＦＥＴ２のソース抵抗２２とＥ−ＦＥＴ３の活性層６と
は、同一プロセスによって同一構造に形成されている。
２は、各ドーパントをＧａＡｓ基板４にイオン注入する
ことによって所定領域に形成されている。しかも、Ｄ−
ＦＥＴ２のソース抵抗２２とＥ−ＦＥＴ３の活性層６と
は、同一プロセスによって同一構造に形成されている。
【００１８】一般に、ＦＥＴのソース抵抗値Ｒｓを大き
くすると最大電流値は減少するから、ＤＣＦＬ２１のし
きい値電圧Ｖthを従来（例えば、図２の構造のもの）と
同じ値に保つには、Ｄ−ＦＥＴ２のゲート幅ＷgDとＥ−
ＦＥＴ３のゲート幅ＷgEとのゲート幅比を１：２よりも
小さくする必要がある。図７の実施形態では、ゲート幅
比ＷgD：ＷgE＝１：１となるようにソース抵抗２２の値
Ｒｓを調整した場合について示している。
くすると最大電流値は減少するから、ＤＣＦＬ２１のし
きい値電圧Ｖthを従来（例えば、図２の構造のもの）と
同じ値に保つには、Ｄ−ＦＥＴ２のゲート幅ＷgDとＥ−
ＦＥＴ３のゲート幅ＷgEとのゲート幅比を１：２よりも
小さくする必要がある。図７の実施形態では、ゲート幅
比ＷgD：ＷgE＝１：１となるようにソース抵抗２２の値
Ｒｓを調整した場合について示している。
【００１９】Ｅ−ＦＥＴ３のゲート電極１１はＤＣＦＬ
２１の入力端子１２に接続され、兼用電極７及びＤ−Ｆ
ＥＴ２のゲート電極９はＤＣＦＬ２１の出力端子１３に
接続され、Ｄ−ＦＥＴ２のドレイン電極８に電源電圧Ｖ
ddが印加され、Ｅ−ＦＥＴ３のソース電極１０がグラン
ドに接続されている。
２１の入力端子１２に接続され、兼用電極７及びＤ−Ｆ
ＥＴ２のゲート電極９はＤＣＦＬ２１の出力端子１３に
接続され、Ｄ−ＦＥＴ２のドレイン電極８に電源電圧Ｖ
ddが印加され、Ｅ−ＦＥＴ３のソース電極１０がグラン
ドに接続されている。
【００２０】このＤＣＦＬ２１の等価回路図を図８に示
す。Ｄ−ＦＥＴ２とＥ−ＦＥＴ３とが縦続接続されてお
り、Ｄ−ＦＥＴ２のゲートとソースがソース抵抗２２を
介して接続されている。
す。Ｄ−ＦＥＴ２とＥ−ＦＥＴ３とが縦続接続されてお
り、Ｄ−ＦＥＴ２のゲートとソースがソース抵抗２２を
介して接続されている。
【００２１】ＤＣＦＬ２１にあっては、Ｄ−ＦＥＴ２の
ソース抵抗２２の値Ｒｓが大きいと、そのドレイン電流
Ｉdの最大電流値ＩdDmaxはソース抵抗２２の値Ｒｓに大
きく依存することになる。よって、最大電流値ＩdDmax
のバラツキはソース抵抗２２のバラツキによって決ま
る。
ソース抵抗２２の値Ｒｓが大きいと、そのドレイン電流
Ｉdの最大電流値ＩdDmaxはソース抵抗２２の値Ｒｓに大
きく依存することになる。よって、最大電流値ＩdDmax
のバラツキはソース抵抗２２のバラツキによって決ま
る。
【００２２】図７のＤＣＦＬ２１では、負荷用Ｄ−ＦＥ
Ｔ２のソース抵抗２２を駆動用Ｅ−ＦＥＴ３の活性層６
と同一プロセスによって同一構造に形成しており、しか
もＧａＡｓ基板４上の非常に近接した位置に配置してい
るので、両ＦＥＴ２，３のシート抵抗バラツキおよび温
度特性をほぼ等しくすることができる。つまり、ＤＣＦ
Ｌ２１のしきい値電圧ＶthはＤ−ＦＥＴ２とＥ−ＦＥＴ
３の最大電流値ＩdDmax，ＩdEmaxの比で決まるため、両
ＦＥＴ２，３の最大電流値がばらついても、その方向は
同じであり、最大電流値ＩdDmax，ＩdEmaxの比はほとん
どー定に保たれ、しきい値電圧Ｖthを始めとするＤＣＦ
Ｌ２１の特性バラツキが低減される。
Ｔ２のソース抵抗２２を駆動用Ｅ−ＦＥＴ３の活性層６
と同一プロセスによって同一構造に形成しており、しか
もＧａＡｓ基板４上の非常に近接した位置に配置してい
るので、両ＦＥＴ２，３のシート抵抗バラツキおよび温
度特性をほぼ等しくすることができる。つまり、ＤＣＦ
Ｌ２１のしきい値電圧ＶthはＤ−ＦＥＴ２とＥ−ＦＥＴ
３の最大電流値ＩdDmax，ＩdEmaxの比で決まるため、両
ＦＥＴ２，３の最大電流値がばらついても、その方向は
同じであり、最大電流値ＩdDmax，ＩdEmaxの比はほとん
どー定に保たれ、しきい値電圧Ｖthを始めとするＤＣＦ
Ｌ２１の特性バラツキが低減される。
【００２３】例えば、Ｅ−ＦＥＴ３の活性層６のシート
抵抗が高めにばらつくと最大電流値ＩdEmaxが減少し、
しきい値電圧Ｖthは高電圧側にシフトするが、ソース抵
抗２２のシート抵抗もＥ−ＦＥＴ３と同様に高めにばら
つくため、Ｄ−ＦＥＴ２の最大電流値ＩdDmaxはＥ−Ｆ
ＥＴ３の最大電流値ＩdEmaxと同じく減少する。よっ
て、Ｄ−ＦＥＴ２の最大電流値ＩdDmaxとＥ−ＦＥＴ３
の最大電流値ＩdEmaxの比はほとんど一定に保たれ、し
きい値電圧Ｖthのばらつきはほとんどなくなる。また、
温度特性もＤ−ＦＥＴ２，Ｅ−ＦＥＴ３それぞれ同様に
変化するため、特性バラツキが低減される。
抵抗が高めにばらつくと最大電流値ＩdEmaxが減少し、
しきい値電圧Ｖthは高電圧側にシフトするが、ソース抵
抗２２のシート抵抗もＥ−ＦＥＴ３と同様に高めにばら
つくため、Ｄ−ＦＥＴ２の最大電流値ＩdDmaxはＥ−Ｆ
ＥＴ３の最大電流値ＩdEmaxと同じく減少する。よっ
て、Ｄ−ＦＥＴ２の最大電流値ＩdDmaxとＥ−ＦＥＴ３
の最大電流値ＩdEmaxの比はほとんど一定に保たれ、し
きい値電圧Ｖthのばらつきはほとんどなくなる。また、
温度特性もＤ−ＦＥＴ２，Ｅ−ＦＥＴ３それぞれ同様に
変化するため、特性バラツキが低減される。
【００２４】図７の実施形態では、ソース抵抗２２の面
積を増やした分だけＤＣＦＬ２１の占有面積が大きくな
るように見えるが、その代わりにＤ−ＦＥＴ２とＥ−Ｆ
ＥＴ３のゲート幅比ＷgD：ＷgEを１：１にできるため、
ゲート幅比が１：２である従来のＤＣＦＬ１よりもＥ−
ＦＥＴ３の実ゲート幅を短くすることができる。よっ
て、ソース抵抗２２の付加によりＤＣＦＬ２１の占有面
積が大幅に増加するということはない。また、この方法
では、ソース抵抗２２をＥ−ＦＥＴ３の活性層６と同一
プロセスで作製しているので、既存のプロセスに新たな
プロセスを追加する必要もなく、製造プロセスが複雑に
なることもない。
積を増やした分だけＤＣＦＬ２１の占有面積が大きくな
るように見えるが、その代わりにＤ−ＦＥＴ２とＥ−Ｆ
ＥＴ３のゲート幅比ＷgD：ＷgEを１：１にできるため、
ゲート幅比が１：２である従来のＤＣＦＬ１よりもＥ−
ＦＥＴ３の実ゲート幅を短くすることができる。よっ
て、ソース抵抗２２の付加によりＤＣＦＬ２１の占有面
積が大幅に増加するということはない。また、この方法
では、ソース抵抗２２をＥ−ＦＥＴ３の活性層６と同一
プロセスで作製しているので、既存のプロセスに新たな
プロセスを追加する必要もなく、製造プロセスが複雑に
なることもない。
【００２５】なお、上記実施形態においては、インバー
タ特性を示す論理回路の場合について説明したが、これ
以外の特性、例えばＮＡＮＤ特性やＮＯＲ特性などを示
す論理回路にも、本発明を適用できることはいうまでも
ない。
タ特性を示す論理回路の場合について説明したが、これ
以外の特性、例えばＮＡＮＤ特性やＮＯＲ特性などを示
す論理回路にも、本発明を適用できることはいうまでも
ない。
【００２６】また、上記実施形態のＤＣＦＬでは、Ｇａ
ＡｓＦＥＴとイオン注入により活性層及びソース抵抗を
形成する場合について説明したが、ＧａＡｓの代わりに
他の化合物半導体やＳｉ（シリコン）などの元素半導体
を用いてもよく、イオン注入の代わりにエピタキシャル
成長や拡散により活性層を形成してもよい。
ＡｓＦＥＴとイオン注入により活性層及びソース抵抗を
形成する場合について説明したが、ＧａＡｓの代わりに
他の化合物半導体やＳｉ（シリコン）などの元素半導体
を用いてもよく、イオン注入の代わりにエピタキシャル
成長や拡散により活性層を形成してもよい。
【００２７】さらに、Ｅ−ＦＥＴの活性層とＤ−ＦＥＴ
のソース抵抗とは、同一プロセスにより同一構造となる
ようにするのが好ましいが、必ずしも完全に同一プロセ
スによる必要はなく、ソース抵抗の製造プロセスで活性
層の製造プロセスの一部が省略されていたり、一部プロ
セスが付加されていたりしてもよい。
のソース抵抗とは、同一プロセスにより同一構造となる
ようにするのが好ましいが、必ずしも完全に同一プロセ
スによる必要はなく、ソース抵抗の製造プロセスで活性
層の製造プロセスの一部が省略されていたり、一部プロ
セスが付加されていたりしてもよい。
【図１】従来のＤＣＦＬの構成を示す回路図である。
【図２】ＧａＡｓ基板上に形成された上記ＤＣＦＬの構
造を示す平面図である。
造を示す平面図である。
【図３】同上のＤＣＦＬを構成するＤ−ＦＥＴ及びＥ−
ＦＥＴの動作負荷線を示す図である。
ＦＥＴの動作負荷線を示す図である。
【図４】同上のＤＣＦＬのインバータ特性を示す入出力
特性図である。
特性図である。
【図５】別な従来例によるＤＣＦＬの構成を示す回路図
である。
である。
【図６】さらに別な従来例によるＤＣＦＬの構成を示す
回路図である。
回路図である。
【図７】本発明の一実施形態によるＤＣＦＬの構造を示
す平面図である。
す平面図である。
【図８】同上のＤＣＦＬの等価回路を示す回路図であ
る。
る。
２ デプレッション型ＦＥＴ（Ｄ−ＦＥＴ） ３ エンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ） ５ Ｄ−ＦＥＴの活性層 ６ Ｅ−ＦＥＴの活性層 ７ Ｄ−ＦＥＴのソースとＥ−ＦＥＴのドレインの兼用
電極 ８ Ｄ−ＦＥＴのドレイン電極 ９ Ｄ−ＦＥＴのゲート電極 １０ Ｅ−ＦＥＴのソース電極 １１ Ｅ−ＦＥＴのゲート電極 ２２ ソース抵抗
電極 ８ Ｄ−ＦＥＴのドレイン電極 ９ Ｄ−ＦＥＴのゲート電極 １０ Ｅ−ＦＥＴのソース電極 １１ Ｅ−ＦＥＴのゲート電極 ２２ ソース抵抗
Claims (2)
- 【請求項１】 デプレッション型電界効果トランジスタ
とエンハンスメント型電界効果トランジスタを縦続接続
した論理回路であって、 前記デプレッション型電界効果トランジスタのソース抵
抗の一部又は全部を前記エンハンスメント型電界効果ト
ランジスタの活性層と同一プロセスによって形成したこ
とを特徴とする論理回路。 - 【請求項２】 前記デプレッション型電界効果トランジ
スタのゲート幅と前記エンハンスメント型電界効果トラ
ンジスタのゲート幅の比をほぼ１：１にしたことを特徴
とする、請求項１に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16332297A JP3493956B2 (ja) | 1997-06-04 | 1997-06-04 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16332297A JP3493956B2 (ja) | 1997-06-04 | 1997-06-04 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336014A true JPH10336014A (ja) | 1998-12-18 |
| JP3493956B2 JP3493956B2 (ja) | 2004-02-03 |
Family
ID=15771648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16332297A Expired - Lifetime JP3493956B2 (ja) | 1997-06-04 | 1997-06-04 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3493956B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
| JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| WO2014026018A1 (en) * | 2012-08-09 | 2014-02-13 | Texas Instruments Incorporated | Iii-nitride enhancement mode transistors with tunable and high gate-source voltage rating |
-
1997
- 1997-06-04 JP JP16332297A patent/JP3493956B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
| JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| WO2014026018A1 (en) * | 2012-08-09 | 2014-02-13 | Texas Instruments Incorporated | Iii-nitride enhancement mode transistors with tunable and high gate-source voltage rating |
| US8933461B2 (en) | 2012-08-09 | 2015-01-13 | Texas Instruments Incorporated | III-nitride enhancement mode transistors with tunable and high gate-source voltage rating |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3493956B2 (ja) | 2004-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7064601B2 (en) | Reference voltage generating circuit using active resistance device | |
| JP3110262B2 (ja) | 半導体装置及び半導体装置のオペレーティング方法 | |
| US7843017B2 (en) | Start-up control device | |
| US6741098B2 (en) | High speed semiconductor circuit having low power consumption | |
| JPH11102229A (ja) | 低電圧及び低スタンバイ電流用トランジスタの選択的バイアスを有する集積回路及び関連方法 | |
| US6989569B1 (en) | MOS transistor with a controlled threshold voltage | |
| JP2003008428A (ja) | 超低電圧論理回路にバイアスをかけるための装置 | |
| GB2322003A (en) | IGFET with controlled gate threshold voltage | |
| EP0700090A1 (en) | Semiconductor integrated circuit comprising a current mirror circuit | |
| JP3779286B2 (ja) | Ｓｏｉ構造を用いたしきい値電圧可変相補型ｍｏｓｆｅｔ | |
| US6124618A (en) | Dynamic threshold MOSFET using accumulated base BJT level shifter for low voltage sub-quarter micron transistor | |
| US4978631A (en) | Current source with a process selectable temperature coefficient | |
| US7208798B2 (en) | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage | |
| JP3493956B2 (ja) | 論理回路 | |
| US5949277A (en) | Nominal temperature and process compensating bias circuit | |
| JP3282965B2 (ja) | トランジスタ | |
| US6433618B1 (en) | Variable power device with selective threshold control | |
| JPH06232642A (ja) | 増幅器装置 | |
| JPH04225238A (ja) | ラテラルトランジスタ及びそれを用いたカレントミラー回路 | |
| US6472919B1 (en) | Low voltage latch with uniform stack height | |
| JP2001053152A (ja) | 半導体集積回路装置 | |
| US20070267702A1 (en) | Dynamic threshold P-channel MOSFET for ultra-low voltage ultra-low power applications | |
| JPH05315611A (ja) | 半導体装置 | |
| JP2001016078A (ja) | 多結晶シリコン回路 | |
| JPH07153911A (ja) | しきい値規準電圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |