CN1419289A - 具有熔线的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，具有：一端被施加有第一电压的熔线元件，和具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于熔线元件的另一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加到其它的源极和漏极，其中：选择第一和第二电压、MOS型晶体管的特性以及熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，熔线元件可以被击穿；和把熔线元件的电阻值设置成这样一个值，即当给栅极施加计划电压时，连结点的电压与第二电压之间的压差低于漏电流开始饱和时的MOS型晶体管的漏电压。

Description

具有熔线的半导体器件及其制造方法
本申请以2001年11月6日提交的日本专利申请JP2001-340872为基础，其整个内容在此引作参考。
技术领域
本发明涉及一种具有熔线的半导体器件及其制造方法，并尤其涉及关于用在半导体集成电路的微调电路或冗余电路中的熔线元件的技术。
背景技术
通常在半导体集成电路中形成微调电路和冗余电路。如果把一个具有熔线元件的熔线电路用作一个微调元件或冗余电路，则可以在制造半导体集成电路期间或之后执行微调过程等，使得可以尽可能地改进电路的特性。
图1中的日本公开专利申请JP平-7-307389公开了一种具有多条串联的熔线元件和MOS晶体管并联连结的电路。它揭示了由选择晶体管的选通脉冲宽度W的功能提供获得击穿电流以击穿熔线元件所需的电流驱动能力：
ID＝μCox(W/L)×(1/2)×(VGS-VY)2
此处ID为选择晶体管在饱和区的漏电流，μ是载流子迁移率。Cox是选择晶体管的栅极电容，W是选通脉冲宽度，L是选通脉冲长度。VGS是栅-源电压，VY是阈值电压。
如果已知击穿熔线元件所需的饱和漏电流值ID，则可以由上述方程算出晶体管能够击穿熔线元件的选通脉冲宽度W(大小)。这种分析采用这样的假设：MOS晶体管的饱和电流用于击穿熔线。
为了熔化和击穿熔线元件，电流必需流经熔线元件并将熔线元件的温度加热到熔线元件材料的熔点之上。例如，如果将单晶硅或多晶硅用作熔线元件材料，则需要较大的电流，因为硅的熔点高达约1420℃。因此需要使选择晶体管的尺寸很大，而这样又阻碍了器件元件的集成度。根据上述公开内容，把具有强电流驱动能力的双极晶体管用作选择晶体管以获得大电流。
新近大部分集成电路是利用MOSFET作为功能性器件元件的MOS型IC。如果在MOS型IC中形成双极晶体管，则元件结构变得复杂，并且需要额外的过程。
发明内容
本发明的目的在于通过利用MOSFET作为选择晶体管并减小选择晶体管占据的面积而减小由具有熔线元件和选择晶体管并制作在MOS IC中的熔线电路占据的面积。
根据本发明的一个方面，提供的半导体器件包括：一个能够被流经的电流电击穿的熔线元件，第一电压施加到熔线元件一端；和具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于熔线元件的另一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加其它源极和漏极端，其中：选择第一和第二电压、MOS型晶体管的特性以及熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，熔线元件可以被击穿；和把熔线元件的电阻值设置成这样一个值，当给栅极端施加计划电压时，连结点的电压与第二电压之间的压差低于漏电流开始饱和时MOS型晶体管的漏电压。
根据本发明的另一个方面，提供的半导体器件包括：一个能够被流经的电流击穿的熔线元件，第一电压施加到熔线元件的一端；和具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于熔线元件的另一端和源极与漏极端之一之间的连结点；低于第一电压的第二电压施加到其它的源极和漏极，其特征在于选择第一和第二电压、MOS型晶体管的特性以及熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，熔线元件可以被击穿；和熔线元件的电阻值进一步设置成：能够击穿熔线元件的最小功耗不小于由MOS型晶体管的电流-电压特性算出的熔线元件最大功耗的90％。
根据本发明的另一个方面，提供的半导体器件包括：一个能够被流经的电流电击穿的熔线元件，第一电压施加到熔线元件的一端；和具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于熔线元件的另一端和源极与漏极端之一之间的连结点；低于第一电压的第二电压施加到其它的源极和漏极端，其中：选择第一和第二电压、MOS型晶体管的特性以及熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，熔线元件可以被击穿；和熔线元件的电阻值进一步设置成使熔线元件的击穿电流处于MOS型晶体管饱和漏电流的80％～98％。
施加给半导体器件的功率可以有效地用于击穿熔线元件。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括步骤：在基底上形成串连连结的熔线元件和MOS型晶体管，熔线元件能够被流经的电流电击穿，并且MOS型晶体管具有源极、栅极和漏极端以及一个位于熔线元件的另一端和源极与漏极端之一之间的连结点；和在熔线元件的另一端与其它源极和漏极端之间施加一个电压，该电压高于漏电流开始饱和时MOS型晶体管的漏电压；给栅极端施加一个预定的计划电压，和通过把熔线元件和MOS型晶体管之间连结点的电压设置为一个低于MOS型晶体管处于漏电流饱和的饱和区时漏电压的电压而击穿熔线元件。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括步骤：在基底上形成串连连结的熔线元件和MOS型晶体管，熔线元件能够被流经的电流击穿，第一电压施加到熔线元件的一端，MOS型晶体管具有源极、栅极和漏极端以及一个位于熔线元件的一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加给其它的源极和漏极端；和在熔线元件的另一端与其它源极和漏极端之间施加一个电压，该电压高于漏电流开始饱和时MOS型晶体管的漏电压，给栅极端施加一个预定的计划电压，和通过把MOS型晶体管连结点的电压设置在这样一个范围而击穿熔线元件：熔线元件的功耗不小于由MOS型晶体管的电流-电压特性算出的熔线元件最大功耗的90％。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括步骤：在基底上形成串连连结的熔线元件和MOS型晶体管，熔线元件能够被流经的电流击穿，第一电压施加到熔线元件的一端，MOS型晶体管具有源极、栅极和漏极端以及一个位于熔线元件的一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加给其它的源极和漏极；和在熔线元件的另一端与其它源极和漏极之间施加一个电压，该电压高于漏电流开始饱和时MOS型晶体管的漏电压，给栅极端施加一个预定的计划电压，和通过把熔线元件和MOS型晶体管之间连结点的电压设置在MOS型晶体管饱和电流的80％～98％流经的电压范围而击穿熔线元件。
如上所述，在由熔线元件和选择晶体管的串连连结制成的熔线电路中，施加给熔线电路的功率可以有效地用于击穿熔线元件。因此，可以减小选择晶体管占据的面积。
附图说明
图1是具有熔线元件和用于熔线元件的作为选择晶体管的MOSFET的熔线电路的电路图；
图2A表示用作选择晶体管的MOSFET典型的电流-电压特性曲线；
图2B是表示选择晶体管和熔线之间的互连点处电压的时间变化的曲线图；
图3是表示源极-漏极电压与熔线元件功耗的关系曲线；
图4是根据本发明实施例的半导体器件的平面图；
图5是图4中的半导体器件沿V-V’的截面图；
图6是表示实施例中半导体器件的电流-电压特性曲线，该曲线表现选择晶体管的工作点相对于栅极电压的变化；
图7是表示实施例中半导体器件的电流-电压特性曲线，该曲线表现熔线元件的电阻改变到使工作点进入临界区。
具体实施方式
在本实施例中，“熔线元件”一词指至少等于预定值的电流流动时可以被击穿的元件。“选择晶体管”一词指与熔线元件串连的晶体管，它判断电流是否流经熔线元件，并且如果流经熔线元件，判断电流量。
在描述本发明的实施例之前，下面先参见图1～3描述本发明的原理。
图1是具有熔线元件和用于熔线元件的用作选择晶体管的n沟道MOS型场效应晶体管(MOSFET)的熔线电路的电路图。图2A表示用作选择晶体管的MOSFET典型的电流-电压特性曲线。图2B是表示选择晶体管3和熔线1之间的互连点7a处电压的时间变化的曲线图。图3是表示熔线元件的功耗相对于MOS型场效应的晶体管源极-漏极电压的曲线。
如图1所示，熔线电路A有一个熔线元件1和一个由串联到熔线元件的MOS型FET制成的选择晶体管3。
熔线元件1的一端1a例如连结到电源电压VDD。熔线元件的另一端1b连结到选择晶体管3的漏极端5a。选择晶体管3的源极端5b连结到地(GND)。
如图2A所示，选择晶体管3的漏极电流-电压特性有一个线性增长区10a和饱和区10b。在线性区10a中，漏极电压VDS较低，并且当漏极电压VDS升高时，漏极电流ID几乎线性增大。在饱和区10b中，漏极(至源极)电压VDS较高，并且大致独立于漏极电压VDS流出恒定漏极电流。实际情形中，在饱和区，当漏极电压升高时，漏极电流在某些情况下逐渐增大。在此情形中，漏极电流几乎随漏极电压以显著低于增长区10a的速率变化的区域称作饱和区。在线性区和饱和区之间，存在一个漏极电流的增长不与漏极电压的增长成比例的区域。该区域称作临界区10c。实际上很难严格区分临界区、线性区和饱和区。因此，定义临界区的一端为低于饱和区线性特征20％的电流点，另一端为低于饱和区线性特征2％的电流点。
熔线元件1的电流-电压特性一般是线性特性，电流与电压成正比。因此，熔线元件1和选择晶体管3之间连结点(节点)7处的电压对应于选择晶体管3和熔线元件1之间电流-电压特性曲线上连结点(工作点)处的漏极电压(在此文中，连结点7处的电压，用VDSO表示)。
如图2A所示，施加到熔线元件1上的电压VF等于(VDD-VDSO)。施加在选择晶体管3的源极和漏极之间的电压VTR等于VDSO。
选择晶体管3的功耗PT和熔线元件1的功耗PF由下列方程(1)和(2)给出：
PT＝VDSO×ID1          (1)
PF＝(VDD-VDSO)×ID1    (2)此处，ID1是当给选择晶体管3的栅极端5c施加预定的计划电压Vp时流经串连的熔线元件1和选择晶体管3的电流。
已经发现，多晶硅熔线的电阻在熔线熔断的过程中增加。在图2A中，此变化用负载曲线从LC1至LC1′的移动来显示。负载曲线LC1代表紧接选择晶体管导通后的状态，而负载曲线LC1′代表刚好在熔线熔断前的状态。源极-漏极电压自VDSO降至VDSO′。漏极电流自ID1降低至ID1′。然后，熔线的功耗变成
PF′＝(VDD-VDSO′)×ID1′    (3)。
图2B示出了图1的电路中，选择晶体管3和熔线1之间的连接点处电压的时间变化的示例。当栅极电压VP为0V时，选择晶体管截止，连接端7a处的电压为源极电压VDD(＝5V)。当栅极电压VP升高至5V时，选择晶体管3导通，以允许电流ID1流经熔线1。连接点7a处的电压因熔线1上的电压降而降低至VDSO。在此状态下，熔线的电阻可表示为Rf，且电压VDSO可表示为
VDSO＝VDD-(Rf×ID1)    (4)。
随着时间的流逝，此时电流得以许可以流经熔线，连接点处的电压总体上缓慢下降，且具有小的和不规则的偏离。这表明，熔线的总电阻增加。
当熔断或切断电流流过熔线时，熔线上的功耗将产生热，且熔线的温度将因产生的热而升高。随着温度的升高，熔线的晶粒会长大或变化，且晶界会熔化。熔线电阻的增加可归因于此现象。
然后，连接点处的电压快速降低至约0V。这表明，熔线的电阻变至无穷大，即熔线熔断。该曲线图示出了电压快速下降至零后的一些不规则振动，这可归因于连接点处的快速电压变化，而不是流过熔线的电流变化的结果。
刚好在快速下降前的瞬间称作“熔线即将熔断”。在此瞬间，漏电流为ID1′，连接点处的电压为VDSO′，且熔线电阻为Rf′。于是，
VDSO′＝VDD-(Rf′×ID1′)    (5)。
熔线即将熔断时连接点处的电压低于选择晶体管刚好导通后的电压，VDSO′＜VDSO，这表明，在熔线上施加了更高的电压。此外，ID1′＜ID1，这表明流经熔线的电流降低，且Rf′＞Rf，这表明熔线的电阻降低。在典型的MOS晶体管特性中，电源电压VDD设置为5V，施加到选择晶体管3栅极端5c的计划电压Vp为5V，并且通过改变熔线元件1的电阻，利用方程(2)或(3)，计算熔线元件1的功耗。
在此文中，选择晶体管的饱和区起始处的漏极电压、即漏极电流开始取几乎恒定值处(或漏极电流随漏极电压以显著低于增长区10a的速率近似线性地增大处)的电压被称作饱和电压。更具体地说，在饱和区的线性特性中，电流值增大到线性特性的98％的漏电压称作饱和电压。
图3是熔线元件和源极-漏极电压的功耗PF之间的关系曲线。在图3中，还示出了选择晶体管的漏极电流-电压特性。如方程(2)给出，熔线元件的功耗PF是施加到熔线元件的电压和流经熔线元件的漏电流的乘积。随着熔线元件电阻的变化，VDs和IDI也变化。
如图3所示，当选择晶体管的源极-漏极电压VDS升高时，熔线元件的功耗增大并在VDS＝1.5V时取最大值。该漏电流处于线性区之外和临界区之中。当源极/漏极电压VDS超过1.5V时，漏电流的增大变小，并且因为施加到熔线元件的电压降低，所以熔线元件的功耗逐渐减小。随着漏电流进入饱和区，熔线元件的功耗线性地减小。
一般的熔线元件设置为其工作点处于选择晶体管的饱和区，如大约3V。因此，熔线电路的功耗、选择晶体管的功耗大于总电源功耗的一半。因此，击穿熔线元件的熔线元件功耗的比率变小。
基于上述的理论和试验研究，本发明人注意到，熔线电路的工作点最好不设置在选择晶体管的饱和区而设置在饱和区与线性区之间的边界区，即临界区。通过在临界区设置工作点，对于熔线电路的总功耗，可以使熔线元件的功耗比率变大。换言之，可以使选择晶体管中的功率损耗比变小。
即使刚好在选择晶体管之后的负载曲线穿过源极-漏极I-V特性曲线的转变区(transition region)，如果熔线即将熔断时的负载曲线穿过源极-漏极I-V特性曲线的线性上升区，则可用功率变小，如图3中可看到的那样。这可导致不能使熔线熔断。于是，优选的是，熔线元件的电阻值和选择晶体管的特性如此选择，以使熔线即将熔断时的负载曲线穿过源极-漏极I-V特性曲线的转变区。
参考图2A，负载曲线LC1′优选地得以选择，以穿过选择晶体管的I-V特性曲线的转变区10c，用以有效且稳定地熔断熔线。
联系这些研究，下面将参考附图4和5对根据本发明实施例的半导体器件进行描述。
图4是根据实施例的半导体器件的平面图。图5是图4中的半导体器件沿V-V’线的截面图。图4和图5所示的半导体器件表示图1所示熔线电路的具体结构。下面将描述熔线电路的制作过程。
如图4和图5所示，通过硅的局部氧化(LOCOS)，在半导体基底11的p型井(杂质浓度：1016～1017cm-3)的预定区域中形成一个隔离区2a，2b。绝缘区可以通过浅沟槽隔离(STI)代替LOCOS形成。隔离区2a，2b确定形成晶体管的有源区。在有源区的表层中植入离子以稍微增大p型杂质浓度，从而调节阈值电压。
在有源区的表面上例如通过热氧化形成氧化硅栅极绝缘膜15a。在栅极绝缘膜15a上形成例如polycide(硅化物/聚晶硅的叠层)的栅电极17。对聚晶硅掺入约1020cm-3的n型杂质。Polycide的概念指包括硅化物。栅电极可以只由聚晶硅制成。
在形成栅电极17的同时，在隔离区2a上形成用作熔线元件的polycide层(或聚晶硅层)23。
可以在栅电极17的侧壁上形成侧间隔绝缘膜15b。在此情形中，还在熔线元件23的侧壁上形成侧间隔物。在形成侧间隔物之前，进行对LDD(轻微掺杂的漏极)的离子置入，从而形成一个具有1017～1018cm-3的n型杂质浓度的LDD区。
形成侧间隔物之后，在栅电极17两侧上的半导体基底区域中以较高的杂质浓度(1020～1021cm-3)植入n型杂质。因此在栅电极两侧上的半导体基底中形成源极/漏极区5a/5b，并且还在栅电极17和熔线元件23中掺入杂质，使得电阻降低。
在半导体基底上形成例如由二氧化硅制成的层间绝缘膜21，覆盖栅电极17和polycide电阻层23。在层间绝缘膜21上形成到达栅电极17两侧上的源极/漏极区5a/5b的穿孔18a和18b，还形成到达polycide层23相反端上表面的穿孔25和27。
形成一个第一布线层31a，该层通过穿孔25与熔线层23一端的上表面接触。此时，形成一个通过穿孔27与熔线层23另一端的上表面接触并通过穿孔18a与源极/漏极区5a接触的第二布线层31b。另外，形成一个经穿孔18b与源/漏区5b接触的第三布线层31c。
如图4所示，形成一个连结到熔线元件1和选择晶体管3的用于读出储存数据的读出端7a，其中选择晶体管3从第二布线层31b分出。类似地，形成一个第五布线层7b，该层从栅极端5c延伸并构成一个输入端，用于击穿熔线元件1的计划电压施加到该输入端。还形成一个把电源电压VDD施加到熔线元件1一端的端子7c和把地电势施加给源极/漏极区5b的端子7d。
利用上述方法，可以形成具有熔线元件1和MOSFET的选择晶体管3的熔线电路。
下面参见图6和7描述熔线电路的特性。图6是当改变选择晶体管的栅极电压Vg时熔线电路的电流-电压特性曲线。图7是熔线电路的电流-电压特性曲线。电源电压由VDD表示。施加到选择晶体管栅极端以击穿熔线元件的计划电压由Vp表示。L线条表示熔线电阻为Rf时熔线元件的电流-电压特性。
如图6所示，随着施加到选择晶体管栅极端的栅极电压Vg从Vg1变到Vg2再到Vg3，选择晶体管的漏电流ID增大。选择晶体管的I-V特性曲线和熔线元件的I-V特性曲线之间的交叉点也从P1变到P2再到P3。电源电压VDD和在工作点P的漏电压之间的压差是施加到熔线元件的电压。因此，随着栅极电压Vg升高，熔线元件的功耗增大。因为可以获得足以击穿熔线元件的漏电流，所以使用工作点P3。选择熔线元件的电阻值，使得可以在工作点P3处于线性区R1和饱和区R2之间的临界区R3的状态下击穿熔线元件。
下面将参见图7描述工作点P3附近的工作情况。
在给选择晶体管的栅电极施加计划电压Vp的状态下，漏极电流-电压特性由L1表示。由具有特性L1的选择晶体管和熔线元件组成的熔线电路在线性区R1和饱和区R2之间的临界区R3有一个工作点P3(熔线元件和选择晶体管之间的节点)。选择晶体管在工作点P3的源极/漏极电压由Vm表示，在工作点P3的漏电流由Im表示。漏电流Im等于流经熔线元件的电流。熔线元件的电阻值由Rf表示。
如果工作点处于临界区R3，则选择晶体管的功耗可以变得很小。要在临界区设置工作点，熔线元件有一个处于从曲线L2和L3算出的电阻值之间范围的电阻即足矣。曲线L2表示工作点P3位于临界区R3中最高电压测时具有此电阻值的熔线元件的电流-电压特性，曲线L3表示工作点P3位于临界区R3中最低电压侧时具有此电阻值的熔线元件的电流-电压特性。
最好将熔线元件的电阻值设置成这样的一个值，即第二电压(在此例中的源电压，地电势)和熔线元件与选择晶体管之间的节点(连结点)处的电压之差低于在给选择晶体管的栅极端施加计划电压的状态下MOS晶体管的漏电流开始饱和时的漏电压。在此情况下，可以降低对击穿熔线元件没有贡献的无效电压比。
最好把熔线元件的电阻值设置成这样的一个值，即第二电压和熔线元件与选择晶体管之间连结点处的电压之差高于在给选择晶体管的栅极端施加计划电压的状态下线性区的漏电压，其中在该线性区中MOS晶体管的漏电流与漏电压成正比。在此情况下，可以充分的利用MOS晶体管的驱动能力，并且可以把晶体管的大小做的按照需要的那样小。因此可以减小晶体管所占据的面积。
最好把熔线元件的电阻值设置成这样的一个值，即能够击穿熔线元件的最小功率不小于由MOS晶体管的电流-电压特性曲线算出的熔线元件最大功耗的90％。晶体管的特性通常有10％的变量。最好有这样一个10％的容限，以便最小的晶体管也可以很容易地流出最佳电流。
最好把熔线元件的电阻值设置成这样一个值，即从熔线电流-电压特性中算出的熔线元件的击穿电流处于MOS晶体管饱和电流的80％～98％。在此情况下，即使有一些制造偏差，也可以达到足以击穿熔线元件的功率。
由曲线L1表示的选择晶体管的漏电流-电压特性是施加给选择晶体管栅极端的计划电压Vp处的特性。一般地，计划电压是一个施加给熔线电路、以便充分地导通选择晶体管的电压(第一电压：电源电压)。
考虑到晶体管上的电压降，计划电压可以设置得稍小于电源电压。另一方面，计划电压可以设置得稍高于电源电压(第一电压)，以便使选择晶体管进入一个有足够低电阻的导通状态。这些计划电压被称作“大致等于”第一电压。
利用上述设置，可以减小选择晶体管的功耗，并且可以高效地利用施加给熔线电路的功率击穿熔线元件。可以使击穿熔线元件所需的选择晶体管的栅极宽度变窄，使得可以减小熔线电路占据的面积。
熔线元件和选择晶体管串联之后，按照下述任意一种方法击穿熔线元件。
下面将描述第一设置法。
在熔线元件和选择晶体管串连连结的相反端之间施加第一电压，第一电压高于选择晶体管的漏电流开始饱和时的漏电压。给选择晶体管的栅电极施加一个预定的计划电压。在熔线元件和选择晶体管之间连结点处的电压高于选择晶体管线性增长区中的漏电压并低于饱和区中漏电压的状态下击穿熔线元件。
下面将描述第二设置法。
在熔线元件和选择晶体管串连连结的相反端之间施加第一电压，第一电压高于选择晶体管的漏电流开始饱和时的漏电压。给选择晶体管的栅电极施加一个预定的计划电压。在此情况下，将计划电压设置成这样一个值，即从熔线元件特性曲线算出的熔线元件的功耗不小于为从算出的熔线元件电流-电压特性获得的最大功耗的90％。通过这种设置击穿熔线元件。
下面将描述第三设置法。
在熔线元件和选择晶体管串连连结的相反端之间施加第一电压，第一电压稍高于选择晶体管的漏电流开始饱和时的漏电压。给选择晶体管的栅电极施加一个预定的计划电压。在此情况下，将计划电压设置成这样一个值，即熔线元件和选择晶体管之间连结点处的电压落在允许有选择晶体管的饱和漏电流80％～98％的电流流动的电压范围。通过这种设置击穿熔线元件。
选择晶体管和熔线元件的特性随环境而变化，尤其是随温度变化。如果有一个温度变化，则需要充分考虑由温度变化导致的特性变化来设计选择晶体管和熔线元件。
以上已结合优选实施例描述了本发明。但本发明不限于上述实施例。对本发明所作的各种改型、改进和组合等对于本领域的技术人员来说都是显而易见的。

Claims (20)

1.一种半导体器件，包括：
能够被流经的电流电击穿的熔线元件，第一电压施加到该熔线元件的一端；和
具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于所述熔线元件的另一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加到其它的源极和漏极端，
其特征在于：
选择第一和第二电压、所述MOS型晶体管的特性以及所述熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，所述熔线元件可以被击穿；和
把所述熔线元件的电阻值设置成这样一个值，即当给栅极端施加计划电压时，连结点的电压与第二电压之间的压差低于漏电流开始饱和时的所述MOS型晶体管的漏电压。
2.如权利要求1所述的半导体器件，其特征在于，还把所述熔线元件的电阻值进一步设置成这样一个值，即在给栅极端施加计划电压时，连结点处的电压与第二电压之差高于线性区中的漏电压，其中所述MOS型晶体管的漏电流与漏电压成正比。
3.如权利要求1所述的半导体器件，其特征在于，所述MOS型晶体管的计划电压近似等于第一电压。
4.如权利要求1所述的半导体器件，其特征在于，所述MOS型晶体管的栅极端和所述熔线元件由同一层制成。
5.如权利要求1所述的半导体器件，其特征在于，所述的同一层由polycide制成。
6.一种半导体器件，包括：
能够被流经的电流电击穿的熔线元件，第一电压施加到所述熔线元件的一端；和
具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于所述熔线元件的另一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加到其它的源极和漏极端，
其特征在于：
选择第一和第二电压、所述MOS型晶体管的特性以及所述熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，所述熔线元件可以被击穿；和
所述熔线元件的电阻值进一步设置成能够击穿所述熔线元件的最小功率不小于从所述MOS型晶体管的电流-电压特性曲线算出的所述熔线元件最大功耗的90％。
7.如权利要求6所述的半导体器件，其特征在于，所述MOS型晶体管的栅极端和所述熔线元件由同一层制成。
8.如权利要求7所述的半导体器件，其特征在于，所述的同一层由polycide制成。
9.一种半导体器件，包括：
能够被流经的电流电击穿的熔线元件，第一电压施加到所述熔线元件的一端；和
具有源极、栅极及漏极端的MOS型晶体管，该晶体管还有一个位于所述熔线元件的另一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加到其它的源极和漏极，
其特征在于：
选择第一和第二电压、所述MOS型晶体管的特性以及所述熔线元件的电阻值，使得当给栅极端施加预定计划的电压时，所述熔线元件可以被击穿；和
所述熔线元件的电阻值进一步设置成使所述熔线元件的击穿电流处于所述MOS型晶体管饱和漏电流的80％～98％。
10.如权利要求9所述的半导体器件，其特征在于，所述MOS型晶体管的栅极端和所述熔线元件由同一层制成。
11.如权利要求10所述的半导体器件，其特征在于，所述的同一层由polycide制成。
12.一种制造半导体器件的方法，包括步骤：
在基底上形成串连连结的熔线元件和MOS型晶体管，熔线元件能够被流经的电流电击穿，并且MOS型晶体管具有源极、栅极和漏极端以及一个位于熔线元件的另一端和源极与漏极端之一之间的连结点；和
在熔线元件的另一端与其它源极和漏极之间施加一个电压，该电压高于漏电流开始饱和时MOS型晶体管的漏电压，给栅极端施加一个预定的计划电压，和通过把熔线元件和MOS型晶体管之间连结点的电压设置为一个低于MOS型晶体管处于漏电流饱和的饱和区时漏电压的电压而击穿熔线元件。
13.一种制造半导体器件的方法，包括步骤：
在基底上形成串连连结的熔线元件和MOS型晶体管，熔线元件能够被流经的电流电击穿，第一电压施加到熔线元件的一端，MOS型晶体管具有源极、栅极和漏极端以及一个位于熔线元件的一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加给其它的源极和漏极端；和
在熔线元件的另一端与其它源极和漏极之间施加一个电压，该电压高于漏电流开始饱和时MOS型晶体管的漏电压，给栅极端施加一个预定的计划电压，和通过把MOS型晶体管连结点的电压设置在这样一个范围而击穿熔线元件：熔线元件的功耗不小于由MOS型晶体管的电流-电压特性算出的熔线元件最大功耗的90％。
14.一种制造半导体器件的方法，包括步骤：
在基底上形成串连连结的熔线元件和MOS型晶体管，熔线元件能够被流经的电流电击穿，第一电压施加到熔线元件的一端，MOS型晶体管具有源极、栅极和漏极端以及一个位于熔线元件的一端和源极与漏极端之一之间的连结点，低于第一电压的第二电压施加给其它的源极和漏极端；和
在熔线元件的另一端与其它源极和漏极之间施加一个电压，该电压高于漏电流开始饱和时MOS型晶体管的漏电压，给栅极端施加一个预定的计划电压，和通过把熔线元件和MOS型晶体管之间连结点的电压设置在MOS型晶体管饱和电流的80％～98％流经的电压范围而击穿熔线元件。
15.如权利要求1所述的半导体器件，其特征在于，所述熔线元件的所述电阻值为熔线元件即将熔断时的值。
16.如权利要求6所述的半导体器件，其特征在于，所述熔线元件的所述电阻值为熔线元件即将熔断时的值。
17.如权利要求9所述的半导体器件，其特征在于，所述熔线元件的所述电阻值为熔线元件即将熔断时的值。
18.如权利要求12所述的制造半导体器件的方法，其特征在于，所述熔线元件的所述电阻值为熔线元件即将熔断时的值。
19.如权利要求13所述的制造半导体器件的方法，其特征在于，所述熔线元件的所述电阻值为熔线元件即将熔断时的值。
20.如权利要求14所述的制造半导体器件的方法，其特征在于，所述熔线元件的所述电阻值为熔线元件即将熔断时的值。
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