TWI235456B - Semiconductor device having fuse and its manufacture method - Google Patents

Semiconductor device having fuse and its manufacture method Download PDF

Info

Publication number
TWI235456B
TWI235456B TW091132855A TW91132855A TWI235456B TW I235456 B TWI235456 B TW I235456B TW 091132855 A TW091132855 A TW 091132855A TW 91132855 A TW91132855 A TW 91132855A TW I235456 B TWI235456 B TW I235456B
Authority
TW
Taiwan
Prior art keywords
voltage
fuse element
drain
source
current
Prior art date
Application number
TW091132855A
Other languages
English (en)
Other versions
TW200301956A (en
Inventor
Takayuki Kamiya
Masayoshi Omura
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Publication of TW200301956A publication Critical patent/TW200301956A/zh
Application granted granted Critical
Publication of TWI235456B publication Critical patent/TWI235456B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Description

1235456⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關申請案交叉參考 本申請案係根據2001年1 1月6日提出的日本專利申請案 號2001-340872，此處以引用的方式將其全部内容併入本文 中 〇 發明背景 A) 發明領域 本發明係關於一種具熔絲的一半導體裝置及其製造方 法，更明確地說，係關於使用於一半導體積體電路之一微 調電路或一冗餘電路中的溶絲元件方面的技術。 B) 相關技術說明 一微調電路及一冗餘電路經常會以一半導體積體電路來 構成。如果將具有熔絲元件的熔絲電路當作微調電路或冗 餘電路的話，便可在製造半導體積體電路期間或是之後， 進行微調處理及類似的處理，以便對該電路的特徵曲線作 最大的改良。 圖1中的日本專利特許公開申請案第HEI-7-307389號所發 表的電路具有複數個並聯電路，每個並聯電路皆是由一熔 絲元件及一 MOS電晶體串聯所組成。該份申請案提到，用 以獲取燒斷熔絲元件之燒斷電流所需要的電流驅動能力與 選擇電晶體的閘極寬度W具有下面的函數關係： Id=^C0X(W/L)X(1/2)x(Vgs-Vy)2 其中，ID是飽和區中的選擇電晶體汲極電流，μ是載子的 移動率。0：^是選擇電晶體的閘極電容值，W是閘極寬度， -6- Π35456(2) 發明說明續 f .Άα·α、 L是閘極長度。VQS是閘極-源極電壓，而VpS」】是臨界電壓。 如果用以燒斷熔絲元件所需的飽和汲極電流值ID已知的 話，便可利用上述的等式估算出能夠燒斷該熔絲元件電晶 體閘極寬度W(尺寸）。此分析方式假定可利用MOS電晶體 的飽和電流來燒斷一溶絲。 為熔融及燒斷一熔絲元件，必須讓電流流過該熔絲元 件，並且將其溫度加熱至熔點以上。舉例來說，如果使用 單晶矽或多晶矽作為熔絲元件的材料時，由於矽的熔點約 高達1420°C，因此便需要非常大的電流。所以，選擇電晶 體的尺寸便必須非常大，如此一來便無法達到裝置元件的 高度整合結果。根據上述的公開申請案，可利用具高電流 驅動能力的雙極電晶體當作選擇電晶體，以便獲取大電 流。 最近的積體電路都是以MOSFET所構成的MOS型1C作為基 礎裝置元件。如果希望以MOS型1C構成雙極電晶體的話， 元件的結構將會變得非常複雜，並且還需要額外的製程。 發明概要 本發明的其中一項目的係減少具有熔絲元件及選擇電晶 體之熔絲電路所佔據的面積；以及利用MOSFET以MOS 1C 的方式構成該選擇電晶體並且減少該選擇電晶體所佔據的 面積。 根據本發明的其中一項觀點，提供一種半導體裝置，其 包括··一熔絲元件，藉由通過電流便能夠以電氣方式將其 燒斷，在該熔絲元件其中一端施加一第一電壓；一 MOS型 一位於該熔 連接點，以 和汲極端點 、該MOS型 必須經過選 時便能夠燒 須設定成一 連接點的電 電晶體的汲 裝置，其包 方式將其燒 一 MOS型電 位於該熔絲 接點，以及 汲極端點之 該MOS型電 經過選擇， 能夠燒斷該 一步地設定 不會小於該 曲線計算得 1235456 (3) 電晶體，其具有源極、閘極和汲極端點，以及 絲元件另一端與源極和汲極端點之一端點間的 及一低於該第一電壓的第二電壓係施加至源極 之另一端點，其中：該第一電壓和該第二電壓 電晶體的特徵曲線以及該熔絲元件的電阻值 擇，以便在施加預設的程式化電壓至閘極端點 斷該熔絲元件；以及，該熔絲元件的電阻值必 數值，當施加該程式化電壓至閘極端點時，該 壓與該第二電壓間的電壓差必須低於該MOS型 極電流開始飽和時的汲極電壓。 根據本發明的另一項觀點，提供一種半導體 括··一熔絲元件，藉由通過電流便能夠以電氣 斷，在該熔絲元件其中一端施加一第一電壓； 晶體，其具有源極、閘極和汲極端點，以及一 元件另一端與源極和汲極端點之一端點間的連 一低於該第一電壓的第二電壓係施加至源極和 另一端點，其中：該第一電壓和該第二電壓、 晶體的特徵曲線以及該熔絲元件的電阻值必須 以便在施加預設的程式化電壓至閘極端點時便 熔絲元件；以及，該熔絲元件的電阻值必須進 成一數值，讓能夠燒斷該熔絲元件的最小功率 熔絲元件經由該MOS型電晶體之電流-電壓特徵 到的最大消耗功率的90%。 根據本發明的另一項觀點，提供一種半導體裝置，其包 發明說明績頁 1235456 (句 括：一熔絲元件，藉由通過電流便能夠以電氣方式將其燒 斷，在該熔絲元件其中一端施加一第一電壓；一 MOS型電 晶體，其具有源極、閘極和汲極端點，以及一位於該熔絲 元件另一端與源極和汲極端點之一端點間的連接點，以及 一低於該第一電壓的第二電壓係施加至源極和汲極端點之 另一端點，其中：該第一電壓和該第二電壓、該MOS型電 晶體的特徵曲線以及該熔絲元件的電阻值必須經過選擇， 以便在施加預設的程式化電壓至閘極端點時便能夠燒斷該 熔絲元件；以及，該熔絲元件的電阻值必須進一步地設定 成一數值，讓該熔絲元件的燒斷電流介於該MOS型電晶體 之飽和汲極電流的80%至9 8%範圍之間。 供應給該半導體裝置的功率可有效地用以燒斷該熔絲元 件。 根據本發明的進一步觀點，提供一種製造半導體裝置的 方法，其包括下面步驟：在基板上串聯一熔絲元件及一 MOS 型電晶體，其中，該熔絲元件藉由通過電流便能夠以電氣 方式將其燒斷；該MOS型電晶體具有源極、閘極和汲極端 點，以及一位於該熔絲元件其中一端與源極和汲極端點之 一端點間的連接點；將一高於該MOS型電晶體汲極電流開 始飽和時的汲極電壓的電壓施加至該溶絲元件另一端與源 極和汲極端點之另一端點之間；施加一預設的程式化電壓 至該閘極端點，並且藉由將位於該熔絲元件與該MOS型電 晶體之間的連接點的電壓設定成低於該MOS型電晶體在飽 和區中其汲極電流飽和時的汲極電壓的電壓，以便燒斷該 1235456 (5) 熔絲元件。
根據本發明的另一項觀點，提供一種製造半導體裝置的 方法，其包括下面步驟··在基板上串聯一熔絲元件及一 MOS 型電晶體，其中，該熔絲元件藉由通過電流便能夠以電氣 方式將其燒斷，在該熔絲元件其中一端施加一第一電壓； 該MOS型電晶體具有具有源極、閘極和汲極端點，以及一 位於該熔絲元件其中一端與源極和汲極端點之一端點間的 連接點；將低於該第一電壓的第二電壓施加至源極和汲極 端點之另一端點；將一高於該MOS型電晶體汲極電流開始 飽和時的汲極電壓的電壓施加至該熔絲元件另一端與源極 和汲極端點之另一端點之間；施加一預設的程式化電壓至 該閘極端點，並且藉由將該MOS型電晶體的連接點的電壓 設定在一電壓範圍之中用以燒斷該熔絲元件，其中該熔絲 元件的消耗功率不會小於該熔絲元件經由該MOS型電晶體 之電流-電壓特徵曲線計其得到的取大消耗功率的9 0 %。
根據本發明的另一項觀點，提供一種製造半導體裝置的 方法，其包括下面步驟：在基板上串聯一熔絲元件及一 MOS 型電晶體，其中，該熔絲元件藉由通過電流便能夠以電氣 方式將其燒斷，在該熔絲元件其中一端會施加一第一電 壓；該MOS型電晶體具有源極、閘極和汲極端點，以及一 位於該熔絲元件其中一端與源極和汲極端點之一端點間的 連接點；將低於該第一電壓的第二電壓施加至源極和汲極 端點之另一端點；將一高於該MOS型電晶體汲極電流開始 飽和時的汲極電壓的電壓施加至該熔絲元件另一端與源極 -10- 1235456 (6) IMP勝 η'、‘ w …,. 和汲極端點之另一端點之間；施加一預設的程式化電壓至 該閘極端點，並且藉由將位於該熔絲元件與該MOS型電晶 體之間的連接點的電壓設定在一電壓範圍之中用以燒斷該 熔絲元件，其中，該MOS型電晶體之飽和電流會有80%至 9 8 %流過。 如上述，在由串聯的熔絲元件及選擇電晶體所構成的熔 絲電路中，供應給該熔絲電路的功率可有效地用以燒斷該 熔絲元件。因此，便可減少該選擇電晶體所佔據的面積。 圖式簡單說明 圖1所示的係一具有熔絲元件及MOSFET之熔絲電路的電 路圖，該MOSFET係當作該熔絲元件的一選擇電晶體。 圖2A所示的係用以作為一選擇電晶體的MOSFET之一般 電流-電壓特徵曲線關係圖。 圖2B所示的係位於一選擇電晶體與一熔絲之間的互連點 電壓與時間的變化關係圖。 圖3所示的係一熔絲消耗功率與一源極-汲極電壓的關係 圖。 圖4所示的係根據本發明具體實施例之一半導體裝置的 平面圖。 圖5所示的係沿著圖4的直線V-V’所得到的該半導體裝置 的剖面圖。 圖6所示的係一具體實施例之一半導體裝置的電流-電壓 特徵曲線關係圖，圖中顯示出選擇電晶體的操作點變化與 閘極電壓間的關係。 發明說明續頁 035456(7) 圖7所示的係一具體實施例之半導體裝置的電流-電壓特 徵曲線關係圖，圖中顯示出改變熔絲元件的電阻值之後， 讓操作點進入過渡區。 較佳具體實施例說明 在此具體實施例中，「熔絲元件」一詞代表的是當流過 至少等於預設值的電流時便會燒斷的元件。「選擇電晶體」 一詞代表的是與熔絲元件串聯的電晶體，其可判斷電流是 否會流過該熔絲元件，如果會流過的話，便可決定其電流 *5* 〇 在說明本發明的具體實施例之前，先參考圖1至3說明本 發明的原理。 圖1所示的係一具有熔絲元件及一 η型通道M0S型場效電 晶體（M0SFET)之熔絲電路的電路圖，該M0SFET係當作該 熔絲元件的選擇電晶體。圖2Α所示的係作為選擇電晶體的 M0SFET之一般電流-電壓特徵曲線關係圖。圖2Β所示的係 位於選擇電晶體3與熔絲1之間的互連點7a之電壓與時間的 變化關係圖。圖3所示的係熔絲功率消耗與M0S型場效電 晶體之源極-沒極電壓·的關係圖。 如圖1所示，一熔絲電路A具有一熔絲元件1及一選擇電 晶體3，該選擇電晶體係由M0S型的FET所構成，並且與該 熔絲元件串聯。 舉例來說，該熔絲元件1的其中一端1 a係連接至電源供 應器電壓VDD。該熔絲元件的另一端1 b則係連接至該選擇 電晶體3的汲極端點5 a。該選擇電晶體3的源極端點5 b則係 1235456
連接至接地（GND)。 如圖2A所示，該選擇電晶體3沒極電流·電壓特徵 有線性增強區l〇a及飽和區1〇 、 在、，果性£ l〇a中，沒極兩 壓VDS相當低’當沒極電壓Vds增加時，沒極電流1〇 : 乎以線…式增加。在飽和區10b中，彡及極(對源極曰： 壓VDS相當❺，而JL不論汲極電壓、大小*何，通二 流過-怪定的沒極電流。在實際的情形中，在飽 曰 當沒極電壓增加時’有時候沒極電流亦會緩緩地增力… 樣的情形，在沒極電流隨著沒極電壓幾乎以線性 變的區域中(變化率遠低於線性增強區…中的變化二改 便可將其稱為飽和區。在竣降 ， 在、.果性£及飽和區之間存在一 域，在此區域中，汲極雷，、云沾祕上* U區 U W立曰加率與汲極電壓的择力 並無任何比例關係。此區域稱為過渡區心。實際:口率 法明確地區分出過渡區 '線性區及飽和區。所…， 以下面的方式來定義：過沪 〇人可 我過履E的其中一端係低於飽和 性特徵曲線2 0 %的雷产赴工# 匕、·泉 ^包心點，而其另一端則係低於飽和 性特徵曲線2 °/〇的電流點。 、泉 嫁絲元件1的電流-電屙牿 . 土特徵曲、，泉一般都是指電流盍心厭 成正比的線性特徵曲線。 一 ％壓 曰触。、日 所以位於熔絲元件1與選擇雷 曰口姐3足間的連接點（節 與熔絲开株〗、 、）7的ι壓便相當於選擇電晶體3 ^ 〈間的電泥•電壓特徵曲線中的連接點 點)處的汲極電壓(即在 勺連接點(操作 連接點7的電壓)。 處的坪細說明中’可以's。代表 如圖2 A所示，跨接在 — 落熔絲兀件1兩端的電壓VF等於 #:曰月耸W獄貢: 1235456 (9) (VDD-VDS〇) °施加至選擇電晶體3的源極及汲極之間的電壓 VTR則等於VDS0。 選擇電晶體3的消耗功率Ρτ及熔絲元件1的消耗功率？!：可 以下面的等式（1)及（2)求出： Ρτ-VdsoxId 1 …（1)
Pf=(Vdd-VDS0)xIDi …（2) 其中，ID1是當施加預設的程式化電晶體壓Vp至選擇電晶體 3的閘極端點5 c時流經熔絲元件1與選擇電晶體3串接的電 流。 吾人發現，在燒斷該熔絲期間，由多晶矽製成的熔絲的 電阻值可能會提高。在圖2A中，負載曲線從LC1偏移到LC1’ 所代表的便是此種變化。負載曲線LC1代表的是該選擇電 晶體剛開啟時的狀態，而負載曲線L C Γ代表的則是燒斷該 熔絲之前的狀態。其源極-汲極電壓會從VDSQ降低至VDSQ，。 汲極電流則會從ID1降低至ID1，。因此，該熔絲的功率消耗 便會成為
Pf，= (Vdd-VDS0，)xIDi’ （3) 圖2B所示的係，圖1的電路中，位於選擇電晶體3與熔絲 1之間的互連點之電壓與時間的變化關係圖。當閘極電壓Vp 是0V時，選擇電晶體關閉，而互連端點7a的電壓則是源極 電壓VDD( = 5V)。當閘極電壓Vp升高至5V時’選擇電晶體3 開啟，電流ID1會流過熔絲1。跨接在該熔絲1的壓降會讓互 連端點7a的電壓降低VDS〇。此時，該熔絲的電阻值可以Rf 表示，而電壓VDSQ則可表示成： -14- 發明說明續頁 1235456 (10) VDs〇^VDD-(RfxID1) 隨著電流流過該熔絲的時 通常都會因為少許及不規則 示熔絲電阻值增加。 (4) 間的增加，該互連點處的電壓 的誤差而緩慢地降低。這即表 當斷線或截止電 會生熱，所產生的 度的提高，該熔絲 絲中的功率消耗便 溫度。隨著熔絲溫 改變，因而便可能 流流過’丨谷絲時，該少容 熱則會提高該熔絲的 中的顆粒便會長大或 熔化顆粒邊界。溶絲電阻值的增加可歸因於此種現象。 隨即’該互連點的電壓便會迅速地降低到〇v左右。這即 表示溶絲電阻值便成無限大，也就是，該熔絲已經被燒斷。 從該圖可看出’在電壓便迅速地降低到心之後會出現些許 的追逐擺動，這係因為該互連點的電壓可以快速地變化， 但是流經違溶絲的電流卻無法立即改變所造成的纟士果 在快速降低之前的位置可視為「熔絲即將燒斷」。此時， 汲極電流為iD1’，該互連點的電壓為vds〇,，而該熔絲的電 阻值則為Rf’。同時， VDso "VDD-(Rf，xIDr) (5) 熔絲即將燒斷時該互連點的電壓會低於該選擇電晶體剛 開啟時的電壓，VDS〇，<VDS〇，其意味著有更高的電壓跨接 在該熔絲上。同時，ID1，<ID1，其意味著流過該熔絲的電流 降低’而Rf’>Rf則意味著該熔絲的電阻值增加。 在一瓜的MOS電晶體特徵曲線中，電源供應器心
^ VDD 會設為5 v ’施加至選擇電晶體3的閘極端點5c的程式化電 壓Vp會設為5V，而改變熔絲元件i的電阻值時，利用 〒八（2) -15- (11) !235456 或（3)便可計算出該溶絲元…的消耗功率。 在此詳細說明中，選擇電晶 十 日9睹開始飽和的區域處的汲極 电壓（也就是，汲極電流開始呈 ^ … 口王現幾乎恆疋的數值時的雷 壓，或汲極電流隨著汲極電爆 兒&所王現的近似線性增加率读 小於增強區1 〇 a中的增加率時 、 千哼的電壓）便稱為飽和電壓。 明確地說’在飽和區的綠性特徵曲線中，#電流值增加： 該線性特徵曲線的98%時^極電壓便稱為飽和電壓。 圖3所示的係溶絲元件消 耗力率PF與源極_汲極電壓的關 係圖。圖3所示的係該熔蛘 〇 糸兀件的汲極電流。當熔絲元件 的電阻值改變日争’ v“iD1亦會改變。 如圖3所示，當該選擇兩曰 %日日a豆的源極·沒極電壓V弁古 該熔絲元件的消耗功率合抽^ i DS升问， ^印曰加，並且在Vds=1.5V附近的位 置會產生取大值。其汲極兩 仫 让見k已經跑到線性區外面， 過渡區之中。當源極/沒λ 、入 極电壓VDS超過ι·5ν時，汲極 增加的數量會變小，而 、 让兒< 為跨接在該熔絲元件的電壓 低，所以，該熔絲元件 ]书壓降 〕4耗功率便會逐漸地減低。去、、s 極電流進入飽和區時，好^ 117 ^ 低 ^ 絲的消耗功率便會呈線性地減 一般的熔絲元件都合狀 曰將其操作點設定在該選擇電晶 飽和區中，例如在3V附近^ 擇％阳隨的 功率來說，該選擇電^ ，對該熔絲電路所消耗的 的 "耗的功率會超過總電源功率 用以繞斷該熔絲元件所消耗的功率中 該熔絲元件所消耗的功率 午中， 刀+比例相當低。 基於上述的理論及實驗 耳驗研究結果，本案發明人發現到， -16- (12) (12)1235456 最好不要將該熔絲電路的操作點設定在該選擇電晶體的飽 ， 和區中，較佳的係，能夠設定在飽和區與線性區之間的邊 界區域中（即過渡區）。將操作點設定在過渡區中，對該橡 絲電路總消耗功率來說，該熔絲元件所消耗的功率比例便 會提高。換言之，損失在該選擇電晶體中的功率比例會變， 得比較小。 雖然該選擇電晶體剛開啟時的負載曲線會經過源極、 極Ι-ν特徵曲線的過渡區，不過從圖3可看出，如果該熔絲 即將燒斷時的負載曲線穿過源極-汲極特徵曲線的線性· 增強區的話，可用的功率便會變小。如此一來便可能無法 將熔絲燒斷。因此，吾人希望該熔絲元件的電阻值及該選 擇電晶體的特徵曲線經過選擇之[該熔絲即將燒斷時的 負載曲線能夠穿過源極-汲極IeV特徵曲線的過渡區。 參考圖2A ’車父佳的係，負載曲線LC1，經過選擇之後其會 穿過孩選擇電晶體的IeV特徵曲線的過渡區丨〇c，以便有效 且穩定地將溶絲燒斷。 配合該些研究結果，現在將參考圖4及5說明根據本發明_ 之具體實施例的半導體裝置。 圖4所示的係根據本發明之半導體裝置的平面圖。圖5所< π的係々著圖4的直線V_v，所得到的該半導體裝置的剖面·· 圖。圖4及5中的半導體裝置顯示的係圖^之熔絲電路的特· 定結構。現在將說明熔絲電路的製程。 如圖4及5所tf，可利用矽局部氧化（L〇c〇s)技術在半導 體基板11的p型井（雜質濃度：1〇1δ至i〇17cm，預設區域中形 •17- 1235456 (13)
成隔離區2a、2b。亦可以淺溝渠隔離技術（STI)取代LOCOS 7成〉隔離區。隔離區2a、2b會界定出可形成電晶體的主 動區。可將離子植入該主動區的表面層之中，提高P型雜 質濃度，以便調整臨界電壓。 舉例來說’可利用熱氧化技術在該主動區的表面中形成 由氧化石夕所構成的閘極絕緣膜1 5 a。舉例來說，可在該閘 W "表膜l5a之上开> 成由聚合石夕化物（polycide)(石夕化物/多晶 石夕層壓、結構）所構成的問極電極1 7。多晶碎可以摻雜約 10 cm的n型雜質。聚合矽化物的概念涵蓋自排列矽化物 (sahcnde)。該閘極電極亦可僅由多晶矽所構成。 s形成閘極電極1 7的時候，可在隔離區2 a中形成當作熔 絲元件的聚合矽化物層（或多晶矽層）23。 在閘極電極1 7的側護壁中則可形成側間隔絕緣膜丨5b。 在此例中，亦可在熔絲元件23的側護壁中形成該等側間隔 膜。在形成該等側間隔膜之前，必須先對LDD(輕度摻雜汲 極）進行離子植入，以便形成具有1〇口至1〇Ucm·3之η型雜質 濃度的LDD區。 在形成該等側間隔膜之後，則必須將高雜質濃度（10^至 導體基板區域 板區域中形成 閘極電極1 7及 1021 cm·3)的η型雜質植入閘極電極1 7的兩側半 中。於是便可在該閘極電極的兩側半導體基 源極/汲極區5a/5b，並且亦會將雜質摻雜於 熔絲元件2 3之中，因此可降低其電阻值。 化矽所構成 石夕化物電阻 舉例來說，可在該半導體基板之上形成由氧 的層間絕緣膜2 1，用以覆蓋閘極電極1 7及聚合 -18·
1235456 (i4) 層2 3。開口 1 8 a及1 8 b會貫穿該層間絕緣膜2 1，到達該閘極 電極1 7兩側的源極/汲極區5 a/ 5 b，而開口 2 5及2 7亦會抵達 聚合矽化物層2 3反側的上表面。 接著，便可形成第一接線層3 1 a，其可經由開口 2 5接觸 刻4溶絲層2 3其中' 一 ^的上表面。同· ^時間，可形成*第 二接線層3 1 b，其可經由開口 2 7接觸到該熔絲層2 3另一端 的上表面，並且經由開口 1 8a接觸到源極/汲極區5a。進一
步·則可形成第三接線層3 1 c，其可經由開口 1 8 b接觸到源極 /淡極區5 b。 如圖4所示，用以讀取所儲存之資料的讀取端點7a會連 换至熔絲元件1及從第二接線層3丨b旁分出來的選擇電晶體 3。同樣地，第五接線層7b會從閘極端點5c延伸構成一輸 入端點，在該端點上則可施加用以燒斷熔絲元件丨的程式 化電壓。同時亦會形成端點7c ,用以供應電源供應器電壓 VDD給熔絲元件1的其中一端；以及端點7d，用以供應接地 電位給源極/沒極區5 b。
1 夂田 MOSFET 構成的選擇電晶體3的熔絲電路。 現將參考圖6至7來說明該熔絲電路的特 一 τ试萌線。圖6所 不的係备選擇電晶體的閘極電壓v改變時 發、六^班 g又才4这絲電路的 电泥-电壓特徵曲線關係圖。圖7所 、、六—防 J货'落落絲電路的電 壓特徵曲線關係圖。vDD代表的是電源供應器 是施加至該選擇電晶體的閑極端點用以燒斷該溶 、’.·、兀件的程式化電|。直線L代表的是熔絲元件在㈣電 -19· (15) 1235456 發明說明績頁 阻值Rf處的電流-電壓特徵曲綠。 如圖6所π田她加至選擇電晶體的閘極端點的閘極* 壓心從Vgl升高至Vg2及Vg3時，該選擇電晶體的沒極電流^ 亦會增加。該選擇電晶體 ° ]i-V待欲曲線與孩熔絲元件的κ V特徵曲線的交又點亦會從ρ，料上^ 曰k Ρ1變成Ρ2及Ρ3。電源供應器電 壓VDD與操作點P處的汲極電取便县柊拉六兮— % &使疋跨接在孩熔絲元件上的 電壓。所以，當問極電壓Vg升高時，該溶絲元件的消耗功 率亦會增加。以P3作為操作點的原因是因為其沒極電汽足 以燒斷該溶絲元件。該‘这絲元件的電阻值經過選擇之後， 便可在過渡區R3(其係位於、線性區以及飽和以2之間）中的 操作點P3處燒斷該熔絲元件。 現在料考圖7對操作點P3附近的操作情形料細的說 明0 L i代表的是當程式化電| V p施加至該選擇電晶體的閘極 電極時的没極電流·電壓特徵曲線。由具有特徵曲線1丨之 選擇電晶體及炫絲7C件所構成的嫁絲電路具有—位於過渡 區R3(其係位於線性區R1及飽和區R2之間）之中的操作= P3。Vm代表的是該選擇電晶體在操作點”處的源極/沒極 電壓，而Im代表的則是在操作點p3處的汲極電&。汲極電 流Im等於流經該熔絲元件的電流。職表的是該熔絲元件 的電阻值。 如果操作點位於過渡區R3中的話，損失在該選擇電晶體 中的功率會變得比較小。為將操作點設定於過渡區之中， 該熔絲的電阻值必須介於從直線。及以所算出的電阻值範 -20-
1235456 ⑽ 圍之間。直線L2代表的是當操作點P3位於過渡區R3的最高 電壓處時’具有此電阻值的溶絲元件之電流-電壓特徵曲 線；直線L3代表的則是當操作點P3位於過渡區R3的最低電 壓處時，具有此電阻值的熔絲元件之電流-電壓特徵曲線。
較佳的方式是將該熔絲元件的電阻值設定成一數值，讓 第二電壓（源極電壓，在此範例中其為接地電位）與位於該 熔絲元件及該選擇電晶體之間的節點（連接點）處之電壓的 電壓差必須低於，在施加程式化電壓至該選擇電晶體的閘 極端點條件下，該MOS電晶體的汲極電流開始飽和時的汲 極電壓。在此例中，可減少未用於燒斷該熔絲元件的無效 電壓之比例。
較佳的方式是將該熔絲元件的電阻值設定成一數值，讓 第二電壓與位於該熔絲元件及該選擇電晶體之間的連接點 處之電壓的電壓差必須高於，在施加程式化電壓至該選擇 電晶體的閘極端點條件下，該MOS電晶體的汲極電流與汲 極電壓成正比的線性區中的汲極電壓。在此例中，可有效 地運用該MOS電晶體的驅動能力，並且可將該電晶體的尺 寸變得非常小。因此，便可減少該電晶體所佔據的面積。 較佳的方式是將熔絲元件的電阻值設定成一數值，讓能 夠燒斷該熔絲元件的最小功率不會小於該熔絲元件經由 MOS電晶體之電流-電壓特徵曲線計算得到的最大消耗功率 的90%。該電晶體之特徵曲線通常會有1 0%的變動。較佳 的方式是保有該1 0%的容限值，如此便能以最小的電晶體 讓最佳的電流非常可靠地流過。 -21 -
1235456 ⑼ 較佳的方式是將熔絲元件的電阻值設定成一數值，讓該 熔絲元件經由該熔絲之電流-電壓特徵曲線計算得到的燒 斷電流介於MOS電晶體之飽和電流的80%至98%範圍之 間。在此例中，即使發生製造上的差異，亦可維持足以燒 斷該熔絲元件的功率。 由直線L 1所代表的該選擇電晶體的汲極電流-電壓特徵 曲線係當程式化電壓VP施加至該選擇電晶體的閘極端點時 的特徵曲線。一般來說，該程式化電壓係施加至該熔絲電 路中足以開啟該選擇電晶體的電壓（第一電壓：電源供應 器電壓）。 由於該電晶體之電壓降的關係，該程式化電壓可設定成 略低於電源供應器電壓。相反的，該程式化電壓可設定成 略高於電源供應器電壓（第一電壓），以便讓該選擇電晶體 進入電阻值非常低的狀態中。該等程式化電壓稱為「幾乎 等於」第一電壓。 利用上述的設定值，可降低該選擇電晶體的消耗功率， 並且可有效地使用供給該熔絲電路的功率來燒斷該熔絲元 件。用以燒斷熔絲元件所需要的選擇電晶體閘極寬度亦可 變得比較窄，因此該熔絲電路所佔據的面積便會變得比較 小〇 當串聯熔絲元件及選擇電晶體之後，便可依照下面任一 種設定方法來燒斷該熔絲元件。 現在將說明一第一種設定方法。 在熔絲元件及選擇電晶體串聯的兩側之間施加一第一電 -22- 1235456 〇8) 壓，該第一電壓高於該選擇電晶體汲極電流開始飽和時的 汲極電壓。在該選擇電晶體的閘極電極施加一預設的程式 化電壓。在該溶絲元件及選擇電晶體之間的連接點的電壓 南於該選擇電晶體增強線性區中的汲極電壓且低於飽和區 中的汲極電壓的狀況下，燒斷該熔絲元件。 現在將說明一第二種設定方法。 在熔絲元件及選擇電晶體串聯的兩側之間施加一第一電 壓，該第一電壓高於該選擇電晶體汲極電流開始飽和時的 汲極電壓。在該選擇電晶體的閘極電極施加一預設的程式 化電壓。在此例中，將該程式化電壓設定成一數值，讓從 該熔絲元件特徵曲線計算得出的該熔絲元件的消耗功率不 會小於從該熔絲元件之電流-電壓特徵曲線計算得到的最 大消耗功率的90%。利用該些設定值便能燒斷該熔絲元 件。 現在將說明一第三種設定方法。 在熔絲元件及選擇電晶體串聯的兩側之間施加一第一電 壓，該第一電壓略高於該選擇電晶體汲極電流開始飽和時 的汲極電壓。在該選擇電晶體的閘極電極施加一預設的程 式化電壓。在此例中，將該程式化電壓設定成一數值，讓 位於該熔絲元件及選擇電晶體之間的連接點處的電壓落在 一電壓範圍之中，以便讓該選擇電晶體之飽和汲極電流的 80%至9 8%流過。利用該些設定值便能燒斷該熔絲元件。 一選擇電晶體及一熔絲元件的特徵曲線會隨著環境而改 變，尤其是一溫度的變化。如果溫度會發生變化的話，在 -23- 二>V*v )' 1235456 (19) 設計該選擇電晶體及熔絲元件時便必須充分地考量因為溫 度變化所導致特徵曲線的變化結果。 至此，已經配合較佳的具體實施例對本發明加以說明。 本發明並不受限於上面的具體實施例。熟習本技術的人士 可非常輕易地對本發明進行各種變化、改良、組合及類似 的行為。 圖式代表符號說明
1 溶 la 溶 lb 熔 2a,2b 隔 3 選 5 a 汲 5b 源 5 c 閘 7 Ar^r 即 7a 互 7b 第 絲 絲元件1的其中一端 絲元件1的另一端 離區 擇電晶體 極端點 極端點 極端點 點 連點 五接線層 A 熔絲電路 vDD 電源供應器電壓 GND 接地 7c，7d 端點 10a 線性增強區 10b 飽和區 -24·
1235456 10c 過渡區 11 半導體基板 15a 閘極絕緣膜 15b 側間隔絕緣膜 17 閘極電極 18a，18b，25,27 開口 21 層間絕緣膜 23 聚合矽化物層 3 1 (未定義） 3 1a 第一接線層 3 1b 第二接線層 3 1c 第三接線層 -25-

Claims (1)

1235456 第091132855號專利申請案 中文申請專利範圍替換本(94年3月）
替換頁 S月么日 拾、申請專利範圍 1. 一種半導體裝置，其包括： 一熔絲元件，藉由通過電流便能夠以電氣方式將其燒 斷，在該溶絲元件其中一端施加一第一電壓；及 一 MOS型電晶體，其具有源極、閘極和汲極端點，以 及一位於該熔絲元件另一端與源極和汲極端點之一端點 間的連接點，以及一低於該第一電壓的第二電壓係施加 至源極和汲極端點之另一端點， 其中： 該弟一電壓和該第二電壓、該Μ Ο S型電晶體的特徵曲 線及該溶絲元件的一電阻值必須經過選擇，以便在施加 預設的程式化電壓至該閘極端點時便能夠燒斷該熔絲元 件；以及 該熔絲元件的電阻值必須設定成一數值，當施加該程 式化電壓至該閘極端點時，該連接點的一電壓與該第二 電壓間的一電壓差必須低於該MOS型電晶體的一汲極電 流開始飽和時的一汲極電壓。 2. 如申請專利範圍第1項之半導體裝置，其中該熔絲元件的 電阻值必須進一步設定成一數值，當施加該程式化電壓 至該閘極端點時，該連接點的電壓與該第二電壓間的一 電壓差必須高於該MOS型電晶體的汲極電流與汲極電流 成正比的一線性區中的汲極電壓。 3. 如申請專利範圍第1項之半導體裝置，其中該MOS型電晶 體的程式化電壓幾乎等於該第一電壓。 !235456
4·如申請專利範圍第1項之半導體裝置，其中該M〇s型電晶 體的閘極端點及該熔絲元件係由一相同層所構成的。 •如申睛專利範圍第4項之半導胃豆裝置’其中該相同層係由 聚合碎化物所構成的。 6· —種半導體裝置，其包栝： 一熔絲元件，藉由通過電流便能夠以電氣方式將其燒 斷’在該熔絲元件其中一端施加一第一電壓；及 MOS型電晶體，其具有源極、閘極和；及極端點，以 及一位於該熔絲元件另一端與源極和汲極端點之一端點 間的連接點，，以及一低於該第一電壓的第二電壓係施 加至源極和沒極端點之另一端點， 其中： 讀第一電壓和該第二電壓、該MOS型電晶體的特徵曲 線以及該熔絲元件的電阻值必須經過選擇，以便在施加 一預設的程式化電壓至該閘極端點時便能夠燒斷該熔絲 元件；以及 孩溶絲元件的電阻值必須必須設定成一數值，讓能夠 燒斷該溶絲元件的一最小功率不會小於該熔絲元件經由 該MOS型電晶體之電流-電壓特徵曲線計算得到的最大消 耗功率的90%。 7·如申請專利範圍第6項之半導體裝置，其中該MOS型電晶 體的閘極端點及該熔絲元件係由一相同層所構成。 8·如申#專利範圍第7項之半導體裝置，其中該相同層係由 聚合矽化物所構成。 1235456
9. 一種半導體裝置，其包括： 一熔絲元件，藉由通過電流便能夠以電氣方式將其燒 斷，在該熔絲元件其中一端施加一第一電壓；及 一 MOS型電晶體，其具有源極、閘極和汲極端點，以 及一位於該熔絲元件另一端與源極和汲極端點之一端點 間的連接點，以及一低於該第一電壓的第二電壓係施加 至源極和汲極端點之另一端點， 其中： _ 該第一電壓和該第二電壓、該MOS型電晶體的特徵曲 線以及該熔絲元件的電阻值必須經過選擇，以便在施加 一預設的程式化電壓至該閘極端點時便能夠燒斷該熔絲 元件；以及 該溶絲元件的電阻值必須必須設定成一數值，讓該熔 絲元件的燒斷電流介於該MOS型電晶體之一飽和汲極電 流的80%至98%範圍之間。 10. 如申請專利範圍第9項之半導體裝置，其中該MOS型電晶 41 體的閘極端點及該熔絲元件係由一相同層所構成的。 11. 如申請專利範圍第1 0項之半導體裝置，其中該相同層係 由聚合矽化物所構成。 12. —種製造一半導體裝置的方法，其包括下面的步驟： 在一基板上串聯一熔絲元件及一 MOS型電晶體，其中 該熔絲元件藉由通過電流便能夠以電氣方式將其燒斷； 該Μ Ο S型電晶體具有源極、閘極和沒極端點》以及一位 於該熔絲元件其中一端與源極和汲極端點之一端點間的 1235456
連接點；以及 將一高於該MOS型電晶體一汲極電流開始飽和時的一 汲極電壓的電壓施加至該熔絲元件另一端與源極和汲極 端點之另一端點之間；施加一預設的程式化電壓至該閘 極端點，並且藉由將位於該熔絲元件與該MOS型電晶體 之間的連接點的電壓設定成低於該MOS型電晶體在一飽 和區中其一汲極電流飽和時的一汲極電壓的一電壓，以 便燒斷該熔絲元件。 _ 13. —種製造一半導體裝置的方法，其包括下面的步騾： 在一基板上串聯一熔絲元件及一 MOS型電晶體，其中 該熔絲元件藉由通過電流便能夠以電氣方式將其燒斷， 在該熔絲元件其中一端施加一第一電壓；該MOS型電晶 體具有源極、閘極和汲極端點，以及一位於該熔絲元件 其中一端與源極和汲極端點之一端點間的連接點，將一 低於該第一電壓：的第二電壓施加至源極和沒極端點之另 一端點；及 _ 將一高於該MOS型電晶體一汲極電流開始飽和時的一 沒極電壓的電壓施加至該溶絲元件另一端與源極和汲極 端點之另一端點之間；施加一預設的程式化電壓至該閘 極端點，並且藉由將該MOS型電晶體的連接點的電壓設 定在一電壓範圍之中用以燒斷該熔絲元件，其中該熔絲 元件的一消耗功率不會小於該熔絲元件經由該MOS型電 晶體之電流-電壓·特徵曲線計鼻得到的取大消耗功率的 90%。 1235456
14. 一種製造一半導體裝置的方法，其包括下面的步騾：
在一基板上串聯一熔絲元件及一 MOS型電晶體，其中 該熔絲元件藉由通過電流便能夠以電氣方式將其燒斷， 在該熔絲元件其中一端施加一第一電壓；該MOS型電晶 體具有源極、閘極和汲極端點，以及一位於該熔絲元件 其中一端與源極和汲極端點之一端點間的連接點，以及 將一低於該第一電壓的第二電壓施加至源極和汲極端點 之另一端點；及 將一高於該MOS型電晶體一汲極電流開始飽和時的一 汲極電壓的電壓施加至該熔絲元件另一端與源極和汲極 端點之另一端點之間；施加一預設的程式化電壓至該閘 極端點，並且藉由將位於該熔絲元件與該MOS型電晶體 之間的連接點的電壓設定在一電壓範圍之中用以燒斷該 熔絲元件，其中該MOS型電晶體之飽和電流會有80%至 9 8 %流過。
15. 如申請專利範圍第1項之半導體裝置，其中該熔絲元件的 該電阻值係該熔絲元件即將燒斷之前的一數值。 16. 如申請專利範圍第6項之半導體裝置，其中該熔絲元件的 該電阻值係該熔絲元件即將燒斷之前的一數值。 17. 如申請專利範圍第9項之半導體裝置，其中該熔絲元件的 該電阻值係該熔絲元件即將燒斷之前的一數值。 18. 如申請專利範圍第12項之製造一半導體裝置的方法，其 中該熔絲元件的該電阻值係該熔絲元件即將燒斷之前的 一數值。 I 1235456
19. 如申請專利範圍第1 3項之製造一半導體裝置的方法，其 中該熔絲元件的該電阻值係該熔絲元件即將燒斷之前的 數值。 20. 如申請專利範圍第1 4項之製造一半導體裝置的方法，其 中該熔絲元件的該電阻值係該熔絲元件即將燒斷之前的 一數值。
TW091132855A 2001-11-06 2002-11-06 Semiconductor device having fuse and its manufacture method TWI235456B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001340872 2001-11-06

Publications (2)

Publication Number Publication Date
TW200301956A TW200301956A (en) 2003-07-16
TWI235456B true TWI235456B (en) 2005-07-01

Family

ID=19155012

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091132855A TWI235456B (en) 2001-11-06 2002-11-06 Semiconductor device having fuse and its manufacture method

Country Status (6)

Country Link
US (3) US6804159B2 (zh)
EP (1) EP1309002B1 (zh)
KR (1) KR100539113B1 (zh)
CN (1) CN1305134C (zh)
HK (1) HK1052408B (zh)
TW (1) TWI235456B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718614B1 (ko) * 2003-10-24 2007-05-16 야마하 가부시키가이샤 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법
US7026692B1 (en) * 2003-11-12 2006-04-11 Xilinx, Inc. Low voltage non-volatile memory transistor
DE102004014925B4 (de) * 2004-03-26 2016-12-29 Infineon Technologies Ag Elektronische Schaltkreisanordnung
US7227239B2 (en) * 2004-09-23 2007-06-05 International Business Machines Corporation Resettable fuse device and method of fabricating the same
US7193292B2 (en) * 2004-12-02 2007-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Fuse structure with charge protection circuit
US7442583B2 (en) * 2004-12-17 2008-10-28 International Business Machines Corporation Using electrically programmable fuses to hide architecture, prevent reverse engineering, and make a device inoperable
CN101425502B (zh) * 2005-03-30 2012-07-11 雅马哈株式会社 适合半导体器件的熔丝断开方法
US7242239B2 (en) * 2005-06-07 2007-07-10 International Business Machines Corporation Programming and determining state of electrical fuse using field effect transistor having multiple conduction states
JP2007004887A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体記憶装置
KR100790819B1 (ko) * 2006-07-20 2008-01-02 삼성전자주식회사 반도체 집적 회로 및 그의 제조 방법
JP2008042108A (ja) * 2006-08-10 2008-02-21 Hitachi Ltd 半導体装置
US8445362B2 (en) * 2006-10-11 2013-05-21 International Business Machines Corporation Apparatus and method for programming an electronically programmable semiconductor fuse
KR100824879B1 (ko) * 2006-12-28 2008-04-23 동부일렉트로닉스 주식회사 퓨즈를 가지는 반도체 소자
US7888771B1 (en) 2007-05-02 2011-02-15 Xilinx, Inc. E-fuse with scalable filament link
JP2009177044A (ja) * 2008-01-28 2009-08-06 Panasonic Corp 電気ヒューズ回路
US7724600B1 (en) 2008-03-05 2010-05-25 Xilinx, Inc. Electronic fuse programming current generator with on-chip reference
US7834659B1 (en) 2008-03-05 2010-11-16 Xilinx, Inc. Multi-step programming of E fuse cells
US7710813B1 (en) 2008-03-05 2010-05-04 Xilinx, Inc. Electronic fuse array
US7923811B1 (en) 2008-03-06 2011-04-12 Xilinx, Inc. Electronic fuse cell with enhanced thermal gradient
US8564023B2 (en) * 2008-03-06 2013-10-22 Xilinx, Inc. Integrated circuit with MOSFET fuse element
CN102270497A (zh) * 2010-06-02 2011-12-07 王彬 以影子非挥发存储器配置冗余存储的存储器
DE102011010567A1 (de) * 2011-02-07 2012-08-09 Magna Electronics Europe Gmbh & Co.Kg Bürstenloser Gleichstrommotor
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
CN103178824A (zh) * 2013-03-18 2013-06-26 西安华芯半导体有限公司 一种能够实现部分模块电源关断的集成电路及关断方法
CN110830022B (zh) * 2018-08-10 2023-08-25 圣邦微电子（北京）股份有限公司 修调电路和芯片
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
CN117519396B (zh) * 2023-12-27 2024-03-22 中国科学院合肥物质科学研究院 一种负载自适应的高效率脉冲恒流源及控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4441167A (en) * 1981-12-03 1984-04-03 Raytheon Company Reprogrammable read only memory
JPS63299139A (ja) * 1987-05-28 1988-12-06 Nec Corp ヒュ−ズ溶断方法
JPH0793030B2 (ja) 1990-04-06 1995-10-09 株式会社東芝 半導体メモリ装置
US5696659A (en) * 1993-02-10 1997-12-09 Maruo; Masaya Overcurrent protective circuit and semiconductor device
KR0122103B1 (ko) * 1994-05-07 1997-11-26 김광호 반도체 메모리 장치의 퓨즈 소자
KR0145888B1 (ko) * 1995-04-13 1998-11-02 김광호 반도체 메모리장치의 동작 모드 전환회로
KR0157345B1 (ko) * 1995-06-30 1998-12-01 김광호 반도체 메모리 소자의 전기 휴즈셀
JP3176324B2 (ja) * 1997-07-29 2001-06-18 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP2002134620A (ja) * 2000-10-27 2002-05-10 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
HK1052408B (zh) 2007-06-08
EP1309002A3 (en) 2006-05-10
US20030122200A1 (en) 2003-07-03
CN1419289A (zh) 2003-05-21
US20050029621A1 (en) 2005-02-10
HK1052408A1 (en) 2003-09-11
US20050099860A1 (en) 2005-05-12
US6804159B2 (en) 2004-10-12
EP1309002B1 (en) 2012-01-11
EP1309002A2 (en) 2003-05-07
KR100539113B1 (ko) 2005-12-26
TW200301956A (en) 2003-07-16
KR20030038457A (ko) 2003-05-16
CN1305134C (zh) 2007-03-14
US7248529B2 (en) 2007-07-24
US7180810B2 (en) 2007-02-20

Similar Documents

Publication Publication Date Title
TWI235456B (en) Semiconductor device having fuse and its manufacture method
TWI634744B (zh) 低速開關應用的ｍｏｓｆｅｔ開關電路及製備方法、負載切換方法
CN101271881A (zh) 熔断后不会造成非线性电流的反熔丝及存储单元
Suto et al. Programming conditions for silicided poly-Si or copper electrically programmable fuses
CN102334185B (zh) 反熔丝
CN1909227A (zh) 可编程半导体器件及其制造和使用方法
US8891328B2 (en) Low voltage metal gate antifuse with depletion mode MOSFET
US7436044B2 (en) Electrical fuses comprising thin film transistors (TFTS), and methods for programming same
TW200913147A (en) Electronic device and method for operating a memory circuit
JP4320038B2 (ja) 半導体集積回路
TWI836331B (zh) 電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法
US8542517B2 (en) Low voltage programmable mosfet antifuse with body contact for diffusion heating
CN1937224A (zh) 半导体装置
CN1339827A (zh) 低电阻率栅极导体的半绝缘扩散势垒
JP5466594B2 (ja) 半導体記憶装置及びアンチヒューズのプログラム方法
CN104701296A (zh) 电熔丝结构及其形成方法和半导体器件
US6285177B1 (en) Short-circuit current-limit circuit
CN101803022A (zh) 静电破坏保护元件、静电破坏保护电路、半导体装置及制法
JP3948392B2 (ja) 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法
CN113644055A (zh) 半导体功率器件及其制备方法
US8102019B1 (en) Electrically programmable diffusion fuse
KR100621773B1 (ko) 전기적 퓨즈 회로 및 레이아웃 방법
JP2000236022A (ja) フューズトリミング回路
US9589967B2 (en) Fast programming antifuse and method of manufacture
JPH0563191A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees