JP3948392B2 - 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法 - Google Patents
半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法 Download PDFInfo
- Publication number
- JP3948392B2 JP3948392B2 JP2002322951A JP2002322951A JP3948392B2 JP 3948392 B2 JP3948392 B2 JP 3948392B2 JP 2002322951 A JP2002322951 A JP 2002322951A JP 2002322951 A JP2002322951 A JP 2002322951A JP 3948392 B2 JP3948392 B2 JP 3948392B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fuse element
- drain
- terminal
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体集積回路中のトリミング回路や冗長回路として用いられるヒューズ素子技術に関する。
【0002】
【従来の技術】
半導体集積回路中にトリミング回路や冗長回路が形成されている場合が多い。トリミング回路又は冗長回路にヒューズ素子を含むヒューズ回路を用いれば、半導体集積回路の製造途中または製造後にトリミング処理などを行うことができ、可能な限り好ましい特性を得ることが可能になる。
【0003】
特開平7−307389号公報は図1に、ヒューズ素子とMOSトランジスタとの直列接続が複数並列に接続されている回路を開示している。ヒューズ素子を切断するための切断電流を得るのに必要な電流駆動能力が選択トランジスタのゲート幅Wの関数として開示されている。
【0004】
ID=μCox(W/L)×(1/2)×(VGS−VT)2
ここで、IDは選択トランジスタの飽和領域でのドレイン電流、μはキャリアの移動度である。Coxは選択トランジスタのゲート容量、Wはゲート幅、Lはゲート長である。また、VGSはゲート−ソース間の電圧であり、VTはしきい値電圧である。
【0005】
ヒューズ素子を切断するために必要な飽和ドレイン電流の値IDが既知であれば、上記の式を用いることにより、ヒューズ素子を切断することができるトランジスタのサイズWを見積もることができる。この解析はMOSトランジスタの飽和ドレイン電流を使用することを前提としている。
【0006】
【発明が解決しようとする課題】
ヒューズ素子を溶かして切断するためには、ヒューズ素子の両端間に通電し、ヒューズ素子の融点を超える温度まで加熱する必要がある。例えば、ヒューズ素子用の材料として単結晶シリコン又は多結晶シリコンを用いた場合には、シリコンの融点が1420℃程度と高いため、比較的大きな電流値を必要とする。従って、選択トランジスタのサイズを大きくする必要があり、素子の高集積化のための妨げとなる。上記先行文献は、高い電流駆動能力を有するバイポーラトランジスタを選択トランジスタとして用いることにより、大きな電流値を得ている。
【0007】
ところで、最近の集積回路は、そのほとんどがMOS型FETを基本素子として用いたMOS型ICである。このようなMOS型IC中にバイポーラトランジスタを形成しようとすると、素子構造が複雑化するとともに、余分な工程が必要になる。
【0008】
本発明の目的は、MOS型IC中にヒューズ素子を組み込んだ集積回路中において、ヒューズ素子切断用の選択トランジスタとしてMOS型FETを用い、かつ、この選択トランジスタの占有面積を小さくすることにより、ヒューズ素子と選択トランジスタとを含むヒューズ回路全体の占有面積を低減することである。
【0009】
さらに、本発明の目的はヒューズ素子切断にヒューズ素子抵抗がどのように変化するのか動的な解析を行った結果に基づき、より確実にヒューズ素子を切断できる切断方法を提供すると共に必要最小限のTr駆動能力を求める手法を提供することにある。
【0010】
【課題を解決するための手段】
本発明の一観点によれば、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタとを含む半導体装置であって、前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第1の電圧と前記第2の電圧と前記MOS型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、さらに、前記ヒューズ素子の抵抗値は、前記ゲート端子に対して前記プログラム電圧を印加した際に、ヒューズ素子に流れる電流によって変化した、ヒューズ素子の切断直前のヒューズ素子の抵抗値において、前記接続点における電圧と前記第2の電圧との電圧差が前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されている半導体装置が提供される。
【0011】
本発明の他の観点による半導体装置によれば、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタとを含む半導体装置であって、前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第1の電圧と前記第2の電圧と前記MOS型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、さらに、前記ヒューズ素子の抵抗値は、ヒューズ素子に流れる電流によって変化することがあらかじめ想定された切断直前のヒューズ素子抵抗値において且つ、前記ヒューズ素子の切断可能な最小電力が、前記MOSトランジスタの電流−電圧特性から計算された切断直前のヒューズ素子の最大消費電力の90%以上になるように選定されている半導体装置が提供される。
【0012】
本発明のさらに他の観点によれば、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタとを含む半導体装置であって、前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように前記第1の電圧と、前記第2の電圧と、前記MOS型トランジスタの特性と、前記ヒューズ素子の抵抗値とが選択されており、さらに前記ヒューズ素子の抵抗値は、ヒューズ素子に流れる電流によって変化することをあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の切断電流が前記MOSトランジスタの飽和ドレイン電流の80%から98%までの間の電流値を有するように選定されている半導体装置が提供される。
【0013】
上記半導体装置によれば、半導体装置に供給される電力をヒューズ素子の切断直前に最も有効に用いることができるので、ヒューズ素子の確実な切断が可能となる。
【0014】
本発明のさらに別の観点によれば、基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の一端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するMOS型トランジスタと、の直列接続を形成する工程と、ヒューズ素子に流れる電流によって変化することがあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記MOS型トランジスタとの接続点における電圧を前記MOS型トランジスタのドレイン電流が飽和する飽和領域のドレイン電圧よりも低い電圧に設定することにより前記ヒューズ素子を切断する工程とを含む半導体装置の製造方法が提供される。
【0015】
発明の他の観点によれば、基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと、の直列接続を形成する工程と、ヒューズ素子に流れる電流によって変化することがあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記MOS型トランジスタとの接続点における電圧を、前記ヒューズ素子の消費電力が、前記MOS型トラジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の90%以上になるように選定された電圧範囲内に設定することにより前記ヒューズ素子を切断する工程とを含む半導体装置の製造方法が提供される。
【0016】
発明のさらに他の観点によれば、基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと、の直列接続を形成する工程と、ヒューズ素子に流れる電流によって変化することをあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記MOS型トランジスタとの接続点における電圧を前記MOS型トランジスタの飽和ドレイン電流の80%から98%までの間の電流値が流れる電圧範囲内に設定することにより前記ヒューズ素子を切断する工程とを含む半導体装置の製造方法が提供される。
【0017】
本発明のさらに他の観点によれば、ヒューズ素子がヒューズ切断のためのドレイン電流による加熱によって、その抵抗値が上昇し、切断直前のヒューズ素子の抵抗値があらかじめ想定された範囲内に設定される様に、初期抵抗値が低く設定されたヒューズ素子が提供される。
【0018】
さらに前記ヒューズ素子がポリシリコン膜もしくはポリサイド膜によって形成されているヒューズ素子が提供される。
【0019】
さらに、前記ヒューズの(初期抵抗値及び)切断直前の抵抗が75[Ω]以下となる様に設定されたヒューズ素子が提供される。
【0020】
【発明の実施の形態】
本明細書において、ヒューズ素子は、所定の電流値以上の電流を流すことにより切断可能な素子である。選択トランジスタとは、ヒューズ素子と直列接続され、ヒューズ素子に電流を流すか否か、流すとすればどの程度の電流を流すかを決めるためのトランジスタである。
【0021】
本発明の実施の形態について説明する前に、本発明の原理について、図1から図3までを参照して説明する。
【0022】
図1は、ヒューズ素子と、このヒューズ素子用の選択トランジスタとして用いるn−チャンネルMOS型トランジスタ(MOSFET)と、を含むヒューズ回路の回路図である。図2は、選択トランジスタとして用いられるMOSFETの典型的な電流−電圧特性である。図2(B)は選択トランジスタとヒューズ素子1との相互接続点7aにおける電圧の時間変化を示すグラフである。図3は、MOS型トラジスタのソース−ドレイン間電圧に対するヒューズ素子の消費電力を示す図である。
【0023】
図1に示すように、ヒューズ回路Aは、ヒューズ素子1と、ヒューズ素子1と直列接続されたMOS型FETにより形成された選択トランジスタ3とを含む。
【0024】
ヒューズ素子1の一端1aは、例えば、電源電圧VDDに接続されている。ヒューズ素子の他端1bは、選択トランジスタ3のドレイン端子5aと接続されている。選択トランジスタ3のソース端子5bは接地(GND)されている。
【0025】
図2に示すように、選択トランジスタ3のドレイン電流−電圧特性は、ドレイン電圧VDSの低い領域であって、ドレイン電圧VDSが高くなるにつれてドレイン電流IDが増加する線形領域10aと、ドレイン電圧VDSが高い領域であって、ドレイン電圧VDSの値によらずほぼ一定のドレイン電流が流れる飽和領域10bと、を有している。実際には飽和領域でも、ドレイン電圧の上昇に伴ってドレイン電流が次第に増加する場合もある。この場合ドレイン電流がドレイン電圧に対してほぼ線形に変化する領域を飽和領域と呼ぶ。線形領域と飽和領域との間に、ドレイン電流の増加分がドレイン電圧の増加分と比例しない領域が存在する。この領域を遷移領域10cと称する。厳密に遷移領域と線形領域、飽和領域を区別することは実際上容易ではない。そこで飽和領域の線形特性から電流値が20%下回る点を遷移領域の一方の端とし、飽和領域の線形特性から電流値が2%下回る点を遷移領域の他方の端と定義する。
【0026】
ヒューズ素子1の電流−電圧特性は、通常、電流と電圧とが比例する線形特性を有する。従って、ヒューズ素子1と選択トランジスタ3との間の接続点(節点)7における電圧は、選択トランジスタ3とヒューズ素子1との両者の電流−電圧特性の交点(動作点)におけるドレイン電圧(接続点7における電圧、本明細書において、VDSOと称する。)である。
【0027】
図2(A)に示すように、ヒューズ素子1の両端間に印加される電圧VFは、(VDD−VDSO)と等しい。一方、選択トランジスタ3のソース/ドレイン間に印加される電圧VTRは、VDSOと等しい。
【0028】
選択トランジスタ3のゲート端子5cに対して所定のプログラム電圧Vpを印加した場合において、ヒューズ素子1と選択トランジスタ3との直列接続に流れる電流をID1とすると、選択トランジスタ3が消費する電力PTと、ヒューズ素子1が消費する電力PFとは、以下の(1)及び(2)式で与えられる。
PT=VDSO×ID1 (1)
PF=(VDD−VDSO)×ID1 (2)
【0029】
ヒューズの切断時に、多結晶シリコンのヒューズの抵抗が増大しうることがわかった。図2(A)において、この変化を付加曲線LC1〜LC1'の変化で示す。付加曲線LC1は、選択トランジスがオンした直後の状態を示し、付加曲線LC1'は、ヒューズが切断する直前の状態を示す。ソース−ドレイン電圧は、VDSO〜VDSO'に減少する。ドレイン電流はID1〜ID1'に減少する。すると、ヒューズの消費電力は、
PF'=(VDD−VDSO')×ID1' (3)
となる。
【0030】
図2(B)は、図1の回路における、選択トランジスタ3とヒューズ素子1との間の相互接続点における電圧の時間変化の例を示す。ゲート電圧Vpが0Vの時、選択トランジスタはオフであり、相互接続端子7aの電圧は電源電圧VDD(=5V)である。ゲート電圧Vpが5Vに上げられると、選択トランジスタ3はターンオンし、ヒューズ素子1を通って電流ID1を流す。相互接続点7aの電圧は、ヒューズ素子1の電圧降下により、VDSOに減少する。この時、ヒューズ素子の抵抗はRfであらわせ、電圧VDSOは
VDSO=VDD−(Rf×ID1) (4)
と表せる。ヒューズ素子に電流を流す時間の経過とともに、相互接続点における電圧は細かく不規則な増減を伴いながら、全体的に緩やかに減少する。これは、ヒューズ素子の全体的な抵抗増大を表している。
【0031】
ヒューズ素子に切断電流を流す時、ヒューズ素子の消費電力は熱を発生させ、ヒューズ素子の温度を発生した熱によって上昇させる。温度上昇と伴に、ヒューズ素子内のグレインが成長したり変化したりし、グレインバウンダリーは溶融することもあろう。ヒューズ素子の抵抗の増大は、このような現象によるものであろう。
【0032】
その後、相互接続点の電圧は急激な減少を示し、約0Vになる。これは、ヒューズ素子の抵抗が無限大になった、すなわちヒューズ素子が切断されたことを示す。グラフにおいては、電圧が急激に0に減少した後、若干のハンチング振動を示すが、これは相互接続点における急激な電圧変化によるものであり、ヒューズ素子を流れる電流変化によるものではないであろう。
【0033】
電圧の急激な減少の直前の点を、「ヒューズ素子切断直前」と呼ぶ。この点において、ドレイン電流はID1'であり、相互接続点における電圧はVDSO'であり、ヒューズ素子の抵抗はRf'である。すると、
VDSO'=VDD−(Rf'×IDD1') (5)
の関係が成立する。ヒューズ素子切断直前の相互接続点における電圧は、選択トランジスタをオンした直後の電圧よりも低い、VVSO'<VDSO。これは、ヒューズ素子に、より大きな電圧が印加されるようになることを示す。また、ID1'<ID1であり、ヒューズ素子を流れる電流は減少することを示す。さらに、Rf'>Rfであり、ヒューズ素子の抵抗は増大する。
【0034】
典型的なMOS型トランジスタの特性において、電源電圧VDDを5Vとし、選択トランジスタ3のゲート端子5cに印加するプログラム電圧Vpを5Vとした場合の抵抗値を変化させたヒューズ素子1における消費電力を式(3)を用いて計算した。
【0035】
尚、本明細書においては、選択トランジスタの飽和領域が始まるドレイン電圧、すなわちドレイン電流がほぼ一定の値を有するようになる(又はドレイン電圧に対してほぼリニアに増加するようになる。)電圧を飽和電圧と称する。より具体的には、飽和領域の線形特性に対し、電流値が98%まで上昇した点のドレイン電圧を飽和電圧と呼ぶ。
【0036】
図3は、ソース−ドレイン電圧とヒューズ素子における消費電力PF'との関係をプロットを示す。図3には、併せて、選択トランジスタのドレイン電流−電圧特性を示している。ヒューズ素子の消費電力PF’は、(3)式で示すように、ヒューズ素子に印加される電圧とヒューズ素子を流れるドレイン電流との積である。初期のヒューズ素子の抵抗を変化させることにより切断直前のヒューズ素子の抵抗も変化させることができるので、ヒューズ素子切断直前のVDSO、ID1を変化させることになる。
【0037】
図3に示すように、ヒューズ素子の消費電力は、選択トランジスタのソース−ドレイン間の電圧VDSが大きくなるに従って(ドレイン電流の初期の立ち上がりに従って)大きくなり、VDS=1.5V近傍において最大値を有する。ドレイン電流は線形領域を外れ、遷移領域にある。ソース−ドレイン電圧VDSが1.5Vを越えると、ドレイン電流の増加が小さくなるとともに、ヒューズ素子の印加電圧の減少が寄与し、ヒューズ素子の消費電力は次第に小さくなる。ドレイン電流が飽和領域に入ると、ヒューズの消費電力はほぼ線形に減少する。
【0038】
一般的なヒューズ素子では、図2に示すように、動作点を選択トランジスタの飽和領域内、例えば3V程度に設定している。従って、ヒューズ回路中で消費される電力のうち、選択トランジスタにより消費される電力の割合が全体の供給電力の半分程度以上と大きくなる。ヒューズ素子を切断するためにヒューズ素子内で有効に消費される電力の割合が小さくなっていることがわかる。
【0039】
以上の理論的・実験的考察に基づき、発明者は、ヒューズ回路におけるヒューズ素子切断直前の抵抗値に設定するよう初期抵抗を決定する場合に動作点を選択トランジスタの飽和領域ではなく、飽和領域と線形領域との境界付近、すなわち遷移領域に設定することを思い付いた。ヒューズ素子切断直前の抵抗値における動作点を遷移領域に設定すれば、ヒューズ回路全体の消費電力のうちヒューズ素子により消費される電力の割合を大きくすることができる。換言すれば、選択トランジスタによって消費される電力損失の割合を小さくにすることができる。
【0040】
選択トランジスタがターンオンした直後の負荷曲線がソース−ドレインI−V特性の遷移領域を交差しても、ヒューズ素子切断直前の負荷曲線がソース−ドレインI−V特性の線形立ち上がり領域と交差すると、図3からわかるように得られる電力は減少する。この結果、ヒューズ素子の切断に失敗することもありうる。したがって、ヒューズ素子の抵抗値と、選択トランジスタの特性は、ヒューズ素子切断直前の負荷曲線がソース−ドレインI−V特性の遷移領域を交差するように選択することが好ましい。
【0041】
図2(A)を参照すると、ヒューズ素子を効果的に且つ安定的に切断するためには付加曲線LC1'は、好ましくは選択トランジスタのI−V特性の遷移領域10cと交差することが好ましい。
【0042】
以上の考察に基づき、本発明の一実施の形態による半導体装置について図4及び図5を参照して説明する。
【0043】
図4は、本発明の一実施の形態による半導体装置の平面図である。図5は、図4のV−V'線に沿う半導体装置の断面図である。尚、図4及び図5に示す半導体装置は、図1に示すヒューズ回路の具体的な構造を示す図である。以下に、ヒューズ回路の製造工程を示す。
【0044】
図4及び図5に示すように、半導体基板11のp型ウェル(不純物濃度:1016〜1017cm-3)の所定の領域内に素子分離領域2a、2bをLOCOS(local oxidation of silicon)法により形成する。LOCOS法の代わりにSTI(shallow trench isolation)法を用いて素子分離領域を形成しても良い。素子分離領域2a、2bが、トランジスタを形成するための活性領域を画定する。活性領域表面に閾値調整用イオン注入を行ない、p型不純物濃度を若干高める。
【0045】
活性領域上に、例えば熱酸化法により酸化シリコンのゲート絶縁膜15aを形成する。ゲート絶縁膜15a上に、例えばポリサイド(シリサイド/ポリシリコンの積層)によりゲート電極17を形成する。ポリシリコンは、1020cm-3程度のn型不純物をドープしておく。なお、ポリサイドはサリサイドを含む概念とする。ゲート電極をポリシリコンのみで形成することも出来る。
【0046】
ゲート電極17を形成すると同時に、素子分離領域2a上にヒューズ素子に用いるポリサイド層(または多結晶シリコン層)23を形成する。
【0047】
尚、ゲート電極17の側壁に、サイドスペーサ絶縁膜15bを形成しても良い。この場合は、ヒューズ素子23の側壁上にもサイドスペーサが形成される。サイドスペーサ形成前に、LDD(lightly doped drain)用イオン注入を行ない、n型不純物濃度1017〜1018cm-3のLDD領域を形成する。
【0048】
サイドスペーサ形成後、ゲート電極17の両側の半導体基板領域に対して高濃度(1020〜1021cm-3)のn型不純物を添加する。ゲート電極17の両側の半導体基板11にソース/ドレイン領域5a/5bを形成するとともに、ゲート電極17、ヒューズ素子23にも不純物が添加され抵抗を低減する。
【0049】
ゲート電極17上及びポリサイド層23上を覆って半導体基板11上に、例えば酸化シリコンにより層間絶縁膜21を形成する。層間絶縁膜21を貫通して、ゲート電極17の両側のソース/ドレイン領域5a/5bにそれぞれ達する開口部18a及び18bを形成するとともに、ポリサイド層23の両端部にそれぞれの上面まで達する開口部25及び27を形成する。
【0050】
開口部25を介してヒューズ層23の一端の上面と接触する第1配線層31aを形成する。同時に、開口部27を介してヒューズ層23の他端の上面と接触するとともに、開口部18aを介してソース/ドレイン領域5aと接触する第2配線層31bを形成する。さらに、開口部18bを介してソース/ドレイン領域5bと接触する第3配線層31cを形成する。
【0051】
図4に示すように、第2配線層31bから分岐しヒューズ素子1と選択トランジスタ3とに接続されるとともに、記憶データを読みとるための読みとり端子7aを形成する。同様に、ゲート端子5cから延びてヒューズ素子1を切断するためのプログラム電圧を印加するための入力端子を形成する第5配線層7bを形成する。ヒューズ素子1の一端に電源電圧VDDを印可するための端子7c、ソース/ドレイン領域5bに接地電位を印加するための端子7dも形成する。
【0052】
以上の工程により、ヒューズ素子1とMOS型FETよりなる選択トランジスタ3とが接続されたヒューズ回路を形成することができる。
【0053】
以下、上記ヒューズ回路の特性について図6及び図7を参照して説明する。図6は、本実施の形態によるヒューズ回路において、選択トランジスタのゲート電圧Vgを変化させた特性変化を示す図である。図7は、本実施の形態によるヒューズ回路の電流−電圧特性である。電源電圧をVDDとする。ヒューズ素子を切断するために選択用トランジスタのゲート端子に印加するプログラム電圧をVpとする。線Lは、ヒューズ素子の抵抗値Rfより求めたヒューズ素子の電流−電圧特性である。
【0054】
図6に示すように、選択トランジスタのゲート端子に印加するゲート電圧VgをVg1からVg2、そしてVg3へと高くしていくと、選択トランジスタのドレイン電流IDも増加する。選択トランジスタのI−V特性とヒューズ素子のI−V特性との交点も、P1からP2、そしてP2からP3へと遷移する。ここで、電源電圧VDDと動作点Pにおけるドレイン電圧との差分の電圧がヒューズ素子に印加される電圧である。従って、ゲート電圧Vgを高くしていくと、ヒューズ素子において消費される電力が増加する。ヒューズ素子の切断には十分なドレイン電流が取れるP3を動作点とする。動作点P3が線形領域R1と飽和領域R2との間の遷移領域R3内にある状態でヒューズ素子を切断できるようにヒューズ素子の抵抗値を設定する。
【0055】
動作点P3近傍での動作について、図7を参照してさらに詳細に説明する。
【0056】
選択トランジスタのゲート端子に、プログラム電圧Vpを印加した状態において、選択トランジスタのドレイン電流−電圧特性をL1で表す。L1で示される特性を有する選択トランジスタとヒューズ素子とにより形成されるヒューズ回路は、ヒューズ素子の抵抗が最も大きくなる切断直前のヒューズ抵抗において、線形領域R1と飽和領域R2との間の遷移領域R3内に動作点P3(ヒューズ素子と選択トランジスタとの節点)を有する。動作点P3における選択トランジスタのソース−ドレイン電圧をVmとし、その際の選択トランジスタのドレイン電流をImとする。尚、ドレイン電流Imは、ヒューズ素子を流れる電流と等しい。ヒューズ素子の抵抗値をRfとする。
【0057】
遷移領域R3内に動作点があれば、選択トランジスタによる電力損失を低くすることができる。動作点を遷移領域内に設定するためには、切断直前の最も高い抵抗値を有するヒューズが線L2(動作点P3が遷移領域R3内において最も高電圧側に位置するように抵抗値を定めたヒューズ素子の電流−電圧特性)と線L3(動作点P3が遷移領域R3内において最も低電圧側に位置するように抵抗値を定めたヒューズ素子の電流−電圧特性)とにおける傾きから求められる抵抗値の範囲内に入れば良い。
【0058】
切断直前のヒューズ素子の抵抗値は、選択トランジスタのゲート端子に対してプログラム電圧を印加した際に、ヒューズ素子と選択トランジスタとの節点(接続点)における電圧と第2の電圧との電圧差がMOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されているのが好ましい。これにより、最もトランジスタの負荷が大きくなる切断直前のヒューズ素子の切断に寄与しない無効電圧の割合を低減することができる。
【0059】
切断直前のヒューズ素子の抵抗値は、ゲート端子に対してプログラム電圧を印加した際に接続点における電圧と第2の電圧との間の電圧差が、MOS型トランジスタのドレイン電流がドレイン電圧と比例する線形領域におけるドレイン電圧値よりも高くなるように選定されているのが好ましい。これにより、MOS型トランジスタの駆動能力を十分活用し、トランジスタの大きさを必要最低限の大きさにすることができ、トランジスタの占有面積を少なくできる。
【0060】
切断直前のヒューズ素子の抵抗値は、ヒューズ素子を切断できる最小電力が、図3に関して説明した、MOSトランジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の90%以上になるように選定されているのが好ましい。通常、トランジスタの特性は10%のバラツキを有する。最小のトランジスタで最適の電流が確保できるよう余猶を持たせるために10%の余裕を持たせるようにすることが望ましい。
【0061】
切断直前のヒューズ素子の抵抗値は、ヒューズ素子の電流−電圧特性から計算された切断電流が、MOSトランジスタの飽和ドレイン電流の80%から98%までの間の電流値に選定されているのが好ましい。製造バラツキがあっても十分ヒューズ素子を切断できるパワーを確保するためである。
【0062】
線L1で示される選択トランジスタのドレイン電流−電圧特性は、選択トランジスタのゲート端子にプログラム電圧Vpを印加した場合の特性であるが、プログラム電圧は、一般的には、選択トランジスタ十分オンにするようヒューズ回路に印加される電圧(電源電圧、第1の電圧)とする。
【0063】
プログラム電圧は、トランジスタによる電圧降下分を考慮して電源電圧より若干低く設定してもよい。一方選択トランジスタを十分低抵抗のオン状態にするため、プログラム電圧を第1の電圧より若干高めにしても良い。これらを含め、「ほぼ等しい電圧」と言う。
【0064】
以上に述べた手段により、選択トランジスタにおいて消費される電力の損失を低減し、ヒューズ回路に供給される電力をヒューズ素子の切断のために有効に使うことができる。ヒューズ素子を切断するために必要な選択トランジスタのゲート幅を小さくすることができるため、ヒューズ回路の占有面積を小さくすることができる。
【0065】
ヒューズ素子と選択トランジスタとの直列接続を形成した後、以下の選択基準のいずれかに基づいてヒューズ素子を切断する。
【0066】
まず、第1の選択基準について述べる。
【0067】
ヒューズ素子と選択トランジスタとの直列接続の両端間に、選択トランジスタのドレイン電流が飽和し始めるドレイン電圧よりも高い電圧である第1の電圧を印加する。選択トランジスタのゲート端子に所定のプログラム電圧を印加する。切断直前のヒューズ素子と選択トランジスタとの接続点における電圧が、選択トランジスタの線形領域のドレイン電圧より高く、飽和領域のドレイン電圧よりも低い電圧になる状態でヒューズ素子を切断する。
【0068】
次に、第2の方法について述べる。
【0069】
ヒューズ素子と選択トランジスタとの直列接続の両端間に、選択トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧である第1の電圧を印加する。さらに、選択トランジスタのゲート端子に所定のプログラム電圧を印加する。この際、ヒューズ素子と選択トランジスタとの接続点における電圧として、ヒューズ素子の特性から計算された切断直前のヒューズ素子の消費電力が計算されたヒューズ素子の電流ー電圧特性に基づいて得られる最大消費電力の90%以上になるように、プログラム電圧を印加することにより、ヒューズ素子を切断する。
【0070】
次に第3の方法について述べる。
【0071】
ヒューズ素子と選択トランジスタとの直列接続の両端間に、選択トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりもやや高い電圧を印加する。さらに、ゲート端子に所定のプログラム電圧を印加する。この際、切断直前のヒューズ素子と選択トランジスタとの接続点における電圧を、選択トランジスタの飽和ドレイン電流の80%から98%までの間の電流値が流れる電圧範囲内に設定することにより、ヒューズ素子を切断する。
【0072】
尚、選択トランジスタやヒューズ素子の特性は、環境の変化、主に温度変化によって変動する。従って、温度変化が生じる場合には、温度変化による特性の変化分を考慮してヒューズ素子と選択トランジスタの設計を行う必要がある。
【0073】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【0074】
このように、ヒューズ素子と選択トランジスタとの直列接続を含むヒューズ回路において、ヒューズ回路に供給される電力をヒューズ素子の切断のために有効に用いることができる。従って、選択トランジスタの占有面積を小さくすることができる。
【図面の簡単な説明】
【図1】 ヒューズ素子と、このヒューズ素子用の選択トランジスタとしてMOSFETと、を含むヒューズ回路の回路図である。
【図2】 選択トランジスタとしても用いられるMOSFETの典型的な電流−電圧特性とフューズ切断時の電圧変化を示すグラフである。
【図3】 ヒューズの消費電力のソース−ドレイン間電圧依存性を示す図である。
【図4】 本発明の一実施の形態による半導体装置の平面図である。
【図5】 本発明の一実施の形態による半導体装置の断面図であり、図4のV−V'線に沿う断面図である。
【図6】 本発明の一実施の形態による半導体装置の電流−電圧特性であり、選択トランジスタのゲート電圧を変化させた場合の動作点の変化を示す図である。
【図7】 本発明の一実施の形態による半導体装置の電流−電圧特性であり、ヒューズ素子の抵抗値を、動作点が遷移領域内に入る範囲で変化させた場合の様子を示す模式的な図である。
【符号の説明】
A ヒューズ回路、1 ヒューズ素子、3 選択トランジスタ、5a ドレイン端子、5b ソース端子、5c ゲート端子5c、Vp プログラム電圧、VDD 電源電圧、 Vm ソース−ドレイン間電圧、Im ドレイン電流、Rfヒューズ素子の抵抗値。
Claims (17)
- 両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、
ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと
を含む半導体装置であって、
前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第1の電圧と前記第2の電圧と前記MOS型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、
さらに、前記ヒューズ素子の抵抗値は、前記ゲート端子に対して前記プログラム電圧を印加した際に、前記接続点における電圧と前記第2の電圧との電圧差が前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されている
半導体装置。 - さらに、前記ヒューズ素子の抵抗値は、前記ゲート端子に対して前記プログラム電圧を印加した際に前記接続点における電圧と前記第2の電圧との間の電圧差が、前記MOS型トランジスタのドレイン電流がドレイン電圧と比例する線形領域におけるドレイン電圧値よりも高くなるように選定されている
請求項1に記載の半導体装置。 - 前記MOSトランジスタのプログラム電圧は、前記第1の電圧と等しい電圧である
請求項1又は2に記載の半導体装置。 - 両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、
ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと
を含む半導体装置であって、
前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第1の電圧と前記第2の電圧と前記MOS型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、
さらに、前記ヒューズ素子の抵抗値は、前記ヒューズ素子が切断可能な最小電力が前記MOS型トランジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の90%以上になるように選定されている半導体装置。 - 両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、
ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと
を含む半導体装置であって、
前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように前記第1の電圧と、前記第2の電圧と、前記MOS型トランジスタの特性と、前記ヒューズ素子の抵抗値とが選択されており、
さらに前記ヒューズ素子の抵抗値は、前記ヒューズ素子の切断電流が前記MOS型トランジスタの飽和ドレイン電流の80%から98%までの間の電流値を有するように選定されている
半導体装置。 - 前記MOS型トランジスタゲートと前記ヒューズ素子とが同一層から形成されている請求項1〜5のいずれか1項記載の半導体装置。
- 前記同一層はポリサイドである請求項6記載の半導体装置。
- 前記ヒューズ素子の抵抗値はヒューズ素子切断直前の値である請求項1〜7のいずれか1項記載の半導体装置。
- 基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の一端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するMOS型トランジスタと、の直列接続を形成する工程と、
前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記MOS型トランジスタとの接続点における電圧を前記MOS型トランジスタのドレイン電流が飽和する飽和領域のドレイン電圧よりも低い電圧に設定することにより前記ヒューズ素子を切断する工程と
を含む半導体装置の製造方法。 - 基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと、の直列接続を形成する工程と、
前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記MOS型トランジスタとの接続点における電圧を、前記ヒューズ素子の消費電力が、前記MOS型トランジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の90%以上になる電圧範囲内に設定することにより前記ヒューズ素子を切断する工程と
を含む半導体装置の製造方法。 - 基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタと、の直列接続を形成する工程と、
前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記MOS型トランジスタとの接続点における電圧を前記MOS型トランジスタの飽和ドレイン電流の80%から98%までの間の電流値が流れる電圧範囲内に設定することにより前記ヒューズ素子を切断する工程と
を含む半導体装置の製造方法。 - 前記MOS型トランジスタゲートと前記ヒューズ素子とが同一層から形成されている請求項9〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記同一層はポリサイドである請求項12記載の半導体装置の製造方法。
- 前記ヒューズ素子の特性は、ヒューズ素子切断直前の特性である請求項9〜13のいずれか1項記載の半導体装置の製造方法。
- 両端間に電流を流すことにより電気的に切断可能なヒューズ素子で あって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタとを含む半導体装置における前記ヒューズ素子の切断方法であって、
前記ヒューズ素子を切断できるように選定された前記第1の電圧と前記第2の電圧を印加し、前記接続点における電圧と前記第2の電圧との電圧差が前記MOS型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されているプログラム電圧を前記ゲート端子に印加することによって、前記ヒューズ素子を切断するヒューズ素子の切断方法。 - 両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタとを含む半導体装置における前記ヒューズ素子の切断方法であって、
前記ヒューズ素子を切断できるように選定された前記第1の電圧と前記第2の電圧を印加し、前記ヒューズ素子の消費電力が、前記MOS型トランジスタの電流−電圧特性から算出される前記ヒューズ素子の最大消費電力の90 % 以上であるように選定されているプログラム電圧を前記ゲート端子に印加することによって、前記ヒューズ素子を切断するヒューズ素子の切断方法。 - 両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第1の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第1の電圧よりも低い第2の電圧が印加されるMOS型トランジスタとを含む半導体装置における前記ヒューズ素子の切断方法であって、
前記ヒューズ素子を切断できるように選定された前記第1の電圧と前記第2の電圧を印加し、前記MOS型トランジスタの飽和ドレイン電流の80 % 〜98%のドレイン電流が流れるように選定されているプログラム電圧を前記ゲート端子に印加することによって、前記ヒューズ素子を切断するヒューズ素子の切断方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322951A JP3948392B2 (ja) | 2001-11-06 | 2002-11-06 | 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001340872 | 2001-11-06 | ||
JP2001-340872 | 2001-11-06 | ||
JP2002322951A JP3948392B2 (ja) | 2001-11-06 | 2002-11-06 | 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003209174A JP2003209174A (ja) | 2003-07-25 |
JP3948392B2 true JP3948392B2 (ja) | 2007-07-25 |
Family
ID=27666932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002322951A Expired - Fee Related JP3948392B2 (ja) | 2001-11-06 | 2002-11-06 | 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3948392B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4795631B2 (ja) | 2003-08-07 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
TWI246767B (en) | 2003-10-24 | 2006-01-01 | Yamaha Corp | Semiconductor device with capacitor and fuse and its manufacture method |
JP4699102B2 (ja) * | 2005-06-22 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2007324173A (ja) * | 2006-05-30 | 2007-12-13 | Sanyo Electric Co Ltd | 電気回路 |
-
2002
- 2002-11-06 JP JP2002322951A patent/JP3948392B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003209174A (ja) | 2003-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100539113B1 (ko) | 퓨즈를 가진 반도체 장치 및 그 제조방법 | |
US5557231A (en) | Semiconductor device with improved substrate bias voltage generating circuit | |
US7259951B2 (en) | Semiconductor device | |
JPH11340465A (ja) | Soi半導体装置及びその製造方法 | |
JP3325396B2 (ja) | 半導体集積回路 | |
JPH10284729A (ja) | 絶縁ゲートトランジスタ素子及びその駆動方法 | |
EP1233453A3 (en) | Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same | |
US5903034A (en) | Semiconductor circuit device having an insulated gate type transistor | |
JP3948392B2 (ja) | 半導体装置、半導体装置の製造方法、およびヒューズ素子の切断方法 | |
US6630717B2 (en) | CMOS semiconductor circuit with reverse bias applied for reduced power consumption | |
US7208798B2 (en) | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage | |
US5570311A (en) | SRAM semiconductor device | |
US6815765B2 (en) | Semiconductor device with function of modulating gain coefficient and semiconductor integrated circuit including the same | |
US7550351B2 (en) | Structure and method for creation of a transistor | |
US6285227B1 (en) | Latch ratio circuit with plural channels | |
KR100540404B1 (ko) | 반도체 장치 | |
JP2004228317A (ja) | 半導体記憶装置 | |
US7518167B2 (en) | Semiconductor device | |
CN212907739U (zh) | 保险丝结构及存储单元 | |
JPH10336014A (ja) | 論理回路 | |
JP2003100877A (ja) | 入力保護回路 | |
JP2000077538A (ja) | Cmos半導体装置 | |
JPH0536913A (ja) | 半導体装置 | |
JP2008091936A (ja) | 半導体装置 | |
JP2000138181A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040521 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060912 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070409 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |