KR920001717B1 - 전압검지회로 - Google Patents

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Abstract

내용 없음.

Description

전압검지회로
제1도는 본 발명의 전압검지회로의 일실시예의 회로도.
제2도는 상기 실시예에 사용하는 후막트랜지스터의 단면도.
제3도는 상기 후막트랜지스터의 온도의존성을 나타낸 도면.
제4도는 본 발명의 다른 실시예의 회로도.
제5도는 제2의 부하가 있는 경우 및 없는 경우의 전원전압의존성을 비교해서 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 부하 2 : 전압검지부
3 : 논리게이트 4 : 입력단자
5 : 출력단자 6 : 에피택셜층
7 : 피일드산화막 8,9 : n형 확산층(소오스, 드레인)
10 : 게이트절연후막 11 : 게이트절연박막
12 : 게이트 13 : 제2의 부하
본 발명은 승압회로 등에 의해서 승압된 전압을 검지하는 전압검지회로에 관한 것이다.
최근, 각종 전자기기의 소형화됨에 따라, 전자기기의 전원을 저전압이 되도록 요구되고 있다. 그러나, 기기내에 조립된 특정의 회로에 있어서, 전원전압보다 높은 동작전압을 필요로 할 경우가 있다. 이와같은 경우, 통상 반도체 집적회로내에 차아지펌프(charge pump) 등으로 구성된 승압회로를 배열하고, 이 승압회로에 의해서 전원전압을 필요한 동작전압까지 승압된다. 이때에, 승압된 전압이 미리 설정한 값으로 되어 있는지의 여부를 항상 검지하고, 검지출력에 따라서 동작전압을 소정의 범위내에 유지할 필요가 있다.
이와 같은 목적을 위해서, 종래부터 제너다이오우드를 사용하거나, 혹은 트랜지스터의 확산내압을 사용해서 승압전압을 검지하고 있고 있다.
그런데, 제너다이오우드를 사용할 경우에는, 반도체기판상에 제너다이오우드를 형성하지 않으면 안되기 때문에, 전용의 마스크와 전용의 주입공정을 필요로 하므로, 제조공정이 복잡해진다. 또한, 제너다이오우드에서는, 통상 5V 정도의 전압검지밖에 할 수 없어, 그것 이상의 높은 전압의 검지는 곤란하다.
한편, 트랜지스터의 확산내압을 이용하는 방법은, PN 접합의 붕괴전압을 이용하여 검출하는 것이므로, 시간이 경과함에 따라서 주변으로 트랩되는, 소위 스네이크(snake) 현상이 일어나기 쉽고, 이 때문에 시간이 경과함에 따라 설계당시의 전압보다 높아져서, 정확한 전압검지를 할 수 없게 된다.
따라서, 본 발명의 제1의 목적은, 전용의 마스크나 전용의 주입공정을 사용하지 않고, 통상의 MOS형 트랜지스터의 제조공정과 동일한 공정으로 전압검지부를 형성할 수 있는 전압검지회로를 제공하는데 있다.
또한, 본 발명의 제2의 목적은, 비교적 높은 전압도 정밀하게 검지할 수 있는 전압검지회로를 제공하는데 있다.
또한, 본 발명의 제3의 목적은, 시간이 경과함에 따라서 검지정밀도의 열화가 일어나지 않는 전압검지회로를 제공하는데 있다.
또 본 발명의 제4의 목적은, 온도의존성, 전원전압의존성을 최소화할 수 있는 전압검지회로를 제공하는데 있다.
본 발명은, 요약하면, 게이트절연막의 일부를 두껍게 한 검지용 트랜지스터로 전압검지부를 구성한 것이다.
상기 검지용 트랜지스터는 통상의 MOS형 트랜지스터와 동일한 공정으로 반도체기판상에 형성될 수 있으므로, 종래의 제너다이오우드와 같은 전용의 마스크나 공정을 필요로 하지 않는다. 이 때문에 제조공정이 상당히 단순하게 된다. 또한, 경시변화에 대해서도, 통상의 MOS형 트랜지스터와 마찬가지로, 시간이 경과함에 따라 전자의 트랩량이 변화하는 일은 없다. 따라서 종래의 확산내압을 이용하는 것과 같이 검지정밀도가 열화하는 일도 없다.
이하, 본 발명의 실시예를 도면에 의거해서 상세히 설명한다. 제1도, 제2도는 본 발명의 전압검지회로의 제1실시예를 나타내고 있다. 제1도에 있어서, 회로동작용의 정전압전원(VDD)의 사이에는 MOS형 트랜지스터(Tr4)로 구성된 부하(1)와, MOS형 트랜지스터(Tr1)∼(Tr3)로 구성된 검지용 트랜지스터로 이루어진 전압검지부(2)가 직렬로 접속되어 있다. 한편, 정전압전원(VDD)과 기준전위(VSS)의 사이에는 MOS형 트랜지스터(Tr5),(Tr6)로 이루어진 논리게이트(3)가 접속되어 있으며, 부하(1)의 전압검지부(2)의 접속점(A)이 논리게이트(3)을 구성하는 트랜지스터(Tr6)의 게이트에 접속되어 있다.
그리고 전압검지부(2)를 구성하는 검지용 트랜지스터(Tr1)∼(Tr3)의 게이트에 입력단자(4)가 접속되고, 논리게이트(3)를 구성하는 트랜지스터(Tr5),(Tr6)의 접속점에 출력단자(5)가 접속되어 있다.
또한, 제1도에 있어서 트랜지스터(Tr4),(Tr5)는 N채널의 디플릿션(depletion)형의 트랜지스터로 구성되어 있으며, 트랜지스터(Tr6)는 n채널의 인한스먼트(enhancement)형의 트랜지스터로 구성되어 있다.
제2도는 검지용 트랜지스터의 구체적인 구성을 도시한 것으로서, 반도체기판(6)내에 형성된 P형 에피택셜층(6)의 표면에 피일드산화막(7)이 형성되어 있다. 에피택셜층(6)의 표면에는 n형 확산층(8),(9)이 형성되어, 각각 소오스 및 드레인영역으로 된다. n형 확산층(8),(9) 사이의 중앙부근에는 산화실리콘을 약 6000Å의 두께로 증착하여 구성한 게이트절연후막(10)이 형성되어 있다. 이 게이트절연후막(10)은, 피일드산화막(7)을 형성하는 공정에서 동일한 마스크를 사용해서 동시에 형성된다.
n형 확산층(8),(9) 사이에 있어서의 에피택셜층(6) 및 게이트절연후막(10)의 표면에는, 산화실리콘을 약 500Å의 두께로 증착한 게이트절연박막(11)이 형성되어 있다. 게이트절연박막(11)상에는 게이트(12)가 형성되어 있다. (VG),(VS),(VD)는 각각 게이트전극, 소오스전극, 드레인전극을 나타내고 있다.
이와같이 구성하면, 검지용 트랜지스터는 3개의 트랜지스터(Tr1)∼(Tr3)을 가지게 되고, 트랜지스터(Tr1)와 (Tr2)의 사이 그리고 트랜지스터(Tr2)와 (Tr3)의 사이에는 확산층이 존재하지 않고, 단일 게이트(12)의 양쪽에 소오스 및 드레인의 확산층(8),(9)이 형성되므로, 이들의 트랜지스터(Tr1)∼(Tr3)는 제1도에 나타낸 바와 같이 직렬접속의 구조와 동일하다.
상기 구성에 있어서, 입력단자(4)에 인가되는 전압치가 검지전압의 설정치(Vr.p)보다 낮을 때는, 검지용 트랜지스터(Tr1),(Tr2),(Tr3)가 오프되기 때문에, 접속점(A)가 고전위로 된다. 이 때문에 논리게이트(3)를 구성하는 트랜지스터(Tr6)가 온으로 되고, 출력단자(5)의 출력전압(VOUT)은 저전위로 된다.
한편, 입력전압이 높아져서, 미리 정해진 설정치(Vr.p)에 도달하면 검지용 트랜지스터(Tr1),(Tr2),(Tr3)가 온으로 되고, 접속점(A)의 전위가 내려간다. 이 때문에 논리게이트(3)를 구성하는 트랜지스터(Tr6)가 오프로 되고, 출력단자(5)의 출력전압(VOUT)은 고전위로 된다.
따라서, 출력전압(VOUT)의 변화에 따라서 차아지펌프 등의 승압회로(도시하지 않음)에 공급전원을 단속제어하면, 승압회로의 출력전압(승압전압)을 소정의 범위내에 유지할 수 있다.
또한, 이 실시예와 같이 전압검지부(2)를, 게이트절연막의 일부를 두껍게 한 검지용 트랜지스터로 구성하면, 이 검지용 트랜지스터를 피일드산화막(7)의 제조공정 및 다른 MOS형 트랜지스터의 제조공정과 동일한 공정으로 동시에 제작할 수 있다. 이 때문에 제조공정이 복잡화하는 일은 없다. 또한, 이 검지용 트랜지스터는, 중앙부근에 게이트절연후막(10)을 제외하고는 통상의 MOS형 트랜지스터와 동일하다. 따라서, 시간이 경과함에 따라서 전자의 트랩량이 변화하지 않으므로, 경시변화에 의한 검지정밀도의 열화가 발생하지 않는다.
그런데, 이와같은 검지용 트랜지스터는 온도의존성을 가지며, 온도변동에 의해서 검지전압설정치가 변동되는 일이 있다. 따라서 발명자들은, 제1도의 전압검지부(2)의 입력전압-전류특성이 온도변화에 따라서 어떻게 변동하는가를 측정하였다. 제3도에 그 결과를 나타낸다.
제3도의 가로축은 검지전압의 설정치(VT.P), 세로축은 부하(1)로부터 유입하는 전류 ID의 평방근
Figure kpo00001
을 나타내고 있다. 제3도로부터 명백한 바와 같이, 온도가 30℃, 90℃, 140℃로 변화함에 따라서 전압검지부(2)의 입력전압-전류특성이 변동하지만, 이들의 특성은 어느 한점에서 교차한다. 즉 ID=IDO에 있어서 온도변동의 영향이 최소가 되는 포인트가 존재한다. 이 VT.P-
Figure kpo00002
곡선의 온도의존성의 최소포인트가 되는 입력전류치(IDO)는, 전압검지부(2)의 시스템의 드레솔드치가 변화하여도 거의 일정한 값으로 된다. 따라서, 제1도에 있어서, 부하(1)로부터 전압검지부(2)에 전류(IDO)를 공급하도록 구성하면, 온도의존성을 최소로 억제할 수 있으므로, 그만큼 고정밀도의 검지가 가능해진다.
또, 검지용 트랜지스터의 전원전압의존성은 통상의 MOS형 트랜지스터에 비교해서 작다. 전원전압의 변동에 따른 전압검지부(2)에 대한 영향은, 전압검지부(2)에 접속된 부하(1)를 흐르는 전류의 전원전압의존성에 의해서 전압검지부(2)로 유입하는 전류가 변동하는 것에 의한다.
이와같은 전원전압변동에 의한 영향을 경감하기 위해서는, 제4도에 나타난 바와같이 검지용 트랜지스터와 병렬로 MOS형 트랜지스터(Tr7)로 이루어진 제2의 부하(13)를 접속하고, 전원전압변동에 의해서 전압검지부(2)에 과잉으로 공급되는 전류를 제2의 부하(13)를 통하여 누설시키면 된다. 또한, 제4도에 있어서 제1도와 동일 부호의 부분은 동일기능을 가진다.
제5도는 제2의 부하(13)(Tr7)를 형성한 경우와 형성하지 않은 경우를 비교하여 전원전압의존성의 시뮬레이션 결과를 나타낸 것으로서, 가로축은 전원전압 5V시의 검지전압설정치(V)를 나타내고, 세로축은 4V∼6V의 정전압전원(VDD) FM에서 설정치 변동폭(V)을 나타내고 있다.
제5도로부터 명백한 바와같이, 제2의 부하(13)(Tr7)의 유무에 관계없이, 검지전압의 설정치(VT.P)의 상승에 따라서, 전원전압의존성은 커지는 경향이 있으나, 제2의 부하(13)를 형성한 경우는, 그것을 형성하지 않은 경우에 비해서, 광범위한 검지전압설정치에 대하여 전원전압의존성이 개선된다.
이와같이, 본 발명은 게이트절연막의 일부를 두껍게 한 검지용의 트랜지스터를 사용해서 전압을 검지하기 때문에, 제조가 용이하고, 경시변화도 적고, 안정된 검지정밀도를 유지할 수 있다.

Claims (3)

  1. 정전압전원(VDD)과 기준전위(VSS)의 사이에 부하(1)와 직렬접속되어 있으며, 반도체기판내에 형성된 소오스 및 드레인영역이 되는 확산층(8),(9)과 이들 확산층간에 있는 상기 반도체기판 표면에 형성된 게이트절연박막(11)과 이 게이트절연박막의 하부면의 중앙부근에 형성된 게이트절연후막(10)과 상기 게이트절연박막상의 전역에 형성된 게이트전극(12)을 형성하여 게이트절연막의 일부를 두껍게 한 검지용 트랜지스터(2)와, 상기 부하(1)와 상기 검지용 트랜지스터(2)의 접속점(A)의 전위가 인가되는 논리게이트(3)로 이루어지므로써, 상기 검지용 트랜지스터(2)의 게이트에 입력되는 전압이 소정의 값에 도달하였을때, 상기 접속점(A)의 전위에 의해서 상기 논리게이트(3)의 출력을 반전시키는 것을 특징으로 하는 전압검지회로.
  2. 제1항에 있어서, 검지용 트랜지스터(2)의 온도의존성이 최소가 되도록 하기 위하여, 부하(1)로부터 소정의 전류(IDO)가 공급되는 검지용 트랜지스터(2)로 구성되어 있는 것을 특징으로 하는 전압검지회로.
  3. 제1항 또는 제2항에 있어서, 검지용 트랜지스터(2)와 병렬로 접속되어 있는 제2의 부하(13)를 부가하여 구성되어 있는 것을 특징으로 하는 전압검지회로.
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