JP2018173866A - 基準電圧発生装置 - Google Patents

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Abstract

【課題】動作温度範囲が広くても、基準電圧の変動が抑制された、基準電圧発生装置を提供する。【解決手段】入力電圧に対し第１の定電流を出力する第１の定電流回路と、第２の定電流を出力する第２の定電流回路と、入力電流に基づいた電圧を生成する電圧生成回路とを備え、第１の定電流と第２の定電流に基づいた電流を電圧生成回路の入力電流とし、電圧生成回路から基準電圧を出力する。【選択図】図１

Description

本発明は、基準電圧発生装置に関する。
今後のＩｏＴの普及に伴い、様々な製品にＩＣが搭載されるようになるにつれ、ＩＣの動作温度範囲が拡大していく傾向にある。そのため、基準電圧発生装置を備えるＩＣにおいては、誤動作を抑制するために、基準電圧発生装置が出力する基準電圧の温度変化が小さいことが望まれている。
半導体基板に形成されるＩＣにおいては、通常１２０℃から１５０℃の間のある温度を超える高温になると、Ｐ型とＮ型の拡散層で形成される寄生ダイオードにおいて発生するＰＮ接合リーク電流が顕著になり、所望回路動作に対して影響を与えることが知られ、その対策が求められている。温度範囲に幅があるのは回路によりリーク電流が与える影響が異なるためである。そこで、以下ではＰＮ接合リーク電流が回路に影響を及ぼし始める温度をリーク電流顕在化温度と呼び、記号ＬＣＥＴで表すことにする。
例えば、特許文献１には、高温時に発生するＭＯＳトランジスタの拡散層のＰＮ接合リーク電流が基準電圧発生装置に流入し、基準電圧が変化することを抑制するため、寄生ダイオードと同一のリーク電流特性を有するダミー拡散層を基準電圧発生装置内に設け温度変動を抑制するバンドギャップリファレンス回路の技術が開示されている。
特開２００４−１３５８４号公報
しかしながら、特許文献１の従来の基準電圧発生装置では、高温下においてのＰＮ接合リーク電流の影響を抑制させることはできるが、基準電圧発生装置内のダイオードなどの回路素子がもつ、温度に対する微小な非線形特性を低減できないため、その回路素子の非線形特性に基づく基準電圧の変動が発生する。そのため、広い動作温度範囲において基準電圧の変動の抑制が求められるＩＣに適用することが難しい。
本発明は、このような状況に鑑み、全動作温度範囲において基準電圧の変動が抑制された、基準電圧発生装置を提供することを目的とする。
上記の課題を解決するために、本発明は以下のような基準電圧発生装置とする。
すなわち、入力電圧に対し第１の定電流を出力する第１の定電流回路と、前記入力電圧に対し第２の定電流を出力する第２の定電流回路と、入力電流に基づいた電圧を生成する電圧生成回路とを備え、前記第１の定電流と前記第２の定電流に基づいた電流を前記電圧生成回路の前記入力電流とし、前記電圧生成回路から基準電圧を出力することを特徴とする基準電圧発生装置とする。
本発明によれば、基準電圧発生装置が出力する基準電圧を、リーク電流顕在化温度以下の温度において、第１の定電流回路と電圧発生回路の温度係数を調整することで、回路素子の温度に対する非線形性に基づく温度変動を抑制する。また、第１の定電流回路と電圧発生回路で素子の温度に対する非線形性の緩和が困難なリーク電流顕在化温度以上の温度においては、第２の定電流回路と電圧発生回路で決められる基準電圧を出力する構成とし、温度変動を抑制する。
これによって、全動作温度範囲において、基準電圧発生装置の出力する基準電圧の変動を抑制することを可能とする。
本発明の第１の実施形態に係る基準電圧発生装置を示す回路図である。 第１の実施形態における基準電圧発生装置が出力する基準電圧の温度特性を示す図である。 第１の実施形態に係る基準電圧発生装置を示す模式断面図である。 第１の実施形態に係る基準電圧発生装置を示す別の回路図である。 第１の実施形態に係る基準電圧発生装置を示す別の回路図である。 本発明の第２の実施形態に係る基準電圧発生装置を示す回路図である。 第２の実施形態に係る基準電圧発生装置を示す模式断面図である。 従来技術における基準電圧発生装置を示す回路図である。 回路素子の温度特性を示す図である。 従来技術における温度特性を示す図である。 従来技術に係る基準電圧発生装置を示す模式断面図である。 第２の実施形態における基準電圧発生装置が出力する基準電圧の温度特性を示す図である。
以下、本発明の実施形態を、図面を参照して説明する。
図１は、本発明の第１の実施形態の基準電圧発生装置１００を示す回路図である。
第１の実施形態の基準電圧発生装置１００は、第１の定電流回路１０１と、第２の定電流回路１０２と、電圧生成回路１０３を備える。基準電圧発生装置１００は、後に説明するようにこれらの回路をＰ型半導体基板に形成した装置である。
電源端子１に接続され、電源電圧ＶＤＤを供給された第１の定電流回路１０１は、電圧生成回路１０３にＶＤＤに依存しない第１の定電流を出力する。また電源端子１に接続され、電源電圧ＶＤＤを供給された第２の定電流回路１０２は、電圧生成回路１０３にＶＤＤに依存しない第２の定電流を出力する。第１の定電流と第２の定電流を入力された電圧生成回路１０３は、第１の定電流と第２の定電流に基づいた基準電圧Ｖｒｅｆを、基準電圧端子３に出力する。
第１の実施形態においては、第１の定電流回路１０１は、デプレッション型ＮＭＯＳトランジスタ１１で構成される。デプレッション型ＮＭＯＳトランジスタ１１は、ゲートとソースが基準電圧端子３に接続され、ドレインが電源端子１に接続され、バックゲートが接地端子２に接続される。第２の定電流回路は、ＰＮ接合を利用した電流調整用ダイオード１３で構成される。電流調整用ダイオード１３は、アノードが基準電圧端子３に接続され、カソードが電源端子１に接続される。電圧生成回路１０３は、エンハンス型ＮＭＯＳトランジスタ１２で構成される。エンハンス型ＮＭＯＳトランジスタ１２は、ゲートとドレインが基準電圧端子３に接続され、ソースとバックゲートが接地端子２に接続される。
次に、図１の基準電圧発生装置１００の回路動作について説明する。第１の定電流回路１０１を構成するデプレッション型ＮＭＯＳトランジスタ１１は、第１の閾値電圧ＶＴＤと第１の相互コンダクタンスｇｍＤ（非飽和動作時）を有する。このデプレッション型ＮＭＯＳトランジスタ１１のドレイン電流ＩＤは、下式（１）に示すような電圧・電流特性を示し、ゲート・ソース間電圧ＶＧが０Ｖなので、第１の閾値電圧ＶＴＤに依存し、ドレイン電圧に依存しない飽和ドレイン電流となる。すなわち、この飽和ドレイン電流がソースから出力され、第１の定電流回路１０１の出力電流となる。下式（１）において、ＶＧはデプレッション型ＭＯＳトランジスタ１１のゲート・ソース間電圧である。
ＩＤ＝１／２・ｇｍＤ・（ＶＧ−ＶＴＤ）2
＝１／２・ｇｍＤ・（｜ＶＴＤ｜）2 ・・・（１）
第２の定電流回路１０２を構成するＰＮ接合ダイオードからなる電流調整用ダイオード１３は、下式（２）に示す順方向電圧Ｖｆを有する。これは拡散電位とも呼ばれ、ボルツマン定数ｋ、温度Ｔ、電子電荷量ｑ、Ｐ型領域の不純物濃度Ｎａ、Ｎ型領域の不純物濃度Ｎｄ、真性キャリア密度ｎiで以下のように表される。
Ｖｆ＝ｋＴ／ｑ・ｌｎ（Ｎａ・Ｎｄ／ｎi 2） ・・・（２）
また、電流調整用ダイオード１３は、電源端子１よりカソードに高い電圧がかけられるので、下式（３）に示す、逆方向飽和電流ＩＳをアノードから出力する。すなわち、この逆方向飽和電流が、第２の定電流回路１０２の出力電流となる。下式（３）においては、Ｄｎは電子の拡散定数、Ｄｐはホールの拡散定数、Ｌｎは電子の拡散距離、Ｄｐはホールの拡散距離である。また、ｎpはＰ型領域の少数キャリア密度、ｐnはＮ型領域の少数キャリア密度であり、これは多数キャリアとなる不純物濃度、ＮａとＮｄに反比例するので、Ｖｆが高い場合ＩＳは低く、Ｖｆが低い場合ＩＳは高くなる。
ＩＳ≒Ｄｎ・ｎp／Ｌｎ＋Ｄｐ・ｐn／Ｌｐ ・・・（３）
電圧生成回路１０３を構成するエンハンス型ＮＭＯＳトランジスタ１２は、第２の閾値電圧ＶＴＥと第２の相互コンダクタンスｇｍＥ（非飽和動作時）を有する。このエンハンス型ＮＭＯＳトランジスタ１２のドレイン電流ＩＥは、ドレインと接続されたゲートの電圧が基準電圧Ｖｒｅｆと一致する。したがって、下式（４）に示すように、第２の閾値電圧ＶＴＥと、基準電圧Ｖｒｅｆに依存し、基準電圧Ｖｒｅｆに対してダイオードの順方向特性と類似した電流となる。
ＩＥ＝１／２・ｇｍＥ・（ＶＧ−ＶＴＥ）2
＝１／２・ｇｍＥ・（Ｖｒｅｆ−ＶＴＥ） ・・・（４）
以上より、基準電圧Ｖｒｅｆは、（１）式のＩＤと（３）式のＩＳが（４）式のＩＥに等しくなるとして導かれる。ただし、リーク電流顕在化温度であるＬＣＥＴ以下の温度においては、逆方向飽和電流ＩＳの影響が無視でき、下式（５）のようになる。
Ｖｒｅｆ≒ＶＴＥ＋（ｇｍＤ／ｇｍＥ）1/2・｜ＶＴＤ｜ ・・・（５）
一方、ＬＣＥＴ以上の温度においては、温度上昇にともない指数的に増加する寄生ダイオードのＰＮ接合リーク電流と、同時にそれより大きな電流調整用ダイオードの逆方向飽和電流ＩＳとの影響が顕著になる。そのため、（３）式と（４）式から下式（６）のようなＶｒｅｆ成分が（５）式に加算される。ここで、ＩＳｐは、寄生ダイオードのＰＮ接合リーク電流である。
Ｖｒｅｆ≒ＶＴＥ＋｛２・（ＩＳ−ＩＳｐ）／ｇｍＥ｝1/2 ・・・（６）
図２は、第１の実施形態の、全動作温度範囲を−４０℃から１８０℃とした場合の基準電圧の温度依存性を示したグラフである。ここでは、この全動作温度範囲を２つの領域に分け、第１の温度範囲を−４０℃からＬＣＥＴ、第２の温度範囲をＬＣＥＴから１８０℃としている。また、Ｖｒｅｆ０は本実施形態の基準電圧の温度変化、Ｖｒｅｆ１とＶｒｅｆ２は従来の基準電圧の温度変化の様子を表しており、Ｖｒｅｆ１は寄生ダイオードのＰＮ接合リークが無い場合、Ｖｒｅｆ２は寄生ダイオードのＰＮ接合リークが顕著な場合を表している。
図２において、第１の温度範囲における基準電圧Ｖｒｅｆ０は、（５）式に基づいた特性を示す。この特性の調整は、ｇｍＤ／ｇｍＥを適宜変更して行う。一方、ＬＣＥＴ以上の第２の温度範囲における基準電圧Ｖｒｅｆ０は、（６）式に基づいた、第１の温度範囲とは異なった特性となる。この温度範囲の特性の調整は、ダイオード面積などを変更して行う。この第１の温度範囲と第２の温度範囲の特性の違いは、第１の定電流回路１０１と、第２の定電流回路１０２の特性の違いに起因しており、スイッチ等で回路を切り替えて行われるものではない。すなわち、第１の温度範囲においては（５）式に基づく基準電圧成分が（６）式に基づく基準電圧成分より支配的なために、トータルのＶｒｅｆが（５）式に大きく依存する。また、第２の温度範囲においては（６）式に基づく基準電圧成分が（５）式に基づく基準電圧成分の低下を補うために、トータルのＶｒｅｆに対する（６）式の影響が大きくなる。そのためＬＣＥＴは基準電圧Ｖｒｅｆ０を表す曲線の変曲点と概ねなっている。
ここで、実施形態の効果を明らかにするために、従来技術の基準電圧発生装置における問題点との比較で説明する。
図８に示す第１の定電流回路６０１と電圧生成回路６０３のみで構成される従来の基準電圧発生装置６００が出力する基準電圧は、（５）式のみに基づき、図２の点線に示すＶｒｅｆ１の特性となる。このとき−４０℃から１８０℃の間の温度に対するＶｒｅｆ１の近似１次温度係数（近似式において、温度に対し１次の式で示される項）は、ゼロとなるようにｇｍＤ／ｇｍＥが調整される。すなわち、−４０℃のときのＶｒｅｆ１と１８０℃のときのＶｒｅｆ１がほぼ同じ値になり、この間を結ぶ直線の傾きがほぼゼロとなる。しかし、Ｖｒｅｆ１は、回路素子の温度に対する非線形特性の影響で、完全に直線の特性とはならない。また、特許文献１の技術は、高温時に寄生ダイオードのＰＮ接合リーク電流の影響で、図２の一点鎖線で示すようなＶｒｅｆ２の急激な低下を防止するためにダミー拡散層で構成されるダイオードを設け、寄生ダイオードの影響を排除する。しかし、前述の、回路素子の温度に対する微小な非線形特性はそのまま残されるため、−４０℃から１１８０℃におけるその分の基準電圧Ｖｒｅｆ１の温度変動ΔＶｒｅｆ１を抑制することが出来ない。
それに対し、本発明の第１の実施形態は、このような回路素子がもつ非線形の特性を踏まえて温度範囲を２つに分け、それぞれの温度範囲で定電流回路が自然に切り替わるように構成し、全動作温度範囲で温度変動をΔＶｒｅｆ１からΔＶｒｅｆ０に低減させている。すなわち、−４０℃からＬＣＥＴまでの温度においてのＶｒｅｆ０は、（５）式に基づきこの温度範囲内でＶｒｅｆ０での近似一次温度係数をゼロとするように調整する。具体的には、−４０℃から１８０℃までの温度範囲において、近似１次温度係数を負の値となるように調製することで、−４０℃からＬＣＥＴにおける非線形特性の影響を最小化する。また、ＬＣＥＴから１８０℃までの温度において（５）式に基づきＶｒｅｆ０が負の近似一次温度係数に従い減少する分は、正の温度係数をもち、この温度領域で顕著になる（６）の基準電圧成分で、Ｖｒｅｆ０の低下を補う。このようにすることで、従来に比べ基準電圧の変動を抑制することが可能になる。
次に、−４０℃からＬＣＥＴまでの温度範囲のＶｒｅｆの調整の詳細について説明する。まず寄生ダイオードによる高温でのＰＮ接合リーク電流を考慮しなければ、基準電圧Ｖｒｅｆは、より広い温度範囲においてデプレッション型ＮＭＯＳトランジスタとエンハンス型ＮＭＯＳトランジスタの特性に基づいた（５）式の特性を示す。
図９に、（５）式を構成する各要素、ＶＴＥ、ＶＴＤ、｜ＶＴＤ｜、（ｇｍＤ／ｇｍＥ）1/2・｜ＶＴＤ｜の温度特性を示す。図９に示すように、閾値電圧ＶＴＥ、ＶＴＤはどちらも温度に対して負の近似一次温度係数をもつ特性となる。｜ＶＴＤ｜は、ＶＴＤの絶対値なので、ＶＴＤを上下に反転させた０より大きい正の近似一次温度係数をもつ特性となる。（ｇｍＤ／ｇｍＥ）1/2・｜ＶＴＤ｜は、｜ＶＴＤ｜の傾きが（ｇｍＤ／ｇｍＥ）1/2にしたがい変化した特性となる。（５）式は、第１項と第２項のそれぞれの温度特性を足し合わせたものと考えることができる。ＶＴＥのとＶＴＤの温度上昇に対する変化が等しければ、ＶＴＥとＶＴＤの絶対値｜ＶＴＤ｜の和は、温度に対し依存性のないものになり、（ｇｍＤ／ｇｍＥ）1/2が１の場合、Ｖｒｅｆの近似１次温度係数もゼロになる。また、例えＶＴＥとＶＴＤの負の近似１次温度係数が異なっていても、式（５）のｇｍＤ／ｇｍＥに含まれるパラメータによって（ｇｍＤ／ｇｍＥ）1/2・｜ＶＴＤ｜の温度に対する傾きを調整し、Ｖｒｅｆの近似一次温度係数をゼロにできる（但しここではｇｍＤ／ｇｍＥの温度依存性は無視する）。
しかし、実際は温度に対する少数キャリアの影響や、空乏層の伸びなどの影響で、ＶＴＥ、ＶＴＤは線形にならず、１次式で温度特性を近似することができない。加えてＶＴＥとＶＴＤの温度に対する振る舞いが異なるので、Ｖｒｅｆは、温度Ｔに対し下式（６）のような、２次の温度係数ａ、１次の温度係数ｂ、定数ｃで近似できる曲線となる。
Ｖｒｅｆ≒ａ×Ｔ2＋ｂ×Ｔ＋ｃ ・・・（６）
ここで、図１０に示すように、ｇｍＤ／ｇｍＥに含まれるパラメータを調整して、近似１次温度係数ｂをゼロにしても、２次の項をキャンセルさせることができずに、Ｖｒｅｆは、上側に凸の形状をした温度特性となる。
第１の実施形態においては、−４０℃からＬＣＥＴまでの範囲での温度依存性を低減させるために、図１０の−４０℃から１８０℃の全動作温度範囲に渡るＶｒｅｆ１の近似１次温度係数ｂをマイナスの値となるようにｇｍＤ／ｇｍＥを調整する。そして−４０℃からＬＣＥＴまでの温度範囲において、Ｖｒｅｆ１の温度変動量を最小化させる。例えば、具体的には、下式（７）のｘを１より小さい値とする。但し、ｘの値が、０．７以下になると、−４０℃からＬＣＥＴといえども負の傾きが大きくなりすぎ、−４０℃からＬＣＥＴの間のＶｒｅｆ温度変動量を最小化できなくなるので、０．７を越える値が望ましい。
ｇｍＤ／ｇｍＥ＜ｘ ・・・（７）
また、（７）式のｇｍについては、チャネル移動度μ、ゲート絶縁膜容量Ｃｏｘ、チャネル幅Ｗ、チャネル長Ｌを用いて下式（８）のように表せるので、製造プロセスによって変わるμやＣｏｘを考慮しながら、ＷやＬで調整することができる。
ｇｍ＝μ・Ｃｏｘ・Ｗ／Ｌ ・・・（８）
例えば、Ｗ／Ｌをチャネルサイズ比とすると、デプレッションＮＭＯＳトランジスタのチャネルサイズ比を、エンハンスＮＭＯＳトランジスタのチャネルサイズ比の１倍未満で０．７倍を越える値で調整する。 次に、温度がＬＣＥＴ以上の高温になった場合の動作を、まず従来の基準電圧発生装置をもとに説明する。
図１１（ａ）は、デプレッション型ＮＭＯＳトランジスタ６１とエンハンス型ＮＭＯＳトランジスタ６２が同じＰ型半導体基板６８中に作製され、それぞれのバックゲートが同じ接地端子２に接続された場合の模式断面図である。各素子の端子の結線については省いている部分があるが、図８のような従来の基準電圧発生装置を構成するよう結線してあるとする。
ＬＣＥＴ以上の温度においては、デプレッション型ＮＭＯＳトランジスタ６１のＮ型ソース領域６５とＰ型半導体基板６８との間と、エンハンス型ＮＭＯＳトランジスタ６２のＮ型ドレイン領域６４とＰ型半導体基板６８の間とに存在する寄生ダイオードの、点線に示すようなＰＮ接合リーク電流が顕著になる。そのため、デプレッション型ＮＭＯＳトランジスタ６１が出力した定電流がエンハンス型ＮＭＯＳトランジスタ６２に全て流れることができなくなり、基準電圧端子３から発生させる基準電圧が低下する。図２の一点鎖線のＶｒｅｆ２が、ＬＣＥＴ以上の温度において急激に低下しているのはこのことによる。ここで、デプレッション型ＮＭＯＳトランジスタ６１のドレインにも同様のＰＮ接合リーク電流が流れるが、この電流は、デプレッション型ＮＭＯＳトランジスタが出力する定電流には影響しない。
これに対し、第１の実施形態においては、図３に示すように、電流調整用ダイオード１３を図１の回路構成となるように設け、ＬＣＥＴ以上での基準電圧の急激な減少を抑制させる。電流調整用ダイオード１３は、例えば、Ｐ型半導体基板１８内にＮ型ウェル領域１６、Ｐ型低濃度領域１７を設け、Ｎ型ウェル領域１６を電源端子１に、Ｐ型低濃度領域１７を、基準電圧端子３に接続して構成している。
電流調整用ダイオード１３に流れる逆方向飽和電流ＩＳ（実線矢印）は、点線矢印で示すデプレッション型ＮＭＯＳトランジスタ１１のＮ型ソース領域１５とＰ型半導体基板１８の間、及びエンハンス型ＮＭＯＳトランジスタ１２のＮ型ドレイン領域１４とＰ型半導体基板１８の間の寄生ダイオードで発生するＰＮ接合リーク電流以上になるように設定する。例えば、電流調整用ダイオードを構成するＰＮ接合面積と寄生ダイオードのＰＮ接合面積が同じ場合、どちらも電流は（３）式に従うので、Ｐ型低濃度領域１７とＮ型ウェル領域１６の少数キャリアを調整し、電流調整用ダイオードの方が多く流れるように設定する。より現実的な決め方は、逆方向飽和電流（３）式に相関する（２）式に従い、電流調整用ダイオードのＶｆ（順方向電流が例えば１μＡなどのときの順方向電圧）が寄生ダイオードのＶｆよりも小さくなるように調整する。また、Ｖｆの調整が困難な場合は、電流調整用ダイオードのＰＮ接合面積を寄生ダイオードのＰＮ接合面積よりも大きくなるようにして、逆方向飽和電流ＩＳが、ＰＮ接合リーク電流ＩＳｐよりも大きくなるよう調整する。
以上のように、ＬＣＥＴ以下の温度においては、デプレッション型ＮＭＯＳトランジスタとエンハンス型ＮＭＯＳトランジスタでＶｒｅｆがほぼ決まるような構成とし、この温度範囲においてのみ非線形性を緩和するようにｇｍＤ／ｇｍＥを調整し、温度変動を最小化する。また、ＬＣＥＴ以上の温度においては、エンハンス型ＭＯＳトランジスタと電流調整用ダイオードの逆方向飽和電流及び寄生ダイオードのＰＮ接合リーク電流でＶｒｅｆがほぼ決まるような構成とし、寄生ダイオードのＰＮ接合リーク電流以上の電流を電流調整用ダイオードで発生させることでＶｒｅｆの低下を抑制する。このようにする事で、全動作温度範囲において基準電圧の変動を抑制することを可能としている。
第１の実施形態においては、第１の定電流回路の電流と、第２の定電流回路の電流を電圧生成回路に入力する構成をとしていたが、この趣旨を逸脱しない範囲で様々な変更が可能であることはいうまでもない。
例えば、電流調整ダイオードにおいて寄生ダイオードのＰＮ接合リークよりも大きな電流を確保することが困難な場合は、電流調整ダイオードを金属と半導体との接合で形成するショットキー接合ダイオードに替えても構わない。例えば図３のＮ型ウェル領域１６に、直接ＡＬ金属を接続すると、接合面の電位障壁が減る分、ＰＮ接合ダイオードの半分程度のＶｆを得ることができる。また、逆方向飽和電流は、数１０ｎＡから数１００ｎＡのレベルの電流を常温において容易に得る事ができる。
また、電流調整用ダイオードに替わる定電流として、ＭＯＳトランジスタのサブスレッショルド電流を利用しても構わない。図４は、図１の電流調整用ダイオード１３に替えて、第２の定電流回路２０２において、ゲートとソースを接続した電流調整用エンハンス型ＮＭＯＳトランジスタ２３としている。例えば、この電流調整用エンハンス型ＮＭＯＳトランジスタ２３の閾値電圧時のドレイン電流をチャネル長とチャネル幅で調整すれば、ゲートとソースを接続した場合（ゲート・ソース間電圧０Ｖの場合）のサブスレッショルド電流を（９）式から予測できる。ここでｋはボルツマン定数、Ｔは温度、ｑは電子電荷量、Ｃｏｘはゲート絶縁膜容量、Ｃｄは空乏層容量である。
電流調整用エンハンス型ＭＯＳトランジスタ２３のダイオードに対する利点は、電流を増加させることがチャネル長を短くする事で容易に実現できることである。これによって、ダイオードのように逆方向飽和電流ＩＳをＰＮ接合面積で増加させることに比べチップ面積を小さくすることができる。
Ｓ＝ｌｎ１０・ｋＴ／ｑ・（１＋Ｃｄ／Ｃｏｘ） ・・・（９）
また図４では電流調整用エンハンス型ＮＭＯＳトランジスタ２３に替えて、ゲートをオフさせたＰＭＯＳとしても構わない。
また、ＭＯＳトランジスタのサブスレッショルド電流を電流調整用に使用する場合は、チャネル長を短くする他に、閾値電圧を低くしたりＷ長を大きくしたりしてもよいことは言うまでもない。
また、第１の実施形態の回路構成を、図５のようにしても構わない。図５においては、第１の定電流回路３０１のデプレッション型ＮＭＯＳトランジスタ３１の電流を、第１のＰＭＯＳトランジスタ３４，第２のＰＭＯＳトランジスタ３５で構成されるカレントミラー回路を介して電圧生成回路３０３のエンハンス型ＮＭＯＳトランジスタ３２に受け渡している。そして第１の定電流回路３０１の電流と第２の定電流回路３０２の電流を、電圧生成回路３０３に入力して基準電圧端子３に基準電圧Ｖｒｅｆを発生させていることは図１と同様である。図５の回路構成では、第１の定電流回路３０１を構成するデプレッション型ＮＭＯＳトランジスタ３１のソースとバックゲートを接地端子２に接続している。このようにソースとバックゲートを同電位とすることで、図３で示したデプレッション型ＮＭＯＳトランジスタ１１のソースにおいて発生するようなＰＮ接合リーク電流を削減できる。そのため、第２の定電流回路３０２の定電流は、電圧生成回路３０３を構成するエンハンス型ＮＭＯＳトランジスタ３２のドレインにおいて発生するＰＮ接合リークだけに対応すればよく、ＰＮ接合面積を小さくしチップ面積を削減する事が可能になる。
ここで、特に図示しないが、第２のＰＭＯＳトランジスタ３５のドレイン領域内に電流調整用ダイオードを形成してもよい。その場合、電流調整用ダイオードを別途追加する場合に比べ、素子の分離領域等を形成する必要がないため、より面積を縮小することができる。
また、特に図示しないが、回路中に電流調整用ダイオードを直接追加せずに、ＩＣ内に存在する寄生ダイオードを、エンハンス型ＮＭＯＳトランジスタのドレインに隣接させることで、同様の効果を得ても良い。その場合、回路規模を大きくする必要がないため、より小面積で作製することができる。
また、本構成の場合においては、電流調整用ダイオードの面積縮小のためには逆方向飽和電流ＩＳの大きいダイオードとした方がよいため、低濃度での接合が望ましい。その形成方法として、低濃度のＮ型ウェル領域を専用に形成してもよい。
図６は、本発明の第２の実施形態の基準電圧発生装置４００を示す回路図である。第２の実施形態の基準電圧発生装置４００は、第１の定電流回路４０１と、第２の定電流回路４０２と、電圧生成回路４０３を備える。基準電圧発生装置４００は、後に説明するようにこれらの回路をＮ型半導体基板に形成した装置である。
電源端子１に接続され、電源電圧ＶＤＤを供給された第１の定電流回路は、電圧生成回路４０３にＶＤＤに依存しない第１の定電流を出力する。また基準電圧端子３と接地端子２の間に接続された第２の定電流回路４０２は、基準電圧端子３から接地端子２に基準電圧に依存しない第２の定電流を出力する。第１の定電流から第２の定電流を引いた電流を入力された電圧生成回路４０３は、第１の定電流と第２の定電流に基づいた基準電圧Ｖｒｅｆを、基準電圧端子３に出力する。
第２の実施形態においては、第１の定電流回路４０１は、デプレッション型ＮＭＯＳトランジスタ４１で構成される。デプレッション型ＮＭＯＳトランジスタ４１は、ゲートとソースとバックゲートが基準電圧端子３に接続され、ドレインが電源端子１に接続される。第２の定電流回路４０２は、ＰＮ接合を利用した電流調整用ダイオード４３で構成される。電流調整用ダイオード４３は、アノードが接地端子２に接続され、カソードが基準電圧端子３に接続される。電圧生成回路４０３は、エンハンス型ＮＭＯＳトランジスタ４２で構成される。エンハンス型ＮＭＯＳトランジスタ４２は、ゲートとドレインが基準電圧端子３に接続され、ソースとバックゲートが接地端子２に接続される。
次に、図６の基準電圧発生装置４００の回路動作について説明する。第１の定電流回路４０１を構成するデプレッション型ＮＭＯＳトランジスタ４１は、第１の実施形態と同様に式（１）に基づいた電流をソースから出力する。
第２の定電流回路４０２を構成するＰＮ接合ダイオードからなる電流調整用ダイオード４３は、式（２）に示す第２の閾値電圧Ｖｆを有し、式（３）に示す、逆方向飽和電流ＩＳをカソードからアノードに出力する。ここで、Ｖｆが高い場合はＩＳが低く、Ｖｆが低い場合はＩＳが高くなることは第１の実施形態と同様である。
電圧生成回路４０３を構成するエンハンス型ＮＭＯＳトランジスタ４２に流れる電流は、式（４）に基づき、基準電圧Ｖｒｅｆに対してダイオードの順方向特性と類似した電流となる。
従って、第２の実施形態においても、基準電圧Ｖｒｅｆは、ＬＣＥＴ以下の温度では、逆方向飽和電流ＩＳの影響が無視でき、式（５）のような特性を示す。また、ＬＣＥＴ以上の温度においては、温度上昇にともない指数的に増加する寄生ダイオードのＰＮ接合リーク電流と電流調整用ダイオードの逆方向飽和電流ＩＳの影響が顕著になる。そのため、式（１０）に示すＶｒｅｆ成分が（５）式に加算される。ここで、ＩＳｐは、寄生ダイオードのＰＮ接合リーク電流である。
Ｖｒｅｆ≒ＶＴＥ＋｛２・（ＩＳｐ−ＩＳ）／ｇｍＥ｝1/2 ・・・（１０）
図１２は、第２の実施形態の、全動作温度範囲を−４０℃から１８０℃とした場合の基準電圧Ｖｒｅｆの温度依存性を示したグラフである。図１２において、−４０℃からＬＣＥＴ付近までの実線で示す第２の実施形態の基準電圧Ｖｒｅｆ０は、（５）式に基づき、ｇｍＤ／ｇｍＥを調整して設定している。これは、第１の実施形態と同様の調整方法である。すなわち、−４０℃から１８０℃の間で近似一次温度係数がゼロとなるような従来のＶｒｅｆ１に対し、−４０℃からＬＣＥＴの間で温度変動量を最小化するようにｇｍＤ／ｇｍＥを調整している。
一方、ＬＣＥＴ以上の温度における実線の基準電圧Ｖｒｅｆ０は、（１０）式に基づく特性となる。これは、電圧生成回路４０３に流入してくる寄生ダイオードのＰＮ接合リーク電流によって発生する、Ｖｒｅｆ２のような電圧上昇を、電流調整用ダイオード４３によって分流させ、一部を逃がすことで実現している。このような構成とすることで、Ｎ型半導体基板を使用する第２の実施形態においても従来に比べ、基準電圧の変動を抑制することが可能になる。
このときのＬＣＥＴ以上のときの振る舞いについて、従来の基準電圧発生装置をもとに説明する。
図１１（ｂ）は、デプレッション型ＮＭＯＳトランジスタ７１とエンハンス型ＮＭＯＳトランジスタ７２が同じＮ型半導体基板６９の第１のＰ型ウェル領域７５と第２のＰ型ウェル領域７６中に作製され、それぞれのバックゲートがそれぞれのＰ型ウェル領域に接続された場合の模式断面図である。各素子の端子の結線については省いている部分があるが、図８のような従来の基準電圧発生装置を構成するよう結線しているとする。
Ｎ型半導体基板６９は、最も高い電位が供給される電源端子１と接続される。そのため、Ｎ型半導体基板６９と第１のＰ型ウェル領域７５との間に形成される寄生ダイオードを通じて、ＰＮ接合リーク電流が、基準電圧端子３に向かって点線に示すように流れ込む。一方、エンハンス型ＮＭＯＳトランジスタ７２のＮ型ドレイン領域６４と第２のＰ型ウェル領域７６との間に形成される寄生ダイオードを通じて、ＰＮ接合リーク電流が基準電圧端子３から接地端子２へ向かって流れ込むことは第１の実施形態と同様である。しかし、式（３）に基づき、低濃度不純物のＰＮ接合ダイオードである前者の方が少数キャリアが多く発生し、ＰＮ接合リーク電流が多くなる。そのため、電圧生成回路４０３を構成するエンハンス型ＮＭＯＳトランジスタ７２にこれらのＰＮ接合リーク電流の差分が流れ込み、ＬＣＥＴ以上の温度において基準電圧が上昇する。図１２の一点鎖線のＶｒｅｆ２がＬＣＥＴ以上の温度において急激に上昇しているのはこのことによる。
第２の実施形態においては、このようなＬＣＥＴ以上での基準電圧の上昇を抑制させるために、図７に示すように、電流調整用ダイオード４３を、図６の回路構成となるように設けている。電流調整用ダイオード４３は、例えば、第２のＰ型ウェル領域４６内にＮ型低濃度領域４８を設け、Ｎ型低濃度領域４８をカソードとして基準電圧端子３に接続する。電流調整用ダイオード４３のアノードは、Ｐ型ウェル領域４６が担う。
電流調整用ダイオード４３に流れる逆方向飽和電流ＩＳ（実線矢印）は、図７の点線矢印で示す、Ｎ型半導体基板１９から第１のＰ型ウェル領域４５に流れるＰＮ接合リーク電流と、エンハンス型ＮＭＯＳトランジスタ４２のＮ型ドレイン領域２４からＰ型ウェル領域４６に流れるＰＮ接合リーク電流の差分よりも、小さくなるように（１０）式に基づき設定する。そのようにすることで、（５）式に基づくＬＣＥＴ以上における基準電圧成分の低下を補い、温度変動を抑制する。（１０）式におけるＩＳｐやＩＳをＶｆや、ＰＮ接合面積を利用した電流の設定方法は第１の実施形態と同様である。
以上のように、第２の実施形態においてもＬＣＥＴ以下の温度においては、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタでＶｒｅｆがほぼ決まるような構成とし、この温度範囲においてのみ非線形性を緩和するようにｇｍＤ／ｇｍＥを調整し、温度変動を最小化する。また、ＬＣＥＴ以上の温度においては、エンハンス型ＭＯＳトランジスタと電流調整用ダイオードの逆方向飽和電流及び寄生ダイオードのＰＮ接合リーク電流でＶｒｅｆがほぼ決まるような構成とし、寄生ダイオードのＰＮ接合リーク電流より少ない電流を電流調整用ダイオードで発生させることでＶｒｅｆの低下を抑制する。このようにする事で、全動作温度範囲において基準電圧の変動を抑制することを可能としている。
これまでの実施形態において、基準電圧発生装置を形成するデプレッション型ＮＭＯＳトランジスタとエンハンス型ＮＭＯＳトランジスタのゲート電極は、それぞれの電極をＮ型とするのが一般的であるが、エンハンス型ＮＭＯＳトランジスタを、デプレッション型ＮＭＯＳトランジスタと同じチャネルプロファイルとし、ゲート電極をＰ型とすることで形成してもよい。そうすることにより、チャネルプロファイルのバラつきを相殺することができ、より安定的な基準電圧を発生させることが可能となる。
また、これまでの実施形態において、基準電圧発生端子はＮ型エンハンス型ＮＭＯＳトランジスタのゲートとドレインをつないだ端子としているが、エンハンス型ＮＭＯＳトランジスタのゲートが基準電圧となるような別の回路を付加した場合にも適用できる。
また、これまで基準電圧発生装置の回路素子としてＮＭＯＳを用いて説明しているが、ＰＭＯＳの場合でも、各領域の導電型を反対にすることで、本発明が同様に適用できる。
１ 電源端子
２ 接地端子
３ 基準電圧端子
１１、２１、３１、４１、６１、７１ デプレッション型ＮＭＯＳトランジスタ
１２、２２、３２、４２、６２、７２ エンハンス型ＮＭＯＳトランジスタ
１３、３３、４３ 電流調整用ダイオード
１４、２４、６４ Ｎ型ドレイン領域
１５、２５、６５ Ｎ型ソース領域
１６ Ｎ型ウェル領域
１７ Ｐ型低濃度領域
１８、６８ Ｐ型半導体基板
１９、６９ Ｎ型半導体基板
２３ 電流調整用エンハンス型ＮＭＯＳトランジスタ
３４ 第１のＰＭＯＳトランジスタ
３５ 第２のＰＭＯＳトランジスタ
４５、７５ 第１のＰ型ウェル領域
４６、７６ 第２のＰ型ウェル領域
４８ Ｎ型低濃度領域
１０１、２０１、３０１、４０１、６０１ 第１の定電流回路
１０２、２０２、３０２、４０２ 第２の定電流回路
１０３、２０３、３０３、４０３、６０３ 電圧生成回路

Claims (8)

  1. 入力電圧に対し第１の定電流を出力する第１の定電流回路と、
    前記入力電圧に対し第２の定電流を出力する第２の定電流回路と、
    入力電流に基づいた電圧を生成する電圧生成回路と、
    を備え、
    前記第１の定電流と前記第２の定電流に基づいた電流を前記電圧生成回路の前記入力電流とし、前記電圧生成回路から基準電圧を出力することを特徴とする基準電圧発生装置。
  2. 前記第１の定電流回路は、温度の上昇に対し値が低下する第１の閾値電圧を有し、
    前記電圧生成回路は、温度の上昇に対し値が低下する第２の閾値電圧を有し、
    前記第１の閾値電圧と前記第２の閾値電圧に基づき発生する第１の基準電圧成分は、全動作温度範囲において、負の近似１次係数を有し、
    前記第２の定電流と前記第２の閾値電圧に基づき発生する第２の基準電圧成分は、前記全動作温度範囲に含まれる高温の領域である第２の温度範囲において、正の近似１次係数を有し、
    前記基準電圧は、前記第１の基準電圧成分と、前記第２の基準電圧成分との和に基づく電圧であることを特徴とする請求項１に記載の基準電圧発生装置。
  3. 前記第１の定電流回路は、ゲートとソースを電気的に接続し、ドレインから入力された電圧に基づいて、ソースから前記第１の定電流を出力するデプレッション型ＭＯＳトランジスタを備えることを特徴とする請求項１または２に記載の基準電圧発生装置。
  4. 前記電圧生成回路は、ゲートとドレインを電気的に接続し、前記ドレインから入力された電流を入力とし、前記ドレインにおいて電圧を生成する第１のエンハンス型ＭＯＳトランジスタを備えることを特徴とする請求項１乃至３のいずれか一項に記載の基準電圧発生装置。
  5. 前記第２の定電流回路は、カソードから入力された電圧に基づいて、アノードから前記第２の定電流を出力するＰＮ接合ダイオードであることを特徴とする請求項１乃至４のいずれか一項に記載の基準電圧発生装置。
  6. 前記第２の定電流回路は、ゲートとソースを接続し、ドレインから入力された電圧に基づいて、ソースから前記第２の定電流を出力する第２のエンハンス型ＭＯＳトランジスタであることを特徴とする請求項１乃至４のいずれか一項に記載の基準電圧発生装置。
  7. Ｐ型半導体基板に形成されており、
    前記第２の定電流は、前記第１のエンハンス型ＭＯＳトランジスタのドレインと前記Ｐ型半導体基板とで構成される寄生ダイオードが生成するリーク電流よりも多い電流であることを特徴とする請求項４に記載の基準電圧発生装置。
  8. Ｎ型半導体基板に形成されており、
    前記第１の定電流回路は、前記Ｎ型半導体基板内の第１のＰ型ウェル領域内に形成され、
    前記第２の定電流回路と前記電圧生成回路は、前記Ｎ型半導体基板内の第２のＰ型ウェル領域内に形成され、
    前記第２の定電流は、前記第１のＰ型ウェル領域と前記Ｎ型半導体基板とで構成される寄生ダイオードが生成するリーク電流よりも少ない電流であることを特徴とする請求項２乃至６のいずれか一項に記載の基準電圧発生装置。
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