JPS5990952A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、民生用機器等に用いられるプルダウン抵抗を
具備した高耐圧ＣＭＯ８半導体装ＩＷに関す着 るものである。
具備した高耐圧ＣＭＯ８半導体装ＩＷに関す着 るものである。
（従来例の構成とその問題点）
従来例におけるプルダウン抵抗及び高耐圧化半導体素子
の形成方法について述べる。第１図に示すように、Ｓｔ
（シリコン）半導体基板１上にプルダウン抵抗を形成
するには、いわゆるＬＯＣＯ８法と呼ばれる選択的な厚
膜分離酸化膜２及び、その下にチャネルストッパ用の高
不純物濃度層３により囲まれた領域内に、高濃度のＰ型
不純物濃度よりなる拡散層４及び５を形成し、フｍ、
）レジス］・６をマスクとして、この拡散層４及び５間
の表面にのみ、さらにボロンイオン等の注入により浅い
Ｐ型不純物濃度領域７を形成し、プルダウン抵抗とする
ことが知られている。
の形成方法について述べる。第１図に示すように、Ｓｔ
（シリコン）半導体基板１上にプルダウン抵抗を形成
するには、いわゆるＬＯＣＯ８法と呼ばれる選択的な厚
膜分離酸化膜２及び、その下にチャネルストッパ用の高
不純物濃度層３により囲まれた領域内に、高濃度のＰ型
不純物濃度よりなる拡散層４及び５を形成し、フｍ、
）レジス］・６をマスクとして、この拡散層４及び５間
の表面にのみ、さらにボロンイオン等の注入により浅い
Ｐ型不純物濃度領域７を形成し、プルダウン抵抗とする
ことが知られている。
一方、高耐圧半導体素子を形成する一方法として、ドレ
イン近傍のオフセントケート領域を利用する方法がある
。即ち、第２図に示すようにＮ型８１半導体基板１１上
に、ＬＯＣＯ８酸化膜１２及び？高濃度チャネルストッ
パ層１３で囲まれた領域にゲート酸化膜１４を介して多
結晶シリコンゲート電極１５を形成し、このシリコンゲ
ート電極上からボロンイオンの注入等によりＰ型のソー
ス領域１６、ドレイン領域１７を形成し、引き続き、同
種の不純物イオンを少量注入することにより、図中、点
線で示すように、ドレイン領域とゲート電極間にオフセ
ット領域１８が形成される。
イン近傍のオフセントケート領域を利用する方法がある
。即ち、第２図に示すようにＮ型８１半導体基板１１上
に、ＬＯＣＯ８酸化膜１２及び？高濃度チャネルストッ
パ層１３で囲まれた領域にゲート酸化膜１４を介して多
結晶シリコンゲート電極１５を形成し、このシリコンゲ
ート電極上からボロンイオンの注入等によりＰ型のソー
ス領域１６、ドレイン領域１７を形成し、引き続き、同
種の不純物イオンを少量注入することにより、図中、点
線で示すように、ドレイン領域とゲート電極間にオフセ
ット領域１８が形成される。
次にこれら２つの機能を持った素子を同一チップ上に形
成する場合、例えば、通常使用される数Ω−儂のＮ型Ｓ
ｉ基板では、電圧を数１０ｖ（ボルト）印加すると、基
板バイアス効果のだめ、空乏層が広がり、ノート抵抗は
、極めて大きくなり設定値をはずれてしまうため、高耐
圧半導体素子と共存させることは困難である。特に数１
０にΩ以上の高抵抗のフルダウン抵抗を、精度よく作成
することは困難であるだめ、通常はプルダウン抵抗の形
成と高耐圧化半導体素子におけるオフセットゲート領域
形成のボロンイオン等の注入量を加減して、別に注入を
行なっている。
成する場合、例えば、通常使用される数Ω−儂のＮ型Ｓ
ｉ基板では、電圧を数１０ｖ（ボルト）印加すると、基
板バイアス効果のだめ、空乏層が広がり、ノート抵抗は
、極めて大きくなり設定値をはずれてしまうため、高耐
圧半導体素子と共存させることは困難である。特に数１
０にΩ以上の高抵抗のフルダウン抵抗を、精度よく作成
することは困難であるだめ、通常はプルダウン抵抗の形
成と高耐圧化半導体素子におけるオフセットゲート領域
形成のボロンイオン等の注入量を加減して、別に注入を
行なっている。
（発明の目的）
本発明は、上述の従来例における問題点を解消しようと
するもので、同一チップ上にプルダウン抵抗及び高耐圧
ＣＭＯ８型Ｏ８ンジスタを作成する方法を提供するもの
である。
するもので、同一チップ上にプルダウン抵抗及び高耐圧
ＣＭＯ８型Ｏ８ンジスタを作成する方法を提供するもの
である。
（発明の構成）
本発明は、−導電型半導体基板上に形成したＭＯＳ ｍ
電界効果トランジスタのケ゛−ト電極とドレイン電極と
の間のオフセントゲート領域及び反対導電型ウェル領域
内に同種の不純物により形成したプルダウン抵抗電極間
に、これら電極と同種の不純物イオンの注入により、前
記オフセットゲ−ト領域および前記プルダウン抵抗を形
成する工程をそなえだ半導体装置の形成方法である。本
発明によると、ＭＯ８型電界効果トランジスタのオフセ
ット領域と、基板とは反対導電型ウニ／Ｌ領域内プルダ
ウン抵抗領域とが同時に形成できるだめ、工程上の簡素
化が実現できる。
電界効果トランジスタのケ゛−ト電極とドレイン電極と
の間のオフセントゲート領域及び反対導電型ウェル領域
内に同種の不純物により形成したプルダウン抵抗電極間
に、これら電極と同種の不純物イオンの注入により、前
記オフセットゲ−ト領域および前記プルダウン抵抗を形
成する工程をそなえだ半導体装置の形成方法である。本
発明によると、ＭＯ８型電界効果トランジスタのオフセ
ット領域と、基板とは反対導電型ウニ／Ｌ領域内プルダ
ウン抵抗領域とが同時に形成できるだめ、工程上の簡素
化が実現できる。
（実施例の説明）
第３図は本発明の方法によりプルダウン抵抗と高耐圧化
ＭＯ８）ランジスタを同一チップ上に形成した半導体装
置の一実施例の断面図で、２１はＮ型Ｓ１半導体基板、
２２はＬＯＧＯ８酸化法による厚膜酸化膜（以１：’
ＬＯＣＯ８酸化膜という。）、２３はＰ型高濃度の不純
物層、２４は・Ｎ型高濃度の不純物層、２５及び２６は
Ｐウェル領域、２７及び２８はプルダウン抵抗の電極、
２９及び３０はＰチャネル型ＭＯＳトランジスタのソー
ス領域及びドレイン領域、３１及び３２はＮチャネル型
ＭＯ８）ランジスタのソース領域及びドレイン領域、３
３及び３４はゲート酸化膜、３５及び３６はポリシリコ
ンゲート電極、３７Ｑ１プルダウン抵抗層、３８はオフ
セットゲート電極を示す。
ＭＯ８）ランジスタを同一チップ上に形成した半導体装
置の一実施例の断面図で、２１はＮ型Ｓ１半導体基板、
２２はＬＯＧＯ８酸化法による厚膜酸化膜（以１：’
ＬＯＣＯ８酸化膜という。）、２３はＰ型高濃度の不純
物層、２４は・Ｎ型高濃度の不純物層、２５及び２６は
Ｐウェル領域、２７及び２８はプルダウン抵抗の電極、
２９及び３０はＰチャネル型ＭＯＳトランジスタのソー
ス領域及びドレイン領域、３１及び３２はＮチャネル型
ＭＯ８）ランジスタのソース領域及びドレイン領域、３
３及び３４はゲート酸化膜、３５及び３６はポリシリコ
ンゲート電極、３７Ｑ１プルダウン抵抗層、３８はオフ
セットゲート電極を示す。
この半導体装置は、Ｎ型Ｓｉ半導体基板２１上に、ＬＯ
ＣＯ８酸化膜２２を形成し、そのＬＯＣＯ８酸化膜２２
の１にはチャネルストッパとしての不純物層２３及び２
４を形成し、才だ、このＬＯＣＯ８酸化膜２２で囲１れ
だ領域にＰウェル領域２５及び２６を形成する。
ＣＯ８酸化膜２２を形成し、そのＬＯＣＯ８酸化膜２２
の１にはチャネルストッパとしての不純物層２３及び２
４を形成し、才だ、このＬＯＣＯ８酸化膜２２で囲１れ
だ領域にＰウェル領域２５及び２６を形成する。
ココで、Ｐウェル領域２６内のＬＯＣＯ８酸化膜２２の
下にはＰ型高濃度の不純物層２３を、そしてＮ型Ｓｉ半
導体基板２１上のＬＯＣＯ８酸化膜２２の下にはＮ型高
濃度の不純物層２４をそれぞれチャネルストッパ用不純
物層として用いる。次にゲート酸化膜３３及び３４を介
してポリシリコンゲート電極３５及び３６を形成する。
下にはＰ型高濃度の不純物層２３を、そしてＮ型Ｓｉ半
導体基板２１上のＬＯＣＯ８酸化膜２２の下にはＮ型高
濃度の不純物層２４をそれぞれチャネルストッパ用不純
物層として用いる。次にゲート酸化膜３３及び３４を介
してポリシリコンゲート電極３５及び３６を形成する。
このンリコンゲート電極は、通常、高濃度の燐を添加し
たポリシリコンを用いるか、ポリシリコンを全面に何着
形成した後、燐不純物等を高濃度に添加する。引き続き
、Ｐウェル領域２６を除き、他の部分をフォトレジスト
で覆った後、燐イオン等の注入を行々い、Ｎチャネル型
ＭＯ８トランジスタのソース領域：ｎ、ドレイン領域３
２を所定領域に形成する。
たポリシリコンを用いるか、ポリシリコンを全面に何着
形成した後、燐不純物等を高濃度に添加する。引き続き
、Ｐウェル領域２６を除き、他の部分をフォトレジスト
で覆った後、燐イオン等の注入を行々い、Ｎチャネル型
ＭＯ８トランジスタのソース領域：ｎ、ドレイン領域３
２を所定領域に形成する。
次にＰウェル領域２６をフォトレジストで覆い、他の領
域の全面に高濃度のボロンイオンの注入を行ない、プル
ダウン抵抗の電極２７．２８及びＰチャネル型ＭＯＳト
ラ／ジスタのソース領域２９、ドレイン領域３０のＰ型
不純物濃度域を形成する。
域の全面に高濃度のボロンイオンの注入を行ない、プル
ダウン抵抗の電極２７．２８及びＰチャネル型ＭＯＳト
ラ／ジスタのソース領域２９、ドレイン領域３０のＰ型
不純物濃度域を形成する。
この後、フォトレジストを除去し、半導体チンプ全面に
低濃Ｊ１のボロンイオンを注入し、ついで、熱拡散を行
なうことにより、プルダウン抵抗層３７、オフセラ１ゲ
ート電極３８ならびにプルダウン抵抗電極２７，２８、
Ｐチャネル型ＭＯＳトランジスタのソース領域２９、ド
レイン領域３０、さらにはＰウェル領域２６内のＮチャ
ネル型ＭＯ８）ランジスタのソース領域３１、ドレイン
領域３２を一挙に拡散形成する。
低濃Ｊ１のボロンイオンを注入し、ついで、熱拡散を行
なうことにより、プルダウン抵抗層３７、オフセラ１ゲ
ート電極３８ならびにプルダウン抵抗電極２７，２８、
Ｐチャネル型ＭＯＳトランジスタのソース領域２９、ド
レイン領域３０、さらにはＰウェル領域２６内のＮチャ
ネル型ＭＯ８）ランジスタのソース領域３１、ドレイン
領域３２を一挙に拡散形成する。
本発明では、Ｐチャネル型ＭＯ８）ランジスタの高耐圧
のだめ、オフセットゲート電極：３８の領域にボロンイ
オンの注入を行なっているが、このとき、同時に高抵抗
のプルダウン抵抗層３７を形成する。本発明では、高抵
抗層を精度よく形成するため、Ｐウェル領域を設けた後
、ボロンイオン注入を行なうので、ボロンイオンの注入
量を同一にして行なうことができるとともに、従来のオ
フセラトゲ−１・領域形成のマスクを必要としない。こ
のプルダウン抵抗形成の際、Ｐウェル領域を用いること
により、基板からのバックゲートバイアス効果による空
乏層の広がりが、表面の薄膜抵抗層まで及ばないため、
抵抗路がピンチされることなく、一定の抵抗値を保持す
ることができる。
のだめ、オフセットゲート電極：３８の領域にボロンイ
オンの注入を行なっているが、このとき、同時に高抵抗
のプルダウン抵抗層３７を形成する。本発明では、高抵
抗層を精度よく形成するため、Ｐウェル領域を設けた後
、ボロンイオン注入を行なうので、ボロンイオンの注入
量を同一にして行なうことができるとともに、従来のオ
フセラトゲ−１・領域形成のマスクを必要としない。こ
のプルダウン抵抗形成の際、Ｐウェル領域を用いること
により、基板からのバックゲートバイアス効果による空
乏層の広がりが、表面の薄膜抵抗層まで及ばないため、
抵抗路がピンチされることなく、一定の抵抗値を保持す
ることができる。
本発明の実施例では、数Ω−（ＸＡのＮ型Ｓｉ半導体基
板を用い、約数にΩ尤のＰウェル領域を形成する。プル
ダウン抵抗及びＰチャネル型ＭＯ８＋−ランジスタのソ
ース、ドレイン拡散領域の形成には、ボロンイオン濃度
１×１０１５（ｉ２以」二の注入を行々い、全面へのボ
ロンイオン注入は、１Ｘ１０１２乃至］ Ｘ １０１３
程度の濃度で行なった。この場合、ＮチャネルｇＭＯＳ
トランジスタのソースドレイン形成用の燐イオン濃度は
、２Ｘ］Ｑ１５ｃｎ”程度であるから、このＮチャネル
型ＭＯＳトランジスタのソース、ドレイン各電極接触は
、高抵抗とならず接地不良を生ずることはない。
板を用い、約数にΩ尤のＰウェル領域を形成する。プル
ダウン抵抗及びＰチャネル型ＭＯ８＋−ランジスタのソ
ース、ドレイン拡散領域の形成には、ボロンイオン濃度
１×１０１５（ｉ２以」二の注入を行々い、全面へのボ
ロンイオン注入は、１Ｘ１０１２乃至］ Ｘ １０１３
程度の濃度で行なった。この場合、ＮチャネルｇＭＯＳ
トランジスタのソースドレイン形成用の燐イオン濃度は
、２Ｘ］Ｑ１５ｃｎ”程度であるから、このＮチャネル
型ＭＯＳトランジスタのソース、ドレイン各電極接触は
、高抵抗とならず接地不良を生ずることはない。
（発明の効果）
以」二説明したように、本発明に」：れば、従来プルダ
ウン抵抗を形成した後、さらに高耐圧化のだめオンセッ
トケート領域−＼のイオン注入することなく、このマス
クなしで、しかも同時にイオン注入を行なうことができ
るため、イオン注入の回数も減じることができる。また
、プルダウン抵抗及びオフセットゲートルダウ を行なう際、Ｎチャネル型ＭＯ８）ランジスタ表面を、
特にフォトレジストで覆う必要がないため、二［程を簡
略化することができ、またソ′−ス・ドレイン領域の接
触抵抗が高くなることはないため、電極接触部に接触不
良が生ずることはない等の多くの利点を有するものであ
る。
ウン抵抗を形成した後、さらに高耐圧化のだめオンセッ
トケート領域−＼のイオン注入することなく、このマス
クなしで、しかも同時にイオン注入を行なうことができ
るため、イオン注入の回数も減じることができる。また
、プルダウン抵抗及びオフセットゲートルダウ を行なう際、Ｎチャネル型ＭＯ８）ランジスタ表面を、
特にフォトレジストで覆う必要がないため、二［程を簡
略化することができ、またソ′−ス・ドレイン領域の接
触抵抗が高くなることはないため、電極接触部に接触不
良が生ずることはない等の多くの利点を有するものであ
る。
第１図は従来のプルダウン抵抗の断面構造を示す図、第
２図は従来の高制圧ＭＯ８）ランジスタの断面構造を示
す図、第３図は本発明の方法によりプルダウン抵抗と高
耐圧化ＭＯ８トランジスタを四−チノブ上に形成した半
導体装置の一実施例の断面構造を示す図である。 ２１ ・・・・・・Ｎ型Ｓ１半導体基板、２２・・川
・・ＬＯＣＯ８酸化膜、 ２３・・・・・・・Ｐ型高
濃度の不純物層、２４・・・・・・ Ｎ型高濃度の不純
物層、２５．２６・・曲・・・Ｐウェル領域、２７．２
８・・ ・・ プルダウン抵抗の電４Ｋ 、２ ！ｌ・
・・・・・・ＰチャネルＭＯ８）ランジスタノソース領
域、３０・・・・・・・・・同上のドレイン領域、３１
・・・・・・・・・Ｎチャネル型ＭＯ８トランジスタの
ソース領域、３２・・・・・・・・同上のドレイン領域
、３３、 ３４・・・・・・・・ゲート酸化膜、３５．
３５・・・・曲ポリシリコンゲート電極、３７・山曲
プルタウン抵抗層、３８・・・・・・・・オフセラトゲ
−１・電極。
２図は従来の高制圧ＭＯ８）ランジスタの断面構造を示
す図、第３図は本発明の方法によりプルダウン抵抗と高
耐圧化ＭＯ８トランジスタを四−チノブ上に形成した半
導体装置の一実施例の断面構造を示す図である。 ２１ ・・・・・・Ｎ型Ｓ１半導体基板、２２・・川
・・ＬＯＣＯ８酸化膜、 ２３・・・・・・・Ｐ型高
濃度の不純物層、２４・・・・・・ Ｎ型高濃度の不純
物層、２５．２６・・曲・・・Ｐウェル領域、２７．２
８・・ ・・ プルダウン抵抗の電４Ｋ 、２ ！ｌ・
・・・・・・ＰチャネルＭＯ８）ランジスタノソース領
域、３０・・・・・・・・・同上のドレイン領域、３１
・・・・・・・・・Ｎチャネル型ＭＯ８トランジスタの
ソース領域、３２・・・・・・・・同上のドレイン領域
、３３、 ３４・・・・・・・・ゲート酸化膜、３５．
３５・・・・曲ポリシリコンゲート電極、３７・山曲
プルタウン抵抗層、３８・・・・・・・・オフセラトゲ
−１・電極。
Claims (1)
- 【特許請求の範囲】 （＋） −導電型半導体基板上に形成したＭＯ８型電
界効果トランジスタのケート及びドレイン電極間のオフ
セットゲート領域及び反対導電型ウェル領域内に同種の
不純物により形成した抵抗領域用電極間に、これら電極
と同種の不純物イオンの注入により、前記オフセットゲ
ート領域及び前記抵抗領域をそれぞれ形成する工程を有
することを特徴とする半導体装置の製造方法。 （２） 電極間に注入する不純物イオンをポロンとす
ることを特徴とする特許請求の範囲第（］）項記載の半
導体装置の製造方法。 Ｃ）） ＭＯ８型電界効果トランジスタが一導電型半
導体基板内ならびに反対導電型ウェル領域内にそわそれ
形成されることを特徴とする特許請求の範囲第（１）項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199677A JPS5990952A (ja) | 1982-11-16 | 1982-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199677A JPS5990952A (ja) | 1982-11-16 | 1982-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990952A true JPS5990952A (ja) | 1984-05-25 |
| JPH0115149B2 JPH0115149B2 (ja) | 1989-03-15 |
Family
ID=16411774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199677A Granted JPS5990952A (ja) | 1982-11-16 | 1982-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231353A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | Ｍｉｓ半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110584A (ja) * | 1974-02-07 | 1975-08-30 |
-
1982
- 1982-11-16 JP JP57199677A patent/JPS5990952A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110584A (ja) * | 1974-02-07 | 1975-08-30 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231353A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | Ｍｉｓ半導体装置およびその製造方法 |
| JPH0666469B2 (ja) * | 1984-04-28 | 1994-08-24 | 富士通株式会社 | Ｍｉｓ半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115149B2 (ja) | 1989-03-15 |
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