JP3361221B2 - Ａ／ｄ変換回路 - Google Patents

Ａ／ｄ変換回路

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JP3361221B2 JP34633695A JP34633695A JP3361221B2 JP 3361221 B2 JP3361221 B2 JP 3361221B2 JP 34633695 A JP34633695 A JP 34633695A JP 34633695 A JP34633695 A JP 34633695A JP 3361221 B2 JP3361221 B2 JP 3361221B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換回路に係り、
特にアナログ入力電圧が入力された、第１キャパシタン
スと、この第１キャパシタンスの出力に接続された、線
形特性を有する第１反転増幅部と、前記アナログ入力電
圧が入力され、このアナログ入力電圧の量子化出力を出
力する第１量子化回路と、前記第１反転増幅部および第
１量子化回路の出力が入力された出力用容量結合と、こ
の出力用容量結合の出力が入力された、第１反転増幅部
と実質的に同一特性の第２反転増幅部と、この第２反転
増幅部の出力が入力され、この第２反転増幅部の出力を
量子化する第２量子化回路とを備えたＡ／Ｄ変換回路で
あって、第１、第２量子化回路は、所定閾値の量子化用
ＭＯＳインバータと、この量子化用ＭＯＳインバータの
入力に接続された複数の並列キャパシタンスよりなる量
子化用容量結合とを有する複数段階の閾値回路であっ
て、各閾値回路の量子化用容量結合は、入力電圧、およ
びより上位の閾値回路の出力の反転が入力されて、これ
らを加算し、前記量子化用ＭＯＳインバータはこの加算
結果が前記閾値を越えたときに出力を反転するようにな
っている複数段階の閾値回路を備えているＡ／Ｄ変換回
路に関する。
【０００２】
【従来の技術】本願出願人はこの種Ａ／Ｄ変換回路に関
し、平成６年特許願第２６１６１３号および平成７年特
許願第２６３５７４号において特許出願を行っており、
キャパシタンスの精度にかかわらず、高い変換精度を持
つＡ／Ｄ変換回路を提案している。
【０００３】
【発明が解決しようとする課題】しかしこのＡ／Ｄ変換
回路においては、量子化用ＭＯＳインバータの閾値は素
子の精度に依存し、素子レベルの精度コントロールを要
するという問題があった。
【０００４】
【発明の目的】この発明は、上述した従来技術の課題に
鑑みてなされたものであり、個々のインバータの特性値
のバラツキに影響されることなく、安定した性能を実現
できるＡ／Ｄ変換回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明にかかるＡ／Ｄ
変換回路は、上記の目的を達成させるため、複数の単位
インバータを並列に設けて量子化用インバータを構成し
たものである。
【０００６】
【発明の実施の形態】次に本発明に係るＡ／Ｄ変換回路
の１実施例を図面に基づいて説明する。
【実施例】
【０００７】図１において、Ａ／Ｄ変換回路は２段階の
インバータＩＮＶ１１、ＩＮＶ１２を有し、各インバー
タには、その出力を入力に帰還させるフィードバックキ
ャパシタンスＣｆ１１、Ｃｆ１２が接続されている。Ｉ
ＮＶ１１の入力端子には入力キャパシタンスＣｉｎ１が
接続され、アナログ入力電圧ＶｉｎｐはＣｉｎ１１に入
力されている。ＩＮＶ１２の入力端子には入力キャパシ
タンスＣｉｎ１２が接続され、ＩＮＶ１１の出力はＣｉ
ｎ１２を介してＩＮＶ１２に接続されている。
【０００８】ＩＮＶ１１、ＩＮＶ１２はそれぞれ３段の
ＭＯＳインバータよりなり、ＩＮＶ１１、ＩＮＶ１２は
３段のインバータのオープンゲインの積によって与えら
れる大きなゲインを持つ。これによってＩＮＶ１１は入
力キャパシタンスとフィードバックキャパシタンスの比
によって与えられる以下の出力Ｖ１を良好な線形特性で
生成する。
【数１】 ここに、Ｖｄｄ［ＡＭＰ］はＩＮＶ１１、ＩＮＶ１２の
電源電圧を示す。
【０００９】入力電圧ＶｉｎｐはＭＵＸ１１の前段で分
岐してマルチプレクサＭＵＸ１２に入力され、このＭＵ
Ｘ１２を介して第１量子化回路Ｑ１に入力されている。
Ｑ１の出力は容量結合Ｃｐ１を介してＩＮＶ１２に入力
されている。量子化回路Ｑ１はＶｉｎｐを複数ビット
（実施例では４ビット）の２進数に変換し、その出力電
圧Ｖｂ０、Ｖｂ１、Ｖｂ２、Ｖｂ３は容量結合Ｃｐ１に
よって統合されている。
【００１０】容量結合Ｃｐ１はキャパシタンスＣｂ０、
Ｃｂ１、Ｃｂ２、Ｃｂ３を有し、Ｖｂ０〜Ｖｂ３はこれ
らＣｂ０〜Ｃｂ３にそれぞれ入力されている。ＩＮＶ１
２にはＣＰ１の出力とＣｉｎ１２の出力とが並列に入力
され、ＩＮＶ１２の入出力電圧をＶ２、Ｖｏとすると、
【数２】 なる関係が存在する。ここで各キャパシタンスの比率は
以下のように設定されており、
【数３】 以上からＶｏを算出する式（４）が得られる。
【数４】
【００１１】これはＶｉｎｐを４ビット２値データに変
換したものをＶｉｎｐ自体から減算した結果であり、量
子化回路Ｑ１の出力が上位４ビット、Ｖｏがより下位デ
ータ相当することが分かる。Ｖｏは第２量子化回路Ｑ２
に入力され、Ｑ２において２段階目の４ビット２値化が
行われる。Ｑ２はＶａ０、Ｖａ１、Ｖａ２、Ｖａ３の２
値化電圧を出力し、これはＶｉｎｐの下位４ビットデー
タとなる。
【００１２】図２において、量子化回路Ｑ１は閾値回路
Ｔｈ０、Ｔｈ１、Ｔｈ２、Ｔｈ３を有し、前記出力電圧
Ｖｂ０〜Ｖｂ３はこれら閾値回路の出力として生成され
ている。またＶｂ０〜Ｖｂ３の反転電圧Ｖｂ０’〜Ｖｂ
３’が中間データとして生成されている。量子化回路Ｑ
１への入力は、マルチプレクサＭＵＸ２１、ＭＵＸ２
２、ＭＵＸ２３によって生成され、ＭＵＸ２１は、入力
電圧Ｖｉｎ２または基準電圧ＶｒｅｆＱを選択的に出力
してＶｉｎ２１を生成し、ＭＵＸ２２は電源電圧Ｖｄｄ
または基準電圧ＶｒｅｆＱを選択的に出力してＶｉｎ２
２を生成する。またＭＵＸ２３はグランドＧＮＤまたは
基準電圧ＶｒｅｆＱを選択的に出力してＶｉｎ２３を生
成する。
【００１３】最上位の閾値回路Ｔｈ０にはＶｉｎ２１、
Ｖｉｎ２２、Ｖｉｎ２３が入力され、第２番目の閾値回
路Ｔｈ１にはＶｉｎ２１〜Ｖｉｎ２３およびＶｂ０’が
入力されている。第３の閾値回路Ｔｈ２にはＶｉｎ２１
〜Ｖｉｎ２３およびＶｂ０’、Ｖｂ１’が入力され、第
４の閾値回路Ｔｈ３にはＶｉｎ２１〜Ｖｉｎ２３および
Ｖｂ０’、Ｖｂ１’、Ｖｂ２’が入力されている。
【００１４】閾値回路Ｔｈ３は容量結合Ｃｐ２３および
４段の量子化用ＭＯＳインバータＩＮＶ２４１、ＩＮＶ
２４２、ＩＮＶ２４３、ＩＮＶ２４４を有し、容量結合
Ｃｐ２３は、Ｖｉｎ２１、ｂ０’、ｂ１’、ｂ２’、Ｖ
ｉｎ２２、Ｖｉｎ２３が接続されるキャパシタンスＣ２
３１、Ｃ２３２、Ｃ２３３、Ｃ２３４、Ｃ２３５、Ｃ２
３６よりなる。閾値回路Ｔｈ２は容量結合Ｃｐ２２およ
び４段の量子化用ＭＯＳインバータＩＮＶ２３１、ＩＮ
Ｖ２３２、ＩＮＶ２３３、ＩＮＶ２３４を有し、容量結
合Ｃｐ２２は、Ｖｉｎ２１、ｂ０’、ｂ１’、Ｖｉｎ２
２、Ｖｉｎ２３が接続されるキャパシタンスＣ２２１、
Ｃ２２２、Ｃ２２３、Ｃ２２４、Ｃ２２５よりなる。閾
値回路Ｔｈ１は容量結合Ｃｐ２１および４段の量子化用
ＭＯＳインバータＩＮＶ２２１、ＩＮＶ２２２、ＩＮＶ
２２３、ＩＮＶ２２４を有し、容量結合Ｃｐ２１は、Ｖ
ｉｎ２１、ｂ０’、Ｖｉｎ２２、Ｖｉｎ２３が接続され
るキャパシタンスＣ２１１、Ｃ２１２、Ｃ２１３、Ｃ２
１４よりなる。閾値回路Ｔｈ０は容量結合Ｃｐ２０およ
び量子化用４段の量子化用ＭＯＳインバータＩＮＶ２１
１、ＩＮＶ２１２、ＩＮＶ２１３、ＩＮＶ２１４を有
し、容量結合Ｃｐ２０は、Ｖｉｎ２１、Ｖｉｎ２２、Ｖ
ｉｎ２３が接続されるキャパシタンスＣ２０１、Ｃ２０
２、Ｃ２０３よりなる。
【００１５】各容量結合における各キャパシタンスの容
量比は表１に示すとおりであり、またＶｉｎ２１が０〜
Ｖｄｄ［Ｖ］の範囲内のときのＶｂ０〜Ｖｂ３の変化は
表２のとおりである。なお表１中Ｃｕは比例定数であ
り、表２中ＶａはＶｄｄ／１６を示す。
【表１】
【表２】
【００１６】以上の量子化回路Ｑ１により出力Ｖｂ０〜
Ｖｂ３が生成される。Ｑ２はＱ１と同様の構成を有する
ので説明を省略する。ここに後段の量子化回路Ｑ２にお
いては、下位４ビットの生成が行われるため、Ｑ１１段
の場合に比較して出力精度は１６倍に高められたことに
なる。なお量子化回路をさらに多段階設けることによ
り、さらに高精度のデジタル出力を生成し得ることはい
うまでもない。
【００１７】前記表１から明らかなように、各容量結合
におけるキャパシタンスの容量値の合計は一定（３２Ｃ
ｕ）であり、これによってインバータＩＮＶ２１１〜Ｉ
ＮＶ２１４、ＩＮＶ２２１〜ＩＮＶ２２４、ＩＮＶ２３
１〜ＩＮＶ２３４、ＩＮＶ２４１〜ＩＮＶ２４４の寄生
容量の影響を実質的に除去し得るようになっている。１
個のインバータの寄生容量を電源側Ｃｐａ１、グランド
側Ｃｐａ２、出力側Ｃｐａ３と、このインバータに接続
された容量結合の各キャパシタンスの容量をＷ１〜Ｗ
ｎ、これらキャパシタンスへの入力電圧をＶ１〜Ｖｎ、
インバータの入力電圧ＶＡとすると、寄生容量がＷ１〜
Ｗｎに比較して微少であることから、
【数５】 であり、寄生容量は略一定であるため、容量結合の合計
容量が一定であれば、ＶＡに対する寄生容量の影響を無
視し得ることになる。
【００１８】以上のとおり、Ａ／Ｄ変換回路は２段階の
量子化回路Ｑ１、Ｑ２によって、高精度のＡ／Ｄ変換を
行うが、本実施例では、さらに量子化回路Ｑ１、Ｑ２に
おけるインバータＩＮＶ２１１、ＩＮＶ２２１，ＩＮＶ
２３１，ＩＮＶ２４１のオフセットを解消し、さらに量
子化回路動作範囲がＩＮＶ１１、ＩＮＶ１２の線形領域
に入るように設定がおこなれている。
【００１９】第１にオフセットの解消の手段として、リ
フレッシュに際してＬＳＩの外部で正確に生成された基
準電圧ＶｒｅｆＱを各閾値回路に入力する。インバータ
ＩＮＶ２１１、ＩＮＶ２１３、ＩＮＶ２１４、ＩＮＶ２
２１、ＩＮＶ２２３、ＩＮＶ２２４、ＩＮＶ２３１、Ｉ
ＮＶ２３３、ＩＮＶ２３４、ＩＮＶ２４１、ＩＮＶ２４
３、ＩＮＶ２４４はスイッチＳＷＡ２１、ＳＷＢ２１、
ＳＷＢ２２、ＳＷＡ２２、ＳＷＢ２３、ＳＷＢ２４、Ｓ
ＷＡ２３、ＳＷＢ２５、ＳＷＢ２６、ＳＷＡ２４、ＳＷ
Ｂ２７、ＳＷＢ２８によって、それぞれその入出力が接
続され、リフレッシュ時にはこれらスイッチによってイ
ンバータの入出力が短絡される。
【００２０】各インバータの閾値電圧をＶｔｈとする
と、リフレッシュ時において各容量結合に発生する電荷
ｑ０は、
【数６】 である。そして、各閾値回路Ｔｈ０〜Ｔｈ３がその出力
を反転することになる閾値（閾値回路としての）をＶｔ
ｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３とすると、これら
閾値は以下のように与えられる。
【数７】
【数８】
【数９】
【数１０】 ここで、式（６）を式（７）に代入し、ＶｒｅｆＱにつ
いて解くと、式（１１）が得られる。このときＶｔｈは
相殺されており、Ｖｔｈのばらつき、すなわちオフセッ
トが解消されたことが分かる。
【数１１】 例えば、Ｖｔｈ０＝２．５［Ｖ］と設定する場合には、
Ｖｄｄ＝３．０［Ｖ］とすると、ＶｒｅｆＱ＝２．０
［Ｖ］となる。なお他の閾値回路においてもＶｔｈ＝
２．５［Ｖ］となる。
【００２１】一方、インバータＩＮＶ１１、ＩＮＶ１２
には、その入出力を短絡するスイッチＳＷ１１、ＳＷ１
２が接続され、リフレッシュ時にはこれらスイッチが閉
成され、かつマルチプレクサＭＵＸ１１によって基準電
圧ＶｒｅｆがＣｉｎ１１に入力される。一般に、入力電
圧Ｖｉｎｐに対応して、キャパシタンスＣｉｎ１１に電
荷をｑ１を生じ、容量結合Ｃｐ１に電荷をｑ２を生じ、
ＩＮＶ１１、ＩＮＶ１２の入力電圧がＶｂ、ＩＮＶ１１
の出力電圧をＶｎ、ＩＮＶ１２の出力電圧がＶｏｕｔな
ったとすると、以下の式（１２）、（１３）が得られ
る。
【数１２】
【数１３】 ここで、式（１２）、（１３）からＶｎを消去し、Ｖｏ
ｕｔについて解く。
【数１４】 また、入力電圧に対して意図的にオフセットＶｘを与え
ることにして、インバータの動作範囲を０［Ｖ］よりも
やや高い（例えば１．０［Ｖ］）電圧から使用する。こ
のＶｘを用いて、式（１４）は式（１５）のように改め
られる。
【数１５】 ここに、式（１５）右辺の末尾３項はシフト電圧Ｖｓｆ
ｔであり、出力電圧Ｖｏｕｔにおける動作範囲のオフセ
ット量となる。式（１６）において、このＶｓｆｔを示
す。
【数１６】
【００２２】ＩＮＶ１１、ＩＮＶ１２の電源電圧を量子
化回路のインバータの電源電圧Ｖｄｄよりも高く５．０
［Ｖ］とすると、リフレッシュ時には、
【数１７】
【数１８】 の関係が存在し、これらの式（１７）、（１８）を式
（１６）に代入し、Ｖｒｅｆについて解くと、式（１
９）が得られる。
【数１９】
【００２３】ＩＮＶ１１、ＩＮＶ１２の電源電圧をＱ
１、Ｑ２のインバータの電源電圧よりも高くし、かつＶ
ｘを与えたことにより、入力電圧Ｖｉｎｐの全範囲がＩ
ＮＶ１１、ＩＮＶ１２の線形領域に入るように設定する
ことが可能であり、これによってＡ／Ｄ変換の精度を高
め得る。例えば、入力電圧の範囲を１．０〜４．０
［Ｖ］とし、これにともなってＶｘ＝１．０［Ｖ］とす
る。また前記式（１１）で閾値回路Ｔｈ０〜Ｔｈ３の閾
値をＶｔｈよりも１．０［Ｖ］高く２．５［Ｖ］と設定
したのは、動作範囲の上限をＶｄｄよりも１．０［Ｖ］
高く４．０［Ｖ］に設定することに対応している。そし
て、Ｖｂ＝２．５［Ｖ］、Ｖｔｈ＝１．５［Ｖ］であ
り、Ｖｓｆｔ＝１．０［Ｖ］とする。これを式（１９）
に代入すれば、Ｖｒｅｆ＝２．５［Ｖ］が得られる。
【００２４】以上のようにリフレッシュ時基準電圧印加
によりオフセットを解消し、かつ動作範囲が線形領域と
なるように設定を行うことにより、Ａ／Ｄ変換の精度を
高めうる。
【００２５】図３に示すように、前記スイッチＳＷＡ２
１は、入力電圧Ｖｉｎ３に対して並列なｐＭＯＳ型トラ
ンジスタとｎＭＯＳ型トランジスタとよりなるトランジ
スタ回路Ｔ３を有し、ｐＭＯＳとｎＭＯＳはそのソース
が相手方のドレインと接合するように接続されている。
また入力電圧Ｖｉｎ３はｐＭＯＳのドレイン側（ｎＭＯ
Ｓのソース側）に接続されている。トランジスタ回路Ｔ
３の入力側にはダミートランジスタＤＴ３が接続され、
ｎＭＯＳ、ｐＭＯＳがＴ３と逆極性で接続され、かつそ
の入出力が接続されている。Ｔ３のｎＭＯＳのゲートに
はゲートにはコントロール信号Ｃｔｒｌ３が入力され、
ｐＭＯＳのゲートにはＣｔｒｌ３をインバータＩＮＶ３
で反転させた信号が入力されている。ＤＴ３に関しては
ｐＭＯＳのゲートにＣｔｒｌ３が入力され、反転信号が
ｎＭＯＳのゲートに入力されている。これは公知のＭＯ
Ｓスイッチであり、ＤＴ３によって入力側のオフセット
を相殺しつつＶｉｎ３を出力電圧Ｖｏｕｔ３として出力
し、あるいは遮断する。なおスイッチＳＷＡ２２、ＳＷ
Ａ２３、ＳＷＡ２４、ＳＷ１１、ＳＷ１２も同様に構成
されているので説明を省略する。
【００２６】図４において、スイッチＳＷＢ２１は図３
のＭＯＳスイッチからダミートランジスタを省略した構
成であり、トランジスタ回路Ｔ４とインバータＩＮＶ４
よりなる。このスイッチは、コントロール信号Ｃｔｒｌ
４により入力電圧Ｖｉｎ４を出力電圧Ｖｏｕｔ４として
出力し、あるいは遮断する。なおＳＷＢ２２、ＳＷＢ２
３、ＳＷＢ２４、ＳＷＢ２５、ＳＷＢ２６、ＳＷＢ２
７、ＳＷＢ２８も同様に構成されているので説明を省略
する。
【００２７】図５において、マルチプレクサＭＵＸ１１
は、入力電圧Ｖｉｎ５に対して並列なｐＭＯＳ型トラン
ジスタとｎＭＯＳ型トランジスタとよりなる１対のトラ
ンジスタ回路Ｔ５１、Ｔ５２を有し、各トラジスタ回路
のｐＭＯＳとｎＭＯＳはそのソースが相手方のドレイン
と接合するように接続されている。また入力電圧Ｖｉｎ
５はｐＭＯＳのドレイン側（ｎＭＯＳのソース側）に接
続されている。Ｔ５１のｎＭＯＳのゲートおよびＴ５２
のｐＭＯＳのゲーロにはコントロール信号Ｃｔｒｌ５が
入力され、Ｔ５１のｐＭＯＳのゲートおよびＴ５２のｎ
ＭＯＳのゲートにはＣｔｒｌ５をインバータＩＮＶ５で
反転させた信号が入力されている。本回路も公知であ
り、Ｖｉｎ５を出力電圧Ｖｏｕｔ５として出力し、ある
いは遮断する。なおマルチプレクサＭＵＸ１２、ＭＵＩ
Ｘ２１、ＭＵＸ２２、ＭＵＸ２３も同様に構成されてい
るので説明を省略する。
【００２８】次の前記量子化用インバータの構成に関す
る実施例を説明する。
【００２９】図６に示すように量子化用インバータは、
複数の単位インバータＩＮＶ１，ＩＮＶ２， … ，Ｉ
ＮＶｎを、入出力端子Ｖｉｎ，Ｖｏｕｔ間において、並
列接続してなる。
【００３０】それぞれの単位インバータは、図７に示し
たようにｐＭＯＳ型ＦＥＴとｎＭＯＳ型ＦＥＴとを直列
に接続して構成されるＣ−ＭＯＳインバータである。単
一のＣ−ＭＯＳインバータの閾値電圧Ｖｉｎは、ｐＭＯ
Ｓ型ＦＥＴに印加されるソース電圧をＶDD、ｐＭＯＳ型
ＦＥＴの閾値電圧をＶtp、ｎＭＯＳ型ＦＥＴの閾値電圧
をＶtnとして、以下の式(２０)で表される。一方、ｎ個
のインバータが並列に接続された場合には、その閾値電
圧Ｖｔｈは以下の式(２１)で与えられる。
【００３１】
【数２０】
【００３２】ただし、βp、βnは、それぞれｐＭＯＳ型
ＦＥＴとｎＭＯＳ型ＦＥＴとにおける電子の易動度をμ
p、μn、単位面積当たりのゲート酸化膜の誘電率及び厚
さをそれぞれε、ｔox、チャネル幅をＷp、Ｗn、チャネ
ル長をＬp、Ｌnとして、以下の式(２２）、(２３)で表
される係数である。
【００３３】
【数２１】
【００３４】閾値のバラツキはβの値により正規分布と
して現れるが、式（２１）には２項のβが含まれるた
め、この式を解析的に解くことはできない。しかしなが
ら、バイポーラ型のトランジスタを並列接続すると性能
が向上することは従来から知られており、一般的に素子
を並列接続した場合には互いの特性が平均されて統計的
に見れば安定した性能が実現できることが予測される。
【００３５】この予測は実験により確認されている。シ
ミュレーション実験によると、式（２０）で表される閾
値電圧Ｖｔｈの分散Ｖ１（Ｖｔｈ）は、式（２１）で表
される閾値電圧Ｖｔｈの分散Ｖ２（Ｖｔｈ）より大きい
ことが判明した。
【００３６】図８は、２つの単位インバータを並列接続
したインバータ回路の電圧特性を示すグラフである。グ
ラフ中の□−□線で表されるのは入力端子Ｖinへの印加
電圧、△−△線、▽−▽線で表されるのは、それぞれの
単位インバータの特性であり、○−○線で示されるのが
２つの単位インバータを並列接続したインバータ回路の
特性である。
【００３７】図８から理解できるように、２つの単位イ
ンバータを並列接続することにより、それぞれのインバ
ータの特性を平均した特性が得られる。このことは、例
えば単位インバータの数を３以上にした場合にも同様で
ある。したがって、複数の単位インバータを並列接続す
ることにより、単一の場合よりも閾値の精度を統計的に
向上させることができる。
【００３８】図９は２グループの複数の単位インバータ
を用いて２個のインバータ回路を構成するための単位イ
ンバータの配列を示す。図１０は各インバータ回路を明
確にするための図１０の等価回路であり、各インバータ
回路は１２個の単位インバータａ１〜ａ１２、ｂ１〜ｂ
１２を並列接続してなり、ａ１〜ａ１２入力出力端子は
Ｖｉｎ１、Ｖｏｕｔ１を出力し、ｂ１〜ｂ１２の入力出
力端子はＶｉｎ２、Ｖｏｕｔ２である。
【００３９】図９の配列において、一方のインバータ回
路の単位インバータと他方のインバータ回路の単位イン
バータとが交互に直線的に配列され、これによって両イ
ンバータ回路の対応する単位インバータ、例えばａ１と
ｂ１、ａ２とｂ２が隣接配置されている。一般にＬＳＩ
内において、同一パターンで作成されかつ近接配置され
た素子は実質的に同一特性となるため、これらの単位イ
ンバータ対は実質的に同一特性となる。このような略同
一特性の単位インバータを並列させることにより、第
１、第２のインバータ回路の特性は極めて近似したもの
となり、ばらつき解消の効果とあいまって、設計値との
誤差もわずかとなる。
【００４０】図１１は、３段インバータ回路を接合キャ
パシタンスを介して２段階接続した回路を２系統構成す
るための単位インバータの配置を示す。図１２の等価回
路において、その第１の系統は、第１の３段インバータ
において、単位インバータａ１１、ａ１２、ａ１３、ａ
１４を並列接続した第１段、単位インバータｂ１１、ｂ
１２、ｂ１３、ｂ１４を並列接続した第２段、単位イン
バータｃ１１、ｃ１２、ｃ１３、ｃ１４を並列接続した
第３段を直列接続している。また第２の３段インバータ
では、単位インバータｄ１１、ｄ１２、ｄ１３、ｄ１４
を並列接続した第１段、単位インバータｅ１１、ｅ１
２、ｅ１３、ｅ１４を並列接続した第２段、単位インバ
ータｆ１１、ｆ１２、ｆ１３、ｆ１４を並列接続した第
３段を直列接続し、第１の３段インバータの出力を接合
キャパシタンスＣＣ１を介して第２の３段インバータに
接続している。一方第２系統においては、並列単位イン
バータａ２１、ａ２２、ａ２３、ａ２４による第１段、
ｂ２１、ｂ２２、ｂ２３、ｂ２４による第２段、ｃ２
１、ｃ２２、ｃ２３、ｃ２４による第３段を直列接続し
て第１の３段インバータを構成し、並列単位インバータ
ｄ２１、ｄ２２、ｄ２３、ｄ２４による第１段、ｅ２
１、ｅ２２、ｅ２３、ｅ２４による第２段、ｆ２１、ｆ
２２、ｆ２３、ｆ２４による第３段を直列接続して第２
の３段インバータを構成している。そして第１の３段イ
ンバータは接合キャパシタンスＣＣ２を介して第２の３
段インバータに接続されている。ここに図１１では、接
合キャパシタンスは図示せず、接合キャパシタンスＣＣ
１への接続端子Ｃ１１、Ｃ１２、およびＣＣ２への接続
端子Ｃ２１、Ｃ２２のみ図示している。なお第１系統の
入出力端子はＶｉｎ１、Ｖｉｎ２、第２系統の入出力端
子はＶｉｎ２、Ｖｏｕｔ２である。
【００４１】以上の回路を構成するための図１１の配列
において、第１の３段インバータにおける第１段のイン
バータ回路は、第１系統の単位インバータａ１１〜ａ１
４と、第２系統の単位インバータａ２１〜ａ２４とが交
互に配列され、対応単位インバータが隣接配置されてい
る。またａ１１〜ａ１４、およびａ２１〜ａ２４入出力
がそれぞれ並列接続され、特性ばらつきが抑制されてい
る。第２段においては、第１系統と第２系統の順序を逆
転しつつ、両系統の単位インバータを交互に配列してい
る。すなわち第２系統の単位インバータｂ２１〜ｂ２４
と、第１系統の単位インバータｂ１１〜ｂ１４が交互に
配列され、対応単位インバータの隣接配置と、複数単位
インバータの並列接続が行われている。第３段では第１
系統と第２系統の関係が第１段の状態に戻り、従って全
体としては、第１、第２系統の単位インバータが千鳥配
列されている。このような構成によっても、図１０の構
成と同様の効果を奏することができる。第２の３段イン
バータにおいても、第１の３段インバータと同様の交互
配列および千鳥配列が行われ、第１の３段インバータと
同様に、両系統の特性均一化、高精度化が実現されてい
る。
【００４２】図１３は４系統の３段インバータを構成す
るための単位インバータの配列を示す。図１４の等価回
路において、その第１の系統は、単位インバータａ１
１、ａ１２、ａ１３、ａ１４を並列接続した第１段、単
位インバータｂ１１、ｂ１２、ｂ１３、ｂ１４を並列接
続した第２段、単位インバータｃ１１、ｃ１２、ｃ１
３、ｃ１４を並列接続した第３段を直列接続し、第２系
統においては、並列単位インバータａ２１、ａ２２、ａ
２３、ａ２４による第１段、ｂ２１、ｂ２２、ｂ２３、
ｂ２４による第２段、ｃ２１、ｃ２２、ｃ２３、ｃ２４
による第３段を直列接続し、第３系統においては、並列
単位インバータａ３１、ａ３２、ａ３３、ａ３４による
第１段、ｂ３１、ｂ３２、ｂ３３、ｂ３４による第２
段、ｃ３１、ｃ２３、ｃ３３、ｃ３４による第３段を直
列接続し、第４系統においては、並列単位インバータａ
４１、ａ４２、ａ４３、ａ４４による第１段、ｂ４１、
ｂ４２、ｂ４３、ｂ４４による第２段、ｃ４１、ｃ４
２、ｃ４３、ｃ４４による第３段を直列接続してなる。
ここに第１、第２、第３、第４系統の入出力端子は、そ
れぞれＶｉｎ１、Ｖｉｎ１、Ｖｉｎ２、Ｖｏｕｔ２、Ｖ
ｉｎ３、Ｖｏｕｔ３、Ｖｉｎ４、Ｖｏｕｔ４である。
【００４３】以上の回路を構成するための図１５の配列
において、第１段のインバータ回路においては、第１、
第２系統の単位インバータａ１１〜ａ１４と、ａ２１〜
ａ２４とが直線的に交互に配列され、また第３、第４系
統の単位インバータａ３１〜ａ３４と、ａ４１〜ａ４４
が直線的に交互に配列されている。そして第１、第２系
統の列と、第３、第４系統の列は隣接配置され、対応す
る単位インバータ、例えばａ１１、ａ２１、ａ３１、ａ
４１は上下左右の位置関係で近接配置されている。そし
て、第２段、第３段についても同様の位置関係の配列が
行われている。すなわち全体として、異なる系列の対応
単位インバータの近接配置による特性均一化、複数単位
インバータの並列化による精度向上が実現されている。
【００４４】
【発明の効果】以上説明したように、複数の単位インバ
ータを並列接続して用いることにより、個々の単位イン
バータの性質のバラツキを吸収して統計的に安定した性
能の量子化用インバータを実現することができ、また異
なるインバータ回路の対応単位インバータを近接配置す
ることにより、インバータ回路の特性均一化を図ること
ができる。これによって、量子化精度が向上し、Ａ／Ｄ
変換の精度を高め得る。
【００４５】
【発明の効果】前述のとおり、本発明に係るＡ／Ｄ変換
回路は、複数の単位インバータを並列に設け量子化用イ
ンバータを構成したので、素子特性のバラツキに無関係
にＡ／Ｄ変換の安定性を確保し得るという優れた効果を
有する。
【図面の簡単な説明】
【図１】 本発明にかかるＡ／Ｄ変換回路の１実施例を
示す回路図である。
【図２】 同実施例における量子化回路を示す回路図で
ある。
【図３】 同実施例に使用される第１のスイッチを示す
回路図である。
【図４】 同実施例に使用される第２のスイッチを示す
回路図である。
【図５】 同実施例に使用されるマルチプレクサを示す
回路図である。
【図６】 この発明に係るインバータ回路の実施例を示
す回路図である。
【図７】 図６の回路に用いられる単位インバータの回
路図である。
【図８】 ２個の単位インバータの電圧特性と、これら
を並列接続したインバータ回路の電圧特性とを示すグラ
フである。
【図９】 ２個のインバータ回路のための単位インバー
タの配列を示す回路図（平面図）である。
【図１０】 図９の回路の等価回路を示す回路図であ
る。
【図１１】 ２個の３段インバータ回路を直列した回路
を２系統構成するための単位インバータの配列を示す回
路図（平面図）である。
【図１２】 図１１の回路の等価回路を示す回路図であ
る。
【図１３】 ４系統の３段インバータ回路を構成するた
めの単位インバータの配列を示す回路図（平面図）であ
る。
【図１４】 図１３の回路の等価回路を示す回路図であ
る。
【符号の説明】
Ｑ１、Ｑ２ ．．． 量子化回路 ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１１、ＩＮＶ２１
２、ＩＮＶ２１３、ＩＮＶ２１４、ＩＮＶ２２１、ＩＮ
Ｖ２２２、ＩＮＶ２２３、ＩＮＶ２２４、ＩＮＶ２３
１、ＩＮＶ２３２、ＩＮＶ２３３、ＩＮＶ２３４、ＩＮ
Ｖ２４１、ＩＮＶ２４２、ＩＮＶ２４３、ＩＮＶ２４４
．．． インバータ Ｃｐ１、Ｃｐ２０、Ｃｐ２１、Ｃｐ２２、Ｃｐ２３
．．． 容量結合 Ｖｒｅｆ、ＶｒｅｆＱ ．．． 基準電圧 Ｖｉｎｐ ．．． 入力電圧 Ｃｉｎ１１、Ｃｉｎ１２、Ｃｆ１１、Ｃｆ１２ ．．．
キャパシタンス ＩＮＶ１、ＩＮＶ２、…、ＩＮＶｎ … インバータ Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４ …
入力端子 Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏ
ｕｔ４ … 出力端子 ａ１１〜ａ１４、ａ２１〜ａ２４、ａ３１〜ａ３４、ａ
４１〜ａ４４、ｂ１１〜ｂ１４、ｂ２１〜ｂ２４、ｂ３
１〜ｂ３４、ｂ４１〜ｂ４４、ｃ１１〜ｃ１４、ｃ２１
〜ｃ２４、ｃ３１〜ｃ３４、ｃ４１〜ｃ４４、ｄ１１〜
ｄ１４、ｄ２１〜ｄ２４、ｄ３１〜ｄ３４、ｄ４１〜ｄ
４４、ｅ１１〜ｅ１４、ｅ２１〜ｅ２４、ｅ３１〜ｅ３
４、ｅ４１〜ｅ４４、ｆ１１〜ｆ１４、ｆ２１〜ｆ２
４、ｆ３１〜ｆ３４、ｆ４１〜ｆ４４ … 単位キャパ
シタンス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (56)参考文献 特開 平７−141898（ＪＰ，Ａ) 特開 平５−252034（ＪＰ，Ａ) 特開 平２−140971（ＪＰ，Ａ) 特開 昭64−81012（ＪＰ，Ａ) 特開 平７−273651（ＪＰ，Ａ) 特開 平７−273630（ＪＰ，Ａ) 特開 昭59−156025（ＪＰ，Ａ) 特開 昭62−40823（ＪＰ，Ａ) 特開 平５−48459（ＪＰ，Ａ) 特開 平１−160115（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログ入力電圧が入力された、第１キ
    ャパシタンスと、この第１キャパシタンスの出力に接続
    された、線形特性を有する第１反転増幅部と、前記アナ
    ログ入力電圧が入力され、このアナログ入力電圧の量子
    化出力を出力する第１量子化回路と、前記第１反転増幅
    部および第１量子化回路の出力が入力された出力用容量
    結合と、この出力用容量結合の出力が入力された、第１
    反転増幅部と実質的に同一特性の第２反転増幅部と、こ
    の第２反転増幅部の出力が入力され、この第２反転増幅
    部の出力を量子化する第２量子化回路とを備えたＡ／Ｄ
    変換回路であって、第１、第２量子化回路は、所定閾値
    の量子化用ＭＯＳインバータと、この量子化用ＭＯＳイ
    ンバータの入力に接続された複数の並列キャパシタンス
    よりなる量子化用容量結合とを有する複数段階の閾値回
    路であって、各閾値回路の量子化用容量結合は、入力電
    圧、およびより上位の閾値回路の出力の反転が入力され
    て、これらを加算し、前記量子化用ＭＯＳインバータは
    この加算結果が前記閾値を越えたときに出力を反転する
    ようになっている複数段階の閾値回路を備え、第１、第
    ２反転増幅部の電源電圧は、量子化用ＭＯＳインバータ
    の電源電圧よりも高く設定され、結果として入力電圧が
    量子化用ＭＯＳインバータの線形領域に入るように設定
    されているＡ／Ｄ変換回路において、量子化用ＭＯＳイ
    ンバータは、複数の単位インバータ回路を並列に設けた
    ことを特徴とするＡ／Ｄ変換回路。
  2. 【請求項２】 単位インバータ回路は、直列に接続され
    たｐＭＯＳ型ＦＥＴとｎＭＯＳ型ＦＥＴとから構成され
    たＣ−ＭＯＳインバータよりなることを特徴とする請求
    項１に記載のＡ／Ｄ変換回路。
  3. 【請求項３】 ＬＳＩ基盤上に複数のインバータ回路の
    ための単位インバータ回路を近接させつつ２次元的に配
    列し、異なるインバータ回路における対応位置の単位イ
    ンバータを相互に隣接配置してある請求項１記載のＡ／
    Ｄ変換回路。
  4. 【請求項４】 第１、第２反転増幅部、量子化用ＭＯＳ
    インバータの入出力を短絡させ、同時に容量結合に、こ
    れらＭＯＳインバータの閾値電圧の理想値に実質的に等
    しい既知の正の電圧を入力し得るリフレッシュ手段がさ
    らに設けられていることを特徴とする請求項１記載のＡ
    ／Ｄ変換回路。
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US5631941A (en) * 1993-06-15 1997-05-20 Yozan Inc. Register circuit
US5600270A (en) * 1993-06-18 1997-02-04 Yozan Inc. Computational circuit
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