JPS61234546A - ゲ−トアレイ及びその製造方法 - Google Patents
ゲ−トアレイ及びその製造方法Info
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- JPS61234546A JPS61234546A JP60076052A JP7605285A JPS61234546A JP S61234546 A JPS61234546 A JP S61234546A JP 60076052 A JP60076052 A JP 60076052A JP 7605285 A JP7605285 A JP 7605285A JP S61234546 A JPS61234546 A JP S61234546A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ソース若しくはドレインとなる不純物導入領域を可変の
マスクを用いマスタスライスにより形成することによっ
て、該ゲートアレイが具備するＭＩｓ）ランジスタの一
部のチャネル形成領域の幅を、素子間分離絶縁膜によっ
てチャネル形成領域９幅が規定される基本のＭＩＳ）ラ
ンジスタよりも縮小して該一部トランジスタのコンダク
タンスを低減させ、該低コンダクタンスを有するトラン
ジスタを低動作電流回路や遅延回路等の形成に用いるこ
とにより、該ゲートアレイ型ＬＳＩの低消費電力化及び
高集積化を図るものである。
マスクを用いマスタスライスにより形成することによっ
て、該ゲートアレイが具備するＭＩｓ）ランジスタの一
部のチャネル形成領域の幅を、素子間分離絶縁膜によっ
てチャネル形成領域９幅が規定される基本のＭＩＳ）ラ
ンジスタよりも縮小して該一部トランジスタのコンダク
タンスを低減させ、該低コンダクタンスを有するトラン
ジスタを低動作電流回路や遅延回路等の形成に用いるこ
とにより、該ゲートアレイ型ＬＳＩの低消費電力化及び
高集積化を図るものである。
本発明はＭＩＳ型ゲ型ゲージアレイその製造方法に係り
、特に高集積化及び低消費電力化に有利な構成を有する
ＭＩＳ型ゲ型ゲージアレイその製造方法に関する。
、特に高集積化及び低消費電力化に有利な構成を有する
ＭＩＳ型ゲ型ゲージアレイその製造方法に関する。
ゲートアレイはロジック・マスタスライスＬＳＩ等とも
呼ばれており、その名のとおりＬＳＩチップ上にゲート
（論理回路の最小単位）を規則正しく並べたものである
。ユーザの要求に応じて、これらゲート相互間に必要な
配線を施し、所望の論理機能を持つＬＳＩを得ることが
出来る。
呼ばれており、その名のとおりＬＳＩチップ上にゲート
（論理回路の最小単位）を規則正しく並べたものである
。ユーザの要求に応じて、これらゲート相互間に必要な
配線を施し、所望の論理機能を持つＬＳＩを得ることが
出来る。
ゲートアレイでは、このように配線だけを変えて次々と
各種機能のＬＳＩ（品種）を作り出して行けるので、品
種の開発期間は短くて済み、且つ開発費用も低減出来る
。
各種機能のＬＳＩ（品種）を作り出して行けるので、品
種の開発期間は短くて済み、且つ開発費用も低減出来る
。
そして製造工程では配線工程以外が総て標準化されてい
るため、品種当たりの生産量が少なくても全体で量産効
果をあげることが出来る。
るため、品種当たりの生産量が少なくても全体で量産効
果をあげることが出来る。
これらの点からゲートアレイは、多品種少量のＬＳＩ化
に対応可能なＬＳＩである。
に対応可能なＬＳＩである。
かかるゲートアレイＬＳＩにおいて、その消費電力を低
減し且つ高集積化を図るために相補型ＭＯ３（０ＭＯ３
）構造が多く用いられるが、該ＣＭＯＳゲートアレイに
おいてその回路規模及び回路機能が更に拡大するにとも
なって、より低消費電力化が図れ、且つ回路間の動作タ
イミングをとるため等の遅延回路が集積度を低下させず
に効率良く形成できる構成が要望されている。
減し且つ高集積化を図るために相補型ＭＯ３（０ＭＯ３
）構造が多く用いられるが、該ＣＭＯＳゲートアレイに
おいてその回路規模及び回路機能が更に拡大するにとも
なって、より低消費電力化が図れ、且つ回路間の動作タ
イミングをとるため等の遅延回路が集積度を低下させず
に効率良く形成できる構成が要望されている。
第８図は従来のＣＭＯＳゲートアレイにおける基本セル
を示す模式平面図（ａｌ、Ａ−Ａ矢視断面図（ｂ）、Ｂ
−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）である
。
を示す模式平面図（ａｌ、Ａ−Ａ矢視断面図（ｂ）、Ｂ
−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）である
。
図中、１１はｎ−型シリコン基板、１２はｐ−型ウェル
、１３はｎ型チャネル・ストッパ、１４はｐ型チャネル
・ストッパ、１５は素子間分離用酸化膜（フィールド酸
化膜）、１６はゲート酸化膜、１７ａ及び１７ｂは多結
晶シリコン・ゲート電極、１８ａ、 １８ｂ、 １８Ｃ
はソース若しくはドレインとなるｎ＋型不純物導入領域
、１９ａ、 １９ｂ、 １９ｃはソース若しくはドレイ
ンとなるｐ゛型不純物導入領域、２０はｎ゛型基板コン
タクト領域、２１はｐ＋型ウェル・コンタクト領域、Ｎ
Ｔ、及びＮＴ、はｎチャネルＭＯ３）ランジスタ、ＰＴ
、及びＰＴ、はｐチャネルＭＯ３）ランジスタを示す。
、１３はｎ型チャネル・ストッパ、１４はｐ型チャネル
・ストッパ、１５は素子間分離用酸化膜（フィールド酸
化膜）、１６はゲート酸化膜、１７ａ及び１７ｂは多結
晶シリコン・ゲート電極、１８ａ、 １８ｂ、 １８Ｃ
はソース若しくはドレインとなるｎ＋型不純物導入領域
、１９ａ、 １９ｂ、 １９ｃはソース若しくはドレイ
ンとなるｐ゛型不純物導入領域、２０はｎ゛型基板コン
タクト領域、２１はｐ＋型ウェル・コンタクト領域、Ｎ
Ｔ、及びＮＴ、はｎチャネルＭＯ３）ランジスタ、ＰＴ
、及びＰＴ、はｐチャネルＭＯ３）ランジスタを示す。
なお実際には図示主面上に不純物ブロック用酸化膜及び
層間絶縁膜等が形成されるが、ここでは省略する。
層間絶縁膜等が形成されるが、ここでは省略する。
図示のようにＣＭＯＳゲートアレイの基本セルは、ソー
ス若しくはドレインとなるｎ＋型不純物導入領域１８ｂ
を共有する２個のｎチャネルＭＯＳトランジスタＮＴ、
及びＮＴ、と、ソース若しくはドレインとなるｐ゛型不
純物導入領域１９ｂを共有する２個のｐチャネルＭＯ３
）ランジスタＰＴ、及びＰＴ、とを有し、上記ｎチャネ
ルＭＯ３）ランジスタとｐチャネルＭＯＳトランジスタ
の一方同士即ちＮＴ、とＰＴ、 、及び他方同士即ちＮ
Ｔ２とＰＴ、とがゲート電極１７ａ及び１７ｂによって
それぞれ共通に接続されて構成されている。
ス若しくはドレインとなるｎ＋型不純物導入領域１８ｂ
を共有する２個のｎチャネルＭＯＳトランジスタＮＴ、
及びＮＴ、と、ソース若しくはドレインとなるｐ゛型不
純物導入領域１９ｂを共有する２個のｐチャネルＭＯ３
）ランジスタＰＴ、及びＰＴ、とを有し、上記ｎチャネ
ルＭＯ３）ランジスタとｐチャネルＭＯＳトランジスタ
の一方同士即ちＮＴ、とＰＴ、 、及び他方同士即ちＮ
Ｔ２とＰＴ、とがゲート電極１７ａ及び１７ｂによって
それぞれ共通に接続されて構成されている。
そして従来は、上記基本セルにおけるゲート長ｔ、ｇが
ゲート電極パターンを形成する際の固定マスクによって
一定の長さに規定され、実効ゲート幅即ちチャネル形成
領域の幅Ｗｃｈは固定マスクに整合して形成されるフィ
ールド酸化膜１５で画定されるトランジスタ幅Ｗｔｒに
よって総て規定されていたので、半導体基板上に多数個
整列配設される総ての基本セルの同チャネルのトランジ
スタのコンダクタンス（ｇｍ）が等しいコンダクタンス
ｇｍ、に固定化されていた。
ゲート電極パターンを形成する際の固定マスクによって
一定の長さに規定され、実効ゲート幅即ちチャネル形成
領域の幅Ｗｃｈは固定マスクに整合して形成されるフィ
ールド酸化膜１５で画定されるトランジスタ幅Ｗｔｒに
よって総て規定されていたので、半導体基板上に多数個
整列配設される総ての基本セルの同チャネルのトランジ
スタのコンダクタンス（ｇｍ）が等しいコンダクタンス
ｇｍ、に固定化されていた。
第９図は上記基本セルの等価回路図で、図中の各符号は
第８図と同一対象物を示している。
第８図と同一対象物を示している。
上記のように従来のＭＩＳ型ゲ型ゲージアレイいては基
本セルを構成するＭＩＳトランジスタが同チャネル同士
は総て一定のｇｍｓに固定化されるために、大電流を扱
う回路については上記トランジスタを並列接続すれば良
いので問題はないが、高速動作の必要がなく小電流によ
って駆動させることが可能な回路を形成する際には、ト
ランジスタの分割が不可能なために大きなｇｍｓを有し
必要以上の大電流を消費するトランジスタによって回路
を構成せねばならないので該ゲートアレイの消費電力が
増大するという問題を生ずる。
本セルを構成するＭＩＳトランジスタが同チャネル同士
は総て一定のｇｍｓに固定化されるために、大電流を扱
う回路については上記トランジスタを並列接続すれば良
いので問題はないが、高速動作の必要がなく小電流によ
って駆動させることが可能な回路を形成する際には、ト
ランジスタの分割が不可能なために大きなｇｍｓを有し
必要以上の大電流を消費するトランジスタによって回路
を構成せねばならないので該ゲートアレイの消費電力が
増大するという問題を生ずる。
また遅延回路を形成する際には上記基本セルによってイ
ンバータ回路やバッファ回路を形成し、それを複数段接
続して用いるが、この場合基本セル内の同チャネル同士
のトランジスタのｇｍｓが大きく且つ総て一定に固定化
されているので長い遅延時間を有する遅延回路を得るこ
とが困難であり、且つこの構成で遅延回路を形成した際
には必要以上に多くの基本セルが使用されて、該ゲート
アレイＬＳＩに搭載される回路の集積規模が低下すると
いう問題が生じていた。
ンバータ回路やバッファ回路を形成し、それを複数段接
続して用いるが、この場合基本セル内の同チャネル同士
のトランジスタのｇｍｓが大きく且つ総て一定に固定化
されているので長い遅延時間を有する遅延回路を得るこ
とが困難であり、且つこの構成で遅延回路を形成した際
には必要以上に多くの基本セルが使用されて、該ゲート
アレイＬＳＩに搭載される回路の集積規模が低下すると
いう問題が生じていた。
第１図は本発明のゲートアレイの原理を示す模式平面図
で偽る。
で偽る。
上記問題点は同図に示すように、チャネル形成領域の幅
Ｗｃｈｌが絶縁ゲート１に接する不純物導入領域２によ
って、素子間分離絶縁膜３により画定されるトランジス
タ形成領域の幅ｗｔｒよりも狭く規定された第１の絶縁
ゲート型電界効果トランジスタＴｒ、と、素子間分離絶
縁膜３によってチャネル形成領域の幅ＷＣｈ２がトラン
ジスタ形成領域の幅Ｗｔｒに等しく規定された第２の絶
縁ゲート型電界効果トランジスタＴｒ、とを含んで構成
される本発明によるゲートアレイ、 及び素子間分離絶縁膜３によって画定されるトランジス
タ形成領域の幅Ｗ１、及び絶縁ゲート１のゲート長ｔ、
ｇを固定のマスクに整合して形成する工程と、チャネル
形成領域の幅ＷｃｂＩを可変のソース・ドレイン領域形
成用マスクに整合して任意の幅に規定する不純物導入マ
スタスライス工程と、可変のマスクに整合して層間絶縁
膜の任意の場所に電極コンタクト窓を形成するコンタク
ト窓マスタスライス工程と、可変のマスクに整合して層
間絶縁膜上に任意の配線パターンを形成する配線マスタ
スライス工程とを有する本発明によるゲートアレイの製
造方法によって解決される。
Ｗｃｈｌが絶縁ゲート１に接する不純物導入領域２によ
って、素子間分離絶縁膜３により画定されるトランジス
タ形成領域の幅ｗｔｒよりも狭く規定された第１の絶縁
ゲート型電界効果トランジスタＴｒ、と、素子間分離絶
縁膜３によってチャネル形成領域の幅ＷＣｈ２がトラン
ジスタ形成領域の幅Ｗｔｒに等しく規定された第２の絶
縁ゲート型電界効果トランジスタＴｒ、とを含んで構成
される本発明によるゲートアレイ、 及び素子間分離絶縁膜３によって画定されるトランジス
タ形成領域の幅Ｗ１、及び絶縁ゲート１のゲート長ｔ、
ｇを固定のマスクに整合して形成する工程と、チャネル
形成領域の幅ＷｃｂＩを可変のソース・ドレイン領域形
成用マスクに整合して任意の幅に規定する不純物導入マ
スタスライス工程と、可変のマスクに整合して層間絶縁
膜の任意の場所に電極コンタクト窓を形成するコンタク
ト窓マスタスライス工程と、可変のマスクに整合して層
間絶縁膜上に任意の配線パターンを形成する配線マスタ
スライス工程とを有する本発明によるゲートアレイの製
造方法によって解決される。
即ち本発明のゲートアレイにおいては従来の配線工程の
マスタスライスの他に、セルトランジスタのソース若し
くはドレインとなる不純物導入領域の幅即ちチャネル形
成領域の幅を、該不純物導入領域を形成する際の不純物
導入用マスクの開孔の幅によって、フィールド酸化膜に
よって規定される固定のチャネル形成領域幅より狭い所
望幅に規定するマスタスライスがなされる。
マスタスライスの他に、セルトランジスタのソース若し
くはドレインとなる不純物導入領域の幅即ちチャネル形
成領域の幅を、該不純物導入領域を形成する際の不純物
導入用マスクの開孔の幅によって、フィールド酸化膜に
よって規定される固定のチャネル形成領域幅より狭い所
望幅に規定するマスタスライスがなされる。
これによって各セルトランジスタのｇｍが所望の値に形
成されるので、構成する回路の性能に応じて最適なｇｍ
を有するセルトランジスタの使用が可能になり、該ゲー
トアレイＬＳＩの低消費電力化及び大規模集積化が図れ
る。
成されるので、構成する回路の性能に応じて最適なｇｍ
を有するセルトランジスタの使用が可能になり、該ゲー
トアレイＬＳＩの低消費電力化及び大規模集積化が図れ
る。
以下本発明を図示実施例により、具体的に説明する。
第２図は本発明のゲートアレイに配設される６ｍ低減セ
ルの一例を示す模式平面図（ａ）及びＡ−Ａ矢視断面図
（ｂ）、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（
ｄｌ、Ｄ−Ｄ矢視断面図＋ｅ）、第３図乃至第６図は本
発明のゲートアレイの製造工程の一実施例を示す平面図
（ａ）、Ａ−Ａ矢視断面図（ｂ）、Ｂ−Ｂ矢視断面図（
Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）、Ｄ−Ｄ矢視断面図（ｅ
）、第７図は本発明のセルの応用回路図である。
ルの一例を示す模式平面図（ａ）及びＡ−Ａ矢視断面図
（ｂ）、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（
ｄｌ、Ｄ−Ｄ矢視断面図＋ｅ）、第３図乃至第６図は本
発明のゲートアレイの製造工程の一実施例を示す平面図
（ａ）、Ａ−Ａ矢視断面図（ｂ）、Ｂ−Ｂ矢視断面図（
Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）、Ｄ−Ｄ矢視断面図（ｅ
）、第７図は本発明のセルの応用回路図である。
全図を通じ同一対象物は同一符号で示し、且つ第８図と
同一符号を用いる。
同一符号を用いる。
本発明に係わるゲートアレイは、半導体基板上に整列配
設される多数個の基本セルの中の一部のセルが、例えば
第２図（ａｌ、 （ｂ）、 （ｃｌ、 （ｄ）、 （ｅ
）に示すように構成される。
設される多数個の基本セルの中の一部のセルが、例えば
第２図（ａｌ、 （ｂ）、 （ｃｌ、 （ｄ）、 （ｅ
）に示すように構成される。
即ち、ｐウェル１２内のソース若しくはドレインとなる
ｎ゛型不純物導入領域１８ａと１８ｃがそれぞれｎ型不
純物導入マスタスライス工程において所望寸法のマスク
の開孔に整合し、フィールド酸化膜１５によって画定さ
れるトランジスタ形成領域の幅ｗｔｒよりも狭い所望の
幅Ｗ□及びＷ、、ｃ（例えばＷｆｉ、＜Ｗ、、ｃ）に形
成される。またｎ型基板１１上のｐ゛型不純物導入領域
１９ｂがｐ型不純物導入マスタスライス工程において上
記同様トランジスタ形成領域の幅Ｗ、ｒよりも狭い所望
の幅例えばｗ、ｂに形成される。（なお、ｎ３型コンタ
クト領域２ｏ及びｐ＋型コンタクト領域２１は上記マス
タスライス工程において同時に形成される。） 従ってｎチャネル・トランジスタＮＴＩ、ＮＴｔ及びｐ
チャネル・トランジスタＰＴ＋、 ＰＴｚのチャネル形
成領域幅Ｗｃｈ８．Ｗｃｈ２及びＷｃｈ３１ｗｃｈ４は
それぞれフィールド酸化膜１５で画定されるトランジス
タ形成領域幅Ｗ工よりも狭く形成されるので、これらト
ランジスタＮＴ、、ＮＴ、及びＰＴ＋、 ＰＴｚのコン
ダクタンスｇ ｍＮ１． ｇ ｍＷ！、 ｇ ｍＰ
Ｉ、 ｇ ｍＰ、はそれぞれトランジスタ形成領域幅
Ｗｔ、ｒで規定される基本セルトランジスタのコンダク
タンスｇｍｓより小さくなる。（図示の場合、ｇｍ、＞
ｇｍＮ□＞ｇｍ８１１ ｇ ｍｐ＋＝ ｇ ｍｒｚの
関係になる）上記実施例のｇｍ低減セルは、本発明の製
造方法に係わり、例えば以下に第３図乃至第６図に示す
工程平面図（ａ）、Ａ−Ａ矢視工程断面図（ｂ）、Ｂ−
Ｂ矢視工程断面図（ｅ）、Ｃ−Ｃ矢視工程断面図（ｄ）
。
ｎ゛型不純物導入領域１８ａと１８ｃがそれぞれｎ型不
純物導入マスタスライス工程において所望寸法のマスク
の開孔に整合し、フィールド酸化膜１５によって画定さ
れるトランジスタ形成領域の幅ｗｔｒよりも狭い所望の
幅Ｗ□及びＷ、、ｃ（例えばＷｆｉ、＜Ｗ、、ｃ）に形
成される。またｎ型基板１１上のｐ゛型不純物導入領域
１９ｂがｐ型不純物導入マスタスライス工程において上
記同様トランジスタ形成領域の幅Ｗ、ｒよりも狭い所望
の幅例えばｗ、ｂに形成される。（なお、ｎ３型コンタ
クト領域２ｏ及びｐ＋型コンタクト領域２１は上記マス
タスライス工程において同時に形成される。） 従ってｎチャネル・トランジスタＮＴＩ、ＮＴｔ及びｐ
チャネル・トランジスタＰＴ＋、 ＰＴｚのチャネル形
成領域幅Ｗｃｈ８．Ｗｃｈ２及びＷｃｈ３１ｗｃｈ４は
それぞれフィールド酸化膜１５で画定されるトランジス
タ形成領域幅Ｗ工よりも狭く形成されるので、これらト
ランジスタＮＴ、、ＮＴ、及びＰＴ＋、 ＰＴｚのコン
ダクタンスｇ ｍＮ１． ｇ ｍＷ！、 ｇ ｍＰ
Ｉ、 ｇ ｍＰ、はそれぞれトランジスタ形成領域幅
Ｗｔ、ｒで規定される基本セルトランジスタのコンダク
タンスｇｍｓより小さくなる。（図示の場合、ｇｍ、＞
ｇｍＮ□＞ｇｍ８１１ ｇ ｍｐ＋＝ ｇ ｍｒｚの
関係になる）上記実施例のｇｍ低減セルは、本発明の製
造方法に係わり、例えば以下に第３図乃至第６図に示す
工程平面図（ａ）、Ａ−Ａ矢視工程断面図（ｂ）、Ｂ−
Ｂ矢視工程断面図（ｅ）、Ｃ−Ｃ矢視工程断面図（ｄ）
。
Ｄ−Ｄ矢視工程断面図（ｅ）を参照して説明する方法に
より形成される。
より形成される。
第３図（ａ）、 （ｂ）、 （Ｃ１，（ｄ）、 （ｅ）
参照本発明の方法においては従来と同様に、例えばｎ−
型シリコン基板１１面に選択不純物導入により選択的に
ｐ−型ウェル１２が形成され、該シリコン基板１１及び
ウェル１２上に、整列配設される複数のｎチャネル・ト
ランジスタ形成領域２２ａ・ｐチャネル・トランジスタ
形成領域２２ｂ及び基板コンタクト形成領域２３ａ、ウ
ェル・コンタクト形成領域２３ｂを画定分離するフィー
ルド酸化膜１５とフィールド酸化膜１５下部のｎ型チャ
ネル・ストッパ１３とｐ型チャネル・ストッパ１４とが
、固定マスクに整合して従来通り例えば選択イオン注入
及び選択酸化法によって形成され、 トランジスタ形成領域２２ａ及び２２ｂ上にゲート酸化
膜１６が熱酸化により形成され、 従来通りの化学気相成長（ＣＶ Ｄ）及びリソグラフィ
工程を経てトランジスタ形成領域２２ａ 、 ２２ｂ上
に跨る対の多結晶シリコン・ゲート電極１７ａ及び１７
ｂが形成され 、 ゲート電極１７ａ、１７ｂ及びシリコン基板１１．ウェ
ル１２の表出面上に不純物透過用酸化膜（スルー酸化膜
）２４が形成されてなる被加工基板をマスタスライス用
のバルク基板として用いる。
参照本発明の方法においては従来と同様に、例えばｎ−
型シリコン基板１１面に選択不純物導入により選択的に
ｐ−型ウェル１２が形成され、該シリコン基板１１及び
ウェル１２上に、整列配設される複数のｎチャネル・ト
ランジスタ形成領域２２ａ・ｐチャネル・トランジスタ
形成領域２２ｂ及び基板コンタクト形成領域２３ａ、ウ
ェル・コンタクト形成領域２３ｂを画定分離するフィー
ルド酸化膜１５とフィールド酸化膜１５下部のｎ型チャ
ネル・ストッパ１３とｐ型チャネル・ストッパ１４とが
、固定マスクに整合して従来通り例えば選択イオン注入
及び選択酸化法によって形成され、 トランジスタ形成領域２２ａ及び２２ｂ上にゲート酸化
膜１６が熱酸化により形成され、 従来通りの化学気相成長（ＣＶ Ｄ）及びリソグラフィ
工程を経てトランジスタ形成領域２２ａ 、 ２２ｂ上
に跨る対の多結晶シリコン・ゲート電極１７ａ及び１７
ｂが形成され 、 ゲート電極１７ａ、１７ｂ及びシリコン基板１１．ウェ
ル１２の表出面上に不純物透過用酸化膜（スルー酸化膜
）２４が形成されてなる被加工基板をマスタスライス用
のバルク基板として用いる。
第４図ｆａｌ、 （ｂ）、 （ｃｌ、 （ｄｉ、 （ｅ
）参照次いで通常のフォトプロセスを用い該バルク基板
上に、所要に基づいて先ずｎチャネル・トランジスタ形
成領域２２ａのゲート電極１７ａ 、 １７ｂで分割さ
れた領域を、トランジスタ形成領域２２ａの幅Ｗｓより
も狭い例えばＷ□の幅、トランジスタ形成領域に等しい
Ｗ、の幅、及びトランジスタ形成領域より狭い例えばｗ
ｆｉｂＯ幅でそれぞれ表出する第１の不純物導入用開孔
２５と、基板コンタクト形成領域２３ａを選択的に表出
する第２の不純物導入用開孔２６を有する第１のレジス
ト・マスク２７を形成し、 該レジスト・マスク２７の開孔２５．２６を介し、不純
物透過用酸化膜２４を通し、且つゲート電極１７ａ、１
７ｂをマスクにしてｎ型不純物例えば砒素（ＡＳ）を４
Ｘ１０”■−２程度の高ドーズ量でイオン注入する。２
８ａ、２８ｂ ２８ｃ、２８ｄはＡｓ注入領域を示して
いる。
）参照次いで通常のフォトプロセスを用い該バルク基板
上に、所要に基づいて先ずｎチャネル・トランジスタ形
成領域２２ａのゲート電極１７ａ 、 １７ｂで分割さ
れた領域を、トランジスタ形成領域２２ａの幅Ｗｓより
も狭い例えばＷ□の幅、トランジスタ形成領域に等しい
Ｗ、の幅、及びトランジスタ形成領域より狭い例えばｗ
ｆｉｂＯ幅でそれぞれ表出する第１の不純物導入用開孔
２５と、基板コンタクト形成領域２３ａを選択的に表出
する第２の不純物導入用開孔２６を有する第１のレジス
ト・マスク２７を形成し、 該レジスト・マスク２７の開孔２５．２６を介し、不純
物透過用酸化膜２４を通し、且つゲート電極１７ａ、１
７ｂをマスクにしてｎ型不純物例えば砒素（ＡＳ）を４
Ｘ１０”■−２程度の高ドーズ量でイオン注入する。２
８ａ、２８ｂ ２８ｃ、２８ｄはＡｓ注入領域を示して
いる。
第５図（ａｔ、 （ｂ）、 （ｃｌ、 （ｄｉ、 （ｅ
）参照次いで第１のレジスト・マスク２７を除去し、不
純物透過用酸化膜２４を除去し、 再び熱酸化法により多結晶シリコン・ゲート電極１７ａ
、 １７ｂの表面及びシリコン基板１１．ウェル１２の
表出面上に薄い不純物ブロック用酸化膜（後の工程で形
成されるＰＳＧ層間絶縁膜からの燐の透過をブロックす
るための酸化膜）２９を形成し、次いで通常のフォトプ
ロセスを用い該バルク基板上に、所要に基づいてｐチャ
ネル・トランジスタ形成領域２２ｂのゲート電極１７ａ
、 １７ｂで分割された領域を、トランジスタ形成領
域２２ｂの幅に等しいＷ、の幅、トランジスタ形成領域
よりも狭い例えばＷ、の幅、トランジスタ形成領域に等
しいＷ、の幅でそれぞれ表出する第３の不純物導入用開
孔３０と、ウェル・コンタクト形成領域２３ｂを選択的
に表出する第４の不純物導入用開孔３１を有する第２の
レジスト・マスク３２を形成し、該レジスト・マスク３
２の開孔３０．３１を介し、ブロック酸化膜２９を通し
、且つゲート電極１７ａ 、 １７ｂをマスクにしてｐ
型不純物例えば硼素（Ｂ）をＩ ＸＩＱ”ａｍ−”程度
の高ドーズ量でイオン注入する。
）参照次いで第１のレジスト・マスク２７を除去し、不
純物透過用酸化膜２４を除去し、 再び熱酸化法により多結晶シリコン・ゲート電極１７ａ
、 １７ｂの表面及びシリコン基板１１．ウェル１２の
表出面上に薄い不純物ブロック用酸化膜（後の工程で形
成されるＰＳＧ層間絶縁膜からの燐の透過をブロックす
るための酸化膜）２９を形成し、次いで通常のフォトプ
ロセスを用い該バルク基板上に、所要に基づいてｐチャ
ネル・トランジスタ形成領域２２ｂのゲート電極１７ａ
、 １７ｂで分割された領域を、トランジスタ形成領
域２２ｂの幅に等しいＷ、の幅、トランジスタ形成領域
よりも狭い例えばＷ、の幅、トランジスタ形成領域に等
しいＷ、の幅でそれぞれ表出する第３の不純物導入用開
孔３０と、ウェル・コンタクト形成領域２３ｂを選択的
に表出する第４の不純物導入用開孔３１を有する第２の
レジスト・マスク３２を形成し、該レジスト・マスク３
２の開孔３０．３１を介し、ブロック酸化膜２９を通し
、且つゲート電極１７ａ 、 １７ｂをマスクにしてｐ
型不純物例えば硼素（Ｂ）をＩ ＸＩＱ”ａｍ−”程度
の高ドーズ量でイオン注入する。
３３ａ、３３ｂ、３３ｃ、３３ｄはＢ注入領域を示す。
以上が本発明の方法が特徴とする、ソース、ドレイン領
域形成用の不純物導入マスタスライス工程である。
域形成用の不純物導入マスタスライス工程である。
第６図（ａ）、 （ｂ）、 （ｃｌ、 （ｄ）、 （ｅ
）参照次いで上記不純物導入マスタスライス工程の終了
した基板上に通常とおりＣＶＤ法により燐珪酸ガラス（
ＰＳＧ）よりなる層間絶縁膜３４を形成し、次いで従来
同様のマスタスライス手段により上記層間絶縁膜３４に
所望の電極コンタクト窓３５を形成し、 次いで該電極コンタクト窓３５内に低温酸化膜（図示せ
ず）を形成した後、 所定の熱処理により該層間絶縁膜３４をリフローして電
極コンタクト窓３５の側面を斜面状に形成すると共に、
前記Ａｓ注入領域２８ａ、２８ｂ ２８ｃ、２８ｄ及び
前記Ｂ注入領域３３ａ、 ３３ｂ、 ３３ｃ、 ３３ｄ
を活性化して、ソース又はドレインとなる所望幅のｎ＋
型不純物導入領域１８ａ、 １８ｂ、 １８ｃとｎ０型
基板コンタクトｅＮ域２０及びｐ１型不純物導入領域１
９ａ、 １９ｂ、 １９ｃとｐ′型ウェル・コンタクト
領域２１を形成し、前記電極コンタクト窓３５内に形成
した低温酸化膜（図示せず）をエツチング除去して電極
コンタクト窓３５の開孔を完成する。
）参照次いで上記不純物導入マスタスライス工程の終了
した基板上に通常とおりＣＶＤ法により燐珪酸ガラス（
ＰＳＧ）よりなる層間絶縁膜３４を形成し、次いで従来
同様のマスタスライス手段により上記層間絶縁膜３４に
所望の電極コンタクト窓３５を形成し、 次いで該電極コンタクト窓３５内に低温酸化膜（図示せ
ず）を形成した後、 所定の熱処理により該層間絶縁膜３４をリフローして電
極コンタクト窓３５の側面を斜面状に形成すると共に、
前記Ａｓ注入領域２８ａ、２８ｂ ２８ｃ、２８ｄ及び
前記Ｂ注入領域３３ａ、 ３３ｂ、 ３３ｃ、 ３３ｄ
を活性化して、ソース又はドレインとなる所望幅のｎ＋
型不純物導入領域１８ａ、 １８ｂ、 １８ｃとｎ０型
基板コンタクトｅＮ域２０及びｐ１型不純物導入領域１
９ａ、 １９ｂ、 １９ｃとｐ′型ウェル・コンタクト
領域２１を形成し、前記電極コンタクト窓３５内に形成
した低温酸化膜（図示せず）をエツチング除去して電極
コンタクト窓３５の開孔を完成する。
なおここでｎチャネル・トランジスタＴＮ、とＴＮ２及
びｐチャネル・トランジスタＴＰ、とＴＰｔが完成し、
トランジスタ形成領域の幅で規定される基本トランジス
タのｇｍより低いｇｍを有するトランジスタを具備する
ＣＭＯＳセルが形成される。
びｐチャネル・トランジスタＴＰ、とＴＰｔが完成し、
トランジスタ形成領域の幅で規定される基本トランジス
タのｇｍより低いｇｍを有するトランジスタを具備する
ＣＭＯＳセルが形成される。
そして以後図示しないがマスタスライスにより配線パタ
ーンを形成し、本発明の特徴を備えたＣＭＯＳゲートア
レイＬＳＩが完成する。
ーンを形成し、本発明の特徴を備えたＣＭＯＳゲートア
レイＬＳＩが完成する。
以上説明したように本発明に係わるＣＭＯＳゲートアレ
イにおいては、所要に応じてトランジスタ形成領域の幅
で規定されるｇｍより低い所望のｇｍ値を有するトラン
ジスタを該ゲートアレイの所望の場所に所望の数配設す
ることが出来る。
イにおいては、所要に応じてトランジスタ形成領域の幅
で規定されるｇｍより低い所望のｇｍ値を有するトラン
ジスタを該ゲートアレイの所望の場所に所望の数配設す
ることが出来る。
従って高速を要せず小電流で駆動できる回路の素子に上
記像ｇｍのトランジスタを選択的に使用することにより
該ゲートアレイの消費電力を低減せしめることが出来る
。
記像ｇｍのトランジスタを選択的に使用することにより
該ゲートアレイの消費電力を低減せしめることが出来る
。
また第７図に示すようにインバータ３６を何段にも接続
して遅延回路を形成する場合、上記像ｇｍのトランジス
タＴ、 Ｔ、、Ｔ２ Ｔ、等を使用することにより少な
い段数で遅延時間の長い遅延回路を形成することが可能
であり、該ゲートアレイへの集積回路規模の増大が図れ
る。（Ｃは配線等により構成されに容量） なお、本発明はｎ −ＭＯＳ若しくはｐ−ＭＯ３のいず
れか一方をマスタスライスにする際にも適用される。又
ＣＭＯＳゲートアレイに限らず、単−ＭＯ３のゲートア
レイにも適用される。
して遅延回路を形成する場合、上記像ｇｍのトランジス
タＴ、 Ｔ、、Ｔ２ Ｔ、等を使用することにより少な
い段数で遅延時間の長い遅延回路を形成することが可能
であり、該ゲートアレイへの集積回路規模の増大が図れ
る。（Ｃは配線等により構成されに容量） なお、本発明はｎ −ＭＯＳ若しくはｐ−ＭＯ３のいず
れか一方をマスタスライスにする際にも適用される。又
ＣＭＯＳゲートアレイに限らず、単−ＭＯ３のゲートア
レイにも適用される。
以上説明のように本発明によれば、ＣＭＯＳゲートアレ
イの消費電力の低減、及び回路の集積規模の拡大が図れ
る。
イの消費電力の低減、及び回路の集積規模の拡大が図れ
る。
第１図は本発明のゲートアレイの原理を示す模式平面図
、 第２図は本発明のゲートアレイに配設されるｇｍ低減セ
ルの一例を示す模式平面図ｔａ＞及びＡ−Ａ矢視断面図
（ｂ）、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（
ｄ）、Ｄ−Ｄ矢視断面図（ｅ）、第３図乃至第６図は本
発明のゲートアレイの製造工程の一実施例を示す平面図
Ｔａ）、Ａ−Ａ矢視断面図（ｂ）、Ｂ−Ｂ矢視断面図（
Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）、Ｄ−Ｄ矢視断面図＋ｅ
）、 第７図は本発明のセルの応用回路図、 第８図は従来のＣＭＯＳゲートアレイにおける基本セル
を示す模式平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）、Ｅ
−Ｂ矢視断面図（ＣへＣ−Ｃ矢視断面図（ｄ）、第９図
はＣＭＯＳゲートアレイ基本セルの等価回路図である。 図において、 １は絶縁ゲート、 ２は不純物導入領域、 ３は素子間分離絶縁膜、 Ｗｃｈｒ＋ Ｗｃｈｔはチャネル形成領域の幅Ｗｔｒは
トランジスタ形成領域の幅、 Ｔｒ、、ＴｒｙはＭＯＳ）ランジスタンジスタ（ｔ、ｇ
はゲート長 を示す。 Ｔａ！ ＋＋−視−１めトラ〉ジズ７ ＷＣｈｚ ・−−一π２のチャネル敷、磯区雪禰０音ｗ
ｔｒ −−−一トブシジ１７Ｍ灸戒身０陶Ｋｔ＆ＩＪ
−−−プゝト長 千３酊 Ｔｊ−発明め方斌／１工塚酊 ％−ｓ酊 ネ登萌ｎヤルの斤ｍ回路酊 峯７硲 Ｒｈ ＣｊｌＯ３γ“−トアレｆｊｋ本−１１ｒしへ亭個Ｉ町
路酊塔？酊 （の 子 耐 ４ ＜ｂ）Ａ−ハス視緯耐閃 ４を禾／１ｃＭｌｌａγ−ドアレイめシ曙】＼凶本ａ町
、 第２図は本発明のゲートアレイに配設されるｇｍ低減セ
ルの一例を示す模式平面図ｔａ＞及びＡ−Ａ矢視断面図
（ｂ）、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢視断面図（
ｄ）、Ｄ−Ｄ矢視断面図（ｅ）、第３図乃至第６図は本
発明のゲートアレイの製造工程の一実施例を示す平面図
Ｔａ）、Ａ−Ａ矢視断面図（ｂ）、Ｂ−Ｂ矢視断面図（
Ｃ）、Ｃ−Ｃ矢視断面図（ｄ）、Ｄ−Ｄ矢視断面図＋ｅ
）、 第７図は本発明のセルの応用回路図、 第８図は従来のＣＭＯＳゲートアレイにおける基本セル
を示す模式平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）、Ｅ
−Ｂ矢視断面図（ＣへＣ−Ｃ矢視断面図（ｄ）、第９図
はＣＭＯＳゲートアレイ基本セルの等価回路図である。 図において、 １は絶縁ゲート、 ２は不純物導入領域、 ３は素子間分離絶縁膜、 Ｗｃｈｒ＋ Ｗｃｈｔはチャネル形成領域の幅Ｗｔｒは
トランジスタ形成領域の幅、 Ｔｒ、、ＴｒｙはＭＯＳ）ランジスタンジスタ（ｔ、ｇ
はゲート長 を示す。 Ｔａ！ ＋＋−視−１めトラ〉ジズ７ ＷＣｈｚ ・−−一π２のチャネル敷、磯区雪禰０音ｗ
ｔｒ −−−一トブシジ１７Ｍ灸戒身０陶Ｋｔ＆ＩＪ
−−−プゝト長 千３酊 Ｔｊ−発明め方斌／１工塚酊 ％−ｓ酊 ネ登萌ｎヤルの斤ｍ回路酊 峯７硲 Ｒｈ ＣｊｌＯ３γ“−トアレｆｊｋ本−１１ｒしへ亭個Ｉ町
路酊塔？酊 （の 子 耐 ４ ＜ｂ）Ａ−ハス視緯耐閃 ４を禾／１ｃＭｌｌａγ−ドアレイめシ曙】＼凶本ａ町
Claims (1)
- 【特許請求の範囲】 １、チャネル形成領域の幅（Ｗ＿ｃ＿ｈ＿１）が絶縁ゲ
ート（１）に接する不純物導入領域（２）によって、素
子間分離絶縁膜（３）により画定されるトランジスタ形
成領域の幅（Ｗ＿ｔ＿ｒ）よりも狭く規定された第１の
絶縁ゲート型電界効果トランジスタ（Ｔｒ＿１）と、素
子間分離絶縁膜（３）によってチャネル形成領域の幅（
Ｗ＿ｃ＿ｈ＿２）がトランジスタ形成領域の幅（Ｗ＿ｔ
＿ｒ）に等しく規定された第２の絶縁ゲート型電界効果
トランジスタ（Ｔｒ＿２）とを含むことを特徴とするゲ
ートアレイ。 ２、素子間分離絶縁膜（３）によって画定されるトラン
ジスタ形成領域の幅（Ｗ＿ｔ＿ｒ）及び絶縁ゲート（１
）のゲート長（Ｌｇ）を固定のマスクに整合して形成す
る工程と、 チャネル形成領域の幅（Ｗ＿ｃ＿ｈ＿１）を可変のソー
ス・ドレイン領域形成用マスクに整合して任意の幅に規
定する不純物導入マスタスライス工程と、可変のマスク
に整合して層間絶縁膜の任意の場所に電極コンタクト窓
を形成するコンタクト窓マスタスライス工程と、 可変のマスクに整合して層間絶縁膜上に任意の配線パタ
ーンを形成する配線マスタスライス工程とを有すること
を特徴とするゲートアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076052A JPS61234546A (ja) | 1985-04-10 | 1985-04-10 | ゲ−トアレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076052A JPS61234546A (ja) | 1985-04-10 | 1985-04-10 | ゲ−トアレイ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234546A true JPS61234546A (ja) | 1986-10-18 |
Family
ID=13594009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076052A Pending JPS61234546A (ja) | 1985-04-10 | 1985-04-10 | ゲ−トアレイ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194437A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08288479A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体装置 |
| US6140161A (en) * | 1997-06-06 | 2000-10-31 | Nec Corporation | Semiconductor integrated circuit device and method for making the same |
| US6414357B1 (en) | 1998-06-05 | 2002-07-02 | Nec Corporation | Master-slice type semiconductor IC device with different kinds of basic cells |
-
1985
- 1985-04-10 JP JP60076052A patent/JPS61234546A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194437A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08288479A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体装置 |
| US6140161A (en) * | 1997-06-06 | 2000-10-31 | Nec Corporation | Semiconductor integrated circuit device and method for making the same |
| US6414357B1 (en) | 1998-06-05 | 2002-07-02 | Nec Corporation | Master-slice type semiconductor IC device with different kinds of basic cells |
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