JP2567589B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法、特にポリシリコン層
を選択的に増速酸化して所望のポリシリコン層の導電路
を形成する半導体装置の製造方法に関する。
を選択的に増速酸化して所望のポリシリコン層の導電路
を形成する半導体装置の製造方法に関する。
（ロ）従来の技術 ポリシリコン層を用いて回路素子を形成することは、
例えば特公昭47−28559号公報等で知られている。
例えば特公昭47−28559号公報等で知られている。
第２図Ａおよび第２図Ｂを参照して従来のポリシリコ
ン層による回路素子の製造方法を説明する。
ン層による回路素子の製造方法を説明する。
第２図Ａに示す様に、半導体基板（11）上の酸化膜
（12）表面にポリシリコン層（13）を付着する。ポリシ
リコン層（13）は減圧CVD法により酸化膜（12）全面に
付着される。
（12）表面にポリシリコン層（13）を付着する。ポリシ
リコン層（13）は減圧CVD法により酸化膜（12）全面に
付着される。
次に第２図Ｂに示す様に、ポリシリコン層（13）を所
望形状にエッチングして回路素子を形成する。ポリシリ
コン層（13）上を所望のパターンのホトレジストで被覆
した後、ポリシリコン層（13）をエッチングして所望形
状の回路素子を形成している。回路素子としてはMOSト
ランジスタのゲート電極、抵抗体、コンデンサ等があ
る。
望形状にエッチングして回路素子を形成する。ポリシリ
コン層（13）上を所望のパターンのホトレジストで被覆
した後、ポリシリコン層（13）をエッチングして所望形
状の回路素子を形成している。回路素子としてはMOSト
ランジスタのゲート電極、抵抗体、コンデンサ等があ
る。
更に第２図Ｃに示す様に、ポリシリコン層（13）表面
を層間酸化膜（14）で被覆した後、層間酸化膜（14）上
に所望のパターンのアルミニウム等より成る導電路（1
5）を形成している。
を層間酸化膜（14）で被覆した後、層間酸化膜（14）上
に所望のパターンのアルミニウム等より成る導電路（1
5）を形成している。
（ハ）発明が解決しようとする問題点 しかしながら斯上した半導体装置の製造方法では、ポ
リシリコン層（13）の段差が生じてしまい、ポリシリコ
ン層（13）上の層間酸化膜（14）上に延在される導電路
（15）で段差切れが多発する問題点があった。
リシリコン層（13）の段差が生じてしまい、ポリシリコ
ン層（13）上の層間酸化膜（14）上に延在される導電路
（15）で段差切れが多発する問題点があった。
またポリシリコン層（13）の段差によりその上部パタ
ーンとなる導電路（15）の微細加工が困難となる問題点
もあった。
ーンとなる導電路（15）の微細加工が困難となる問題点
もあった。
（ニ）問題点を解決するための手段 本発明は斯上した種々の問題点に鑑みてなされ、ポリ
シリコン層を選択的に増速酸化して回路素子として残る
ポリシリコン層と平坦な上面を形成することにより、従
来の問題点を大巾に改善した半導体装置の製造方法を提
供するものである。
シリコン層を選択的に増速酸化して回路素子として残る
ポリシリコン層と平坦な上面を形成することにより、従
来の問題点を大巾に改善した半導体装置の製造方法を提
供するものである。
（ホ）作用 本発明に依れば、ポリシリコン層を選択的に増速酸化
して短時間に厚い増速酸化膜に変換し、この厚い増速酸
化膜により回路素子となるポリシリコン層の段差を充填
している。
して短時間に厚い増速酸化膜に変換し、この厚い増速酸
化膜により回路素子となるポリシリコン層の段差を充填
している。
（ヘ）実施例 本発明の一実施例を第１図Ａ乃至第１図Ｆを参照して
詳述する。
詳述する。
先ず本発明の第１の工程は第１図Ａに示すように、半
導体基板（１）上に絶縁膜（２）を介してポリシリコン
層（３）を付着することにある。半導体基板（１）上に
は選択酸化法（LOCOS法）により厚いフィールド酸化膜
を形成し、これを絶縁膜（２）として利用する。なおポ
リシリコン層（３）でゲート電極を形成する場合は絶縁
膜（２）は薄いゲート酸化膜を用いる。ポリシリコン層
（３）は周知の減圧CVD法で付着される。
導体基板（１）上に絶縁膜（２）を介してポリシリコン
層（３）を付着することにある。半導体基板（１）上に
は選択酸化法（LOCOS法）により厚いフィールド酸化膜
を形成し、これを絶縁膜（２）として利用する。なおポ
リシリコン層（３）でゲート電極を形成する場合は絶縁
膜（２）は薄いゲート酸化膜を用いる。ポリシリコン層
（３）は周知の減圧CVD法で付着される。
次に本発明の第２の工程は第１図Ｂに示すように、ポ
リシリコン層（３）表面に所定の厚みのパッド酸化膜
（４）を付着することにある。このパッド酸化膜（４）
はポリシリコン層（３）表面を熱酸化して形成され、パ
ッド酸化膜（４）の厚みは第３図に示す特性図より決め
られ、不純物のイオン濃度のピークがポリシリコン層
（３）表面に来る様にその厚みを決定している。具体的
にはヒ素（As）をドーズ量５×1015cm-2でイオン注入す
る場合、加速電圧40KeVでは200Åの厚みに、加速電圧80
KeVでは380Åの厚みに、加速電圧130KeVでは620Åの厚
みに設定する。
リシリコン層（３）表面に所定の厚みのパッド酸化膜
（４）を付着することにある。このパッド酸化膜（４）
はポリシリコン層（３）表面を熱酸化して形成され、パ
ッド酸化膜（４）の厚みは第３図に示す特性図より決め
られ、不純物のイオン濃度のピークがポリシリコン層
（３）表面に来る様にその厚みを決定している。具体的
にはヒ素（As）をドーズ量５×1015cm-2でイオン注入す
る場合、加速電圧40KeVでは200Åの厚みに、加速電圧80
KeVでは380Åの厚みに、加速電圧130KeVでは620Åの厚
みに設定する。
次に本発明の第３の工程は第１図Ｃに示すように、パ
ッド酸化膜（４）上に所定のマスク層を付着した後、イ
オン注入をすることにある。
ッド酸化膜（４）上に所定のマスク層を付着した後、イ
オン注入をすることにある。
本工程ではパッド酸化膜（４）上にレジストパターン
（５）を形成し、酸化するポリシリコン層（３）のみを
露出している。続いてパッド酸化膜（４）上から不純物
のイオン注入を行い、レジストパターン（５）のないポ
リシリコン層（３）表面にイオン注入領域（６）を形成
する。このイオン注入では不純物の種類（As、Ｐ、
Ｂ）、ドーズ量、加速電圧を所定の値に選択し、イオン
注入に依るイオン濃度のピーク位置がポリシリコン層
（３）の表面あるいはその近傍に来る様にする。イオン
注入に依るイオン濃度は第４図に示す如く、イオン平均
飛程がパッド酸化膜（４）の厚みと略等しくなる様
に設定すると実線で示すガウス分布をする。本実施例で
はヒ素を不純物として用い、ドーズ量５×1015cm-2に設
定している。
（５）を形成し、酸化するポリシリコン層（３）のみを
露出している。続いてパッド酸化膜（４）上から不純物
のイオン注入を行い、レジストパターン（５）のないポ
リシリコン層（３）表面にイオン注入領域（６）を形成
する。このイオン注入では不純物の種類（As、Ｐ、
Ｂ）、ドーズ量、加速電圧を所定の値に選択し、イオン
注入に依るイオン濃度のピーク位置がポリシリコン層
（３）の表面あるいはその近傍に来る様にする。イオン
注入に依るイオン濃度は第４図に示す如く、イオン平均
飛程がパッド酸化膜（４）の厚みと略等しくなる様
に設定すると実線で示すガウス分布をする。本実施例で
はヒ素を不純物として用い、ドーズ量５×1015cm-2に設
定している。
次に本発明の第４の工程は第１図Ｄに示すように、イ
ンオ注入領域（６）上のパッド酸化膜（４）を除去しポ
リシリコン層（３）表面を露出することにある。
ンオ注入領域（６）上のパッド酸化膜（４）を除去しポ
リシリコン層（３）表面を露出することにある。
本工程ではレジストパターン（５）をマスクとしてイ
オン注入領域（６）上のパッド酸化膜（４）を除去して
いる。なお次工程での増速酸化膜（７）とポリシリコン
膜（３）上面を平坦化するため、ポリシリコン層（３）
を更にエッチングしても良し、あるいはポリシリコン層
（３）をエッチングした後にイオン注入領域（６）を形
成しても良い。
オン注入領域（６）上のパッド酸化膜（４）を除去して
いる。なお次工程での増速酸化膜（７）とポリシリコン
膜（３）上面を平坦化するため、ポリシリコン層（３）
を更にエッチングしても良し、あるいはポリシリコン層
（３）をエッチングした後にイオン注入領域（６）を形
成しても良い。
次に本発明の第５の工程は第１図Ｅに示すように、露
出されたポリシリコン層（３）を増速酸化することにあ
る。
出されたポリシリコン層（３）を増速酸化することにあ
る。
本工程は本発明の最も特徴とする工程であり、露出し
たポリシリコン層（３）表面を低温熱酸化して、イオン
注入領域（６）のあるポリシリコン層（３）を増速酸化
による厚い層間絶縁用の増速酸化膜（７）に変換してい
る。この熱酸化処理において、低温で処理することによ
り増速酸化を行っており、本実施例では875℃で20分間
のパイロ酸化（水素燃焼酸化法）を行っている。
たポリシリコン層（３）表面を低温熱酸化して、イオン
注入領域（６）のあるポリシリコン層（３）を増速酸化
による厚い層間絶縁用の増速酸化膜（７）に変換してい
る。この熱酸化処理において、低温で処理することによ
り増速酸化を行っており、本実施例では875℃で20分間
のパイロ酸化（水素燃焼酸化法）を行っている。
低温処理する理由を第５図を参照して説明すると、ヒ
素の活性化率を低く抑えて熱酸化しないと増速酸化の効
果が得られないためである。ヒ素を加速電圧100KeVでド
ーズ量５×1015cm-2でイオン注入した場合、活性化率を
50％以下に抑えるには950℃以下で熱処理をしなければ
ならない。従来ではイオン注入をした場合その欠陥の回
復のため1000℃以上で30分間のアニールを必ず行ってい
るのに対して、本発明では低温で処理して欠陥をそのま
ま利用して増速酸化する点に特徴がある。
素の活性化率を低く抑えて熱酸化しないと増速酸化の効
果が得られないためである。ヒ素を加速電圧100KeVでド
ーズ量５×1015cm-2でイオン注入した場合、活性化率を
50％以下に抑えるには950℃以下で熱処理をしなければ
ならない。従来ではイオン注入をした場合その欠陥の回
復のため1000℃以上で30分間のアニールを必ず行ってい
るのに対して、本発明では低温で処理して欠陥をそのま
ま利用して増速酸化する点に特徴がある。
本工程に於ける増速酸化の増速酸化膜（７）の厚みと
パッド酸化膜（４）の厚みの関係を第６図を参照して説
明する。第６図はヒ素をドーズ量５×1015cm-2で加速電
圧40KeV、80KeV、130KeVの場合の特性図であり、点線は
1000℃で30分間のアニールを行ったポリシリコンの再酸
化の特性図である。加速電圧40KeVの場合、パッド酸化
膜（４）が約140Åのとき増速酸化膜（７）の厚さは400
0Åとピークとなる。加速電圧80KeVの場合、パッド酸化
膜（４）が約350Åのとき増速酸化膜（７）の厚さは400
0Åとピークとなる。更に加速電圧130KeVの場合、パッ
ド酸化膜（４）が約600Åのとき増速酸化膜（７）の厚
さは4000Åとピークとなる。この結果より増速酸化膜
（７）がピークの厚みとなるのは第３図に示した如く、
イオン濃度のピークがポリシリコン層（３）表面に位置
する様にパッド酸化膜（４）の厚みを加速電圧40KeVで2
20Å、加速電圧80KeVで380Å、加速電圧130KeVで620Å
とした値と良く一致していることが明らかである。これ
から本発明の増速酸化は次の様に解析される。イオン注
入時の平均飛程近傍にイオン注入による欠陥のピー
クが存在し、パッド酸化膜（４）の厚みをの近傍に
設定するとポリシリコン層（３）表面に欠陥ピークが現
れる。このポリシリコン層（３）表面を低温で熱酸化す
ると欠陥がアニールされる前に酸化が進み、欠陥ピーク
による増速酸化が続くのである。
パッド酸化膜（４）の厚みの関係を第６図を参照して説
明する。第６図はヒ素をドーズ量５×1015cm-2で加速電
圧40KeV、80KeV、130KeVの場合の特性図であり、点線は
1000℃で30分間のアニールを行ったポリシリコンの再酸
化の特性図である。加速電圧40KeVの場合、パッド酸化
膜（４）が約140Åのとき増速酸化膜（７）の厚さは400
0Åとピークとなる。加速電圧80KeVの場合、パッド酸化
膜（４）が約350Åのとき増速酸化膜（７）の厚さは400
0Åとピークとなる。更に加速電圧130KeVの場合、パッ
ド酸化膜（４）が約600Åのとき増速酸化膜（７）の厚
さは4000Åとピークとなる。この結果より増速酸化膜
（７）がピークの厚みとなるのは第３図に示した如く、
イオン濃度のピークがポリシリコン層（３）表面に位置
する様にパッド酸化膜（４）の厚みを加速電圧40KeVで2
20Å、加速電圧80KeVで380Å、加速電圧130KeVで620Å
とした値と良く一致していることが明らかである。これ
から本発明の増速酸化は次の様に解析される。イオン注
入時の平均飛程近傍にイオン注入による欠陥のピー
クが存在し、パッド酸化膜（４）の厚みをの近傍に
設定するとポリシリコン層（３）表面に欠陥ピークが現
れる。このポリシリコン層（３）表面を低温で熱酸化す
ると欠陥がアニールされる前に酸化が進み、欠陥ピーク
による増速酸化が続くのである。
第６図に示す点線の特性図はヒ素を加速電圧80KeV、
ドーズ量５×1015cm-2でイオン注入した後、1000℃で30
分間アニール処理をした場合であり、酸化膜は875℃で3
0分間のパイロ酸化しても増速酸化されず約1700Åの厚
みにしかならない。またパッド酸化膜厚に対して点線の
特性はピークを形成せず、アニールにより基板表面の欠
陥が回復していることが分る。この実験より本発明の増
速酸化は基板表面の欠陥ピークに依ることが明らかであ
る。
ドーズ量５×1015cm-2でイオン注入した後、1000℃で30
分間アニール処理をした場合であり、酸化膜は875℃で3
0分間のパイロ酸化しても増速酸化されず約1700Åの厚
みにしかならない。またパッド酸化膜厚に対して点線の
特性はピークを形成せず、アニールにより基板表面の欠
陥が回復していることが分る。この実験より本発明の増
速酸化は基板表面の欠陥ピークに依ることが明らかであ
る。
なお本工程では875℃で20分間のパイロ酸化を行い、
イオン注入領域（６）を設けたポリシリコン層（３）全
体を増速酸化膜（７）に変換し、増速酸化膜（７）間に
ポリシリコン層（３）の導電パターンを形成する。従っ
て増速酸化膜（７）上面とポリシリコン層（３）上面は
略平坦になり、従来のようなポリシリコン層のエッチン
グによる段差は無くなる。更に本工程では残存するポリ
シリコン層（３）に抵抗値を下げるためにイオン注入に
よりリンを高濃度にドープする。
イオン注入領域（６）を設けたポリシリコン層（３）全
体を増速酸化膜（７）に変換し、増速酸化膜（７）間に
ポリシリコン層（３）の導電パターンを形成する。従っ
て増速酸化膜（７）上面とポリシリコン層（３）上面は
略平坦になり、従来のようなポリシリコン層のエッチン
グによる段差は無くなる。更に本工程では残存するポリ
シリコン層（３）に抵抗値を下げるためにイオン注入に
よりリンを高濃度にドープする。
更に本発明の第６の工程は第１図Ｆに示すように、増
速酸化膜（７）およびポリシリコン層（３）上に所定の
導電路（８）を形成することにある。
速酸化膜（７）およびポリシリコン層（３）上に所定の
導電路（８）を形成することにある。
本工程では平坦化された増速酸化膜（７）およびポリ
シリコン層（３）上にアルミニウムのスパッタ等で導電
路（８）を形成するので、微細加工が容易となり、段差
切れのおそれも無くなる。
シリコン層（３）上にアルミニウムのスパッタ等で導電
路（８）を形成するので、微細加工が容易となり、段差
切れのおそれも無くなる。
（ト）発明の効果 本発明に依れば、ポリシリコン層（３）を選択的に増
速酸化することにより、ポリシリコン層（３）の不要部
分を短時間に増速酸化膜（７）に変換できるので、増速
酸化膜（７）とポリシリコン層（３）上面とを平坦化で
き極めて微細加工に適した多層配線を形成できる利点を
有する。
速酸化することにより、ポリシリコン層（３）の不要部
分を短時間に増速酸化膜（７）に変換できるので、増速
酸化膜（７）とポリシリコン層（３）上面とを平坦化で
き極めて微細加工に適した多層配線を形成できる利点を
有する。
第１図Ａ乃至第１図Ｆは本発明の半導体装置の製造方法
を説明する断面図、第２図Ａ乃至第２図Ｃは従来の半導
体装置の製造方法を説明する断面図、第３図は本発明に
おけるパッド酸化膜厚とイオン濃度の関係を説明する特
性図、第４図は本発明におけるイオン濃度のピークを説
明する断面図、第５図は本発明におけるアニール温度と
ヒ素の活性化率の関係を説明する特性図、第６図は本発
明におけるパッド酸化膜厚と増速酸化膜の関係を説明す
る特性図である。 （１）は半導体基板、（２）は絶縁膜、（３）はポリシ
リコン膜、（４）はパッド酸化膜、（５）はレジストパ
ターン、（６）はイオン注入領域、（７）は増速酸化
膜、（８）は導電路である。
を説明する断面図、第２図Ａ乃至第２図Ｃは従来の半導
体装置の製造方法を説明する断面図、第３図は本発明に
おけるパッド酸化膜厚とイオン濃度の関係を説明する特
性図、第４図は本発明におけるイオン濃度のピークを説
明する断面図、第５図は本発明におけるアニール温度と
ヒ素の活性化率の関係を説明する特性図、第６図は本発
明におけるパッド酸化膜厚と増速酸化膜の関係を説明す
る特性図である。 （１）は半導体基板、（２）は絶縁膜、（３）はポリシ
リコン膜、（４）はパッド酸化膜、（５）はレジストパ
ターン、（６）はイオン注入領域、（７）は増速酸化
膜、（８）は導電路である。
フロントページの続き (56)参考文献 特開 昭53−76688（ＪＰ，Ａ) 特開 昭58−151057（ＪＰ，Ａ) 特開 昭60−254751（ＪＰ，Ａ) 特開 昭55−107244（ＪＰ，Ａ) 特開 昭54−140483（ＪＰ，Ａ) 特開 昭61−248532（ＪＰ，Ａ) 特開 昭61−248443（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介してポリシリコ
ン層を付着する工程、 前記ポリシリコン層表面に所定の厚みのパッド酸化膜を
付着する工程、 前記パッド酸化膜上に所定のマスク層を付着した後前記
ポリシリコン層表面に不純物濃度のピークが存在するよ
うにイオン注入をする工程、 前記酸化膜を除去した後イオン注入されたポリシリコン
層部分を増速酸化して増速酸化膜上面とポリシリコン層
上面を平坦化する工程とを具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142386A JP2567589B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142386A JP2567589B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299050A JPS62299050A (ja) | 1987-12-26 |
| JP2567589B2 true JP2567589B2 (ja) | 1996-12-25 |
Family
ID=15314155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142386A Expired - Lifetime JP2567589B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567589B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558931B2 (ja) * | 1990-07-13 | 1996-11-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376688A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Production of semiconductor device |
| JPS55107244A (en) * | 1979-02-09 | 1980-08-16 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58151057A (ja) * | 1982-03-02 | 1983-09-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60254751A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-06-18 JP JP61142386A patent/JP2567589B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62299050A (ja) | 1987-12-26 |
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