JPH08241990A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08241990A JPH08241990A JP4677695A JP4677695A JPH08241990A JP H08241990 A JPH08241990 A JP H08241990A JP 4677695 A JP4677695 A JP 4677695A JP 4677695 A JP4677695 A JP 4677695A JP H08241990 A JPH08241990 A JP H08241990A
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Abstract
(57)【要約】
【目的】 シリサイド層の形成により低抵抗化した電極
を有する半導体装置において、ゲート電極とソース・ド
レイン間のショートを確実に防止する。 【構成】 シリコン基板５上にゲート絶縁膜４、多結晶
シリコン膜３、チタン膜２、チタン窒化物１を積層形成
し、パターニングしてゲート電極を形成（図１（ａ）、
（ｂ））し，ゲート電極に側壁絶縁膜７’を形成すると
ともにシリコン基板５にソース・ドレイン領域８を形成
（図１（ｃ）、（ｄ））し、シリコン基板５の全面にチ
タン膜９を形成して第１のアニール処理を行い、多結晶
シリコン膜３とチタン膜２、及びシリコン基板５とチタ
ン膜９をそれぞれ反応させてチタンシリサイド層を形成
（図１（ｅ）し、高融点金属シリサイド層とならなかっ
た高融点金属膜を除去した後、第２のアニール処理を行
って、低抵抗化したチタンシリサイド層１０を形成す
る。
を有する半導体装置において、ゲート電極とソース・ド
レイン間のショートを確実に防止する。 【構成】 シリコン基板５上にゲート絶縁膜４、多結晶
シリコン膜３、チタン膜２、チタン窒化物１を積層形成
し、パターニングしてゲート電極を形成（図１（ａ）、
（ｂ））し，ゲート電極に側壁絶縁膜７’を形成すると
ともにシリコン基板５にソース・ドレイン領域８を形成
（図１（ｃ）、（ｄ））し、シリコン基板５の全面にチ
タン膜９を形成して第１のアニール処理を行い、多結晶
シリコン膜３とチタン膜２、及びシリコン基板５とチタ
ン膜９をそれぞれ反応させてチタンシリサイド層を形成
（図１（ｅ）し、高融点金属シリサイド層とならなかっ
た高融点金属膜を除去した後、第２のアニール処理を行
って、低抵抗化したチタンシリサイド層１０を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、シリサイド層の形成に
より低抵抗化した電極を有する半導体装置の製造方法に
関する。
より低抵抗化した電極を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来、この種の半導体装置において、電
極の低抵抗化を図るため、ゲート電極、ソース・ドレイ
ン拡散層にシリサイド層を形成するようにしたものがあ
る。ここで、そのシリサイド層の形成によりゲート電極
とソース・ドレイン電極間がショートするのを防止する
ため、特開平３ー２８８４４３号公報に示すものにおい
ては、多結晶シリコン層と絶縁層の２層構造によりゲー
ト電極を形成し、サイドウォール形成後に、多結晶シリ
コン層上の絶縁層を除去し、この後、シリサイド層の形
成を行うようにしている。すなわち、多結晶シリコン層
上の絶縁層を除去することにより、サイドウォールが多
結晶シリコン層からせり出す構造になり、横方向にシリ
サイド層が成長するのを抑制して、ゲート電極とソース
・ドレイン電極間のショートを防止するようにしてい
る。
極の低抵抗化を図るため、ゲート電極、ソース・ドレイ
ン拡散層にシリサイド層を形成するようにしたものがあ
る。ここで、そのシリサイド層の形成によりゲート電極
とソース・ドレイン電極間がショートするのを防止する
ため、特開平３ー２８８４４３号公報に示すものにおい
ては、多結晶シリコン層と絶縁層の２層構造によりゲー
ト電極を形成し、サイドウォール形成後に、多結晶シリ
コン層上の絶縁層を除去し、この後、シリサイド層の形
成を行うようにしている。すなわち、多結晶シリコン層
上の絶縁層を除去することにより、サイドウォールが多
結晶シリコン層からせり出す構造になり、横方向にシリ
サイド層が成長するのを抑制して、ゲート電極とソース
・ドレイン電極間のショートを防止するようにしてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、この方
法では、ゲート電極とソース・ドレイン部が同一の金属
膜でシリサイド化されるため、素子の微細化が進みゲー
ト電極とソース・ドレイン間の絶縁距離が短くなるとソ
ース・ドレインからのシリサイド成長でショートする可
能性がある。
法では、ゲート電極とソース・ドレイン部が同一の金属
膜でシリサイド化されるため、素子の微細化が進みゲー
ト電極とソース・ドレイン間の絶縁距離が短くなるとソ
ース・ドレインからのシリサイド成長でショートする可
能性がある。
【０００４】本発明は上記問題に鑑みたもので、ゲート
電極とソース・ドレイン間の絶縁距離が短くなってもそ
の間のショートを確実に防止することを目的とする。
電極とソース・ドレイン間の絶縁距離が短くなってもそ
の間のショートを確実に防止することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、シリコン基板
（５）上にゲート絶縁膜（４）、多結晶シリコン膜
（３）、第１の高融点金属膜（２）、保護膜（１、
１’）を積層形成し、パターニングしてゲート電極を形
成する工程と、前記ゲート電極に側壁絶縁膜（７’）を
形成する工程と、前記シリコン基板にソース・ドレイン
領域（８）を形成する工程と、前記シリコン基板の全面
に第２の高融点金属膜（９）を形成する工程と、第１の
アニール処理を行って、前記多結晶シリコン膜と前記第
１の高融点金属膜、及び前記シリコン基板と前記第２の
高融点金属膜をそれぞれ反応させて高融点金属シリサイ
ド層を形成する工程と、前記第１のアニール処理にて高
融点金属シリサイド層とならなかった高融点金属膜を除
去する工程と、第２のアニール処理を行って、前記高融
点金属シリサイド層（１０）を低抵抗化する工程とを有
する半導体装置の製造方法を特徴としている。
め、請求項１に記載の発明においては、シリコン基板
（５）上にゲート絶縁膜（４）、多結晶シリコン膜
（３）、第１の高融点金属膜（２）、保護膜（１、
１’）を積層形成し、パターニングしてゲート電極を形
成する工程と、前記ゲート電極に側壁絶縁膜（７’）を
形成する工程と、前記シリコン基板にソース・ドレイン
領域（８）を形成する工程と、前記シリコン基板の全面
に第２の高融点金属膜（９）を形成する工程と、第１の
アニール処理を行って、前記多結晶シリコン膜と前記第
１の高融点金属膜、及び前記シリコン基板と前記第２の
高融点金属膜をそれぞれ反応させて高融点金属シリサイ
ド層を形成する工程と、前記第１のアニール処理にて高
融点金属シリサイド層とならなかった高融点金属膜を除
去する工程と、第２のアニール処理を行って、前記高融
点金属シリサイド層（１０）を低抵抗化する工程とを有
する半導体装置の製造方法を特徴としている。
【０００６】請求項２に記載の発明では、請求項１に記
載の半導体装置の製造方法において、前記第１、第２の
高融点金属膜はチタン膜であり、前記保護膜はチタン窒
化膜であって、前記除去工程時に、前記チタン窒化膜も
同時に除去されることを特徴としている。なお、上記各
手段のカッコ内の符号は、後述する実施例記載の具体的
手段との対応関係を示すものである。
載の半導体装置の製造方法において、前記第１、第２の
高融点金属膜はチタン膜であり、前記保護膜はチタン窒
化膜であって、前記除去工程時に、前記チタン窒化膜も
同時に除去されることを特徴としている。なお、上記各
手段のカッコ内の符号は、後述する実施例記載の具体的
手段との対応関係を示すものである。
【０００７】
【発明の作用効果】請求項１に記載の発明によれば、ゲ
ート電極を構成する多結晶シリコン膜上に保護膜を形成
し、その後全面に第２の高融点金属膜を形成するように
しているから、多結晶シリコン膜と第１の高融点金属
膜、及びシリコン基板と第２の高融点金属膜とで形成さ
れるそれぞれの高融点金属シリサイド層の間には保護膜
が介在することになる。
ート電極を構成する多結晶シリコン膜上に保護膜を形成
し、その後全面に第２の高融点金属膜を形成するように
しているから、多結晶シリコン膜と第１の高融点金属
膜、及びシリコン基板と第２の高融点金属膜とで形成さ
れるそれぞれの高融点金属シリサイド層の間には保護膜
が介在することになる。
【０００８】従って、ゲート電極とソース・ドレイン間
の絶縁距離が短くなった場合でも、上記保護膜を介在さ
せることにより、シリサイド成長によるショートを防止
することができる。また、請求項２に記載の発明によれ
ば、第１、第２の高融点金属膜をチタン膜とするととも
に保護膜をチタン窒化膜とし、未反応の高融点金属除去
時に、チタン窒化膜も同時に除去されるようにしてい
る。
の絶縁距離が短くなった場合でも、上記保護膜を介在さ
せることにより、シリサイド成長によるショートを防止
することができる。また、請求項２に記載の発明によれ
ば、第１、第２の高融点金属膜をチタン膜とするととも
に保護膜をチタン窒化膜とし、未反応の高融点金属除去
時に、チタン窒化膜も同時に除去されるようにしてい
る。
【０００９】従って、保護膜としてのチタン窒化膜の除
去により、側壁絶縁膜が多結晶シリコン層からせり出す
構造になり、ゲート電極とソース・ドレイン間のショー
トを一層確実に防止することができる。
去により、側壁絶縁膜が多結晶シリコン層からせり出す
構造になり、ゲート電極とソース・ドレイン間のショー
トを一層確実に防止することができる。
【００１０】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１は本発明の第１実施例を示す工程図
である。まず、図１（ａ）に示すように、シリコン基板
５の上に熱酸化法によりゲート酸化膜４を形成し、その
上に減圧ＣＶＤ法により多結晶シリコン膜３を形成す
る。さらに、その上にスパッタ法によりチタン膜（高融
点金属膜）２、チタン窒化膜（非シリサイド金属膜）１
を堆積させる。
する。 （第１実施例）図１は本発明の第１実施例を示す工程図
である。まず、図１（ａ）に示すように、シリコン基板
５の上に熱酸化法によりゲート酸化膜４を形成し、その
上に減圧ＣＶＤ法により多結晶シリコン膜３を形成す
る。さらに、その上にスパッタ法によりチタン膜（高融
点金属膜）２、チタン窒化膜（非シリサイド金属膜）１
を堆積させる。
【００１１】そして、図１（ｂ）に示すように、それら
の４層を通常の方法でパターニングし、ゲート電極を形
成する。このゲート電極形成後、電界緩和層６を形成す
るためリンイオンを注入する。次いで、基板５の全面に
図１（ｃ）に示すようにＣＶＤ酸化膜７を堆積させた
後、このＣＶＤ酸化膜７を図１（ｄ）に示すようにＲＩ
Ｅで異方性エッチングすることにより、残存ＣＶＤ酸化
膜７からなるサイドウォール７’をゲート電極側壁に形
成する。この時、エッチングはゲート電極最上部のチタ
ン窒化膜１の表面まで進行する。さらに、ゲート電極両
側にひ素イオンあるいはボロンイオンを注入してｎ+ あ
るいはｐ+ のソース・ドレイン領域８を形成する。
の４層を通常の方法でパターニングし、ゲート電極を形
成する。このゲート電極形成後、電界緩和層６を形成す
るためリンイオンを注入する。次いで、基板５の全面に
図１（ｃ）に示すようにＣＶＤ酸化膜７を堆積させた
後、このＣＶＤ酸化膜７を図１（ｄ）に示すようにＲＩ
Ｅで異方性エッチングすることにより、残存ＣＶＤ酸化
膜７からなるサイドウォール７’をゲート電極側壁に形
成する。この時、エッチングはゲート電極最上部のチタ
ン窒化膜１の表面まで進行する。さらに、ゲート電極両
側にひ素イオンあるいはボロンイオンを注入してｎ+ あ
るいはｐ+ のソース・ドレイン領域８を形成する。
【００１２】その後、全面に図１（ｅ）に示すように、
チタン膜９をスパッタ法により堆積させた後、６００℃
前後の温度で、例えばＡｒガス中でアニールする。この
第１のアニールにより、チタン膜２及びチタン膜９は、
多結晶シリコン膜３及びソース・ドレイン領域のシリコ
ン基板５とそれぞれ反応し、チタンシリサイド層が形成
される。なお、多結晶シリコン膜３とチタン膜２が反応
して高融点金属ポリサイドが形成され、単結晶のシリコ
ン基板５とチタン膜９が反応して高融点金属シリサイド
が形成される。
チタン膜９をスパッタ法により堆積させた後、６００℃
前後の温度で、例えばＡｒガス中でアニールする。この
第１のアニールにより、チタン膜２及びチタン膜９は、
多結晶シリコン膜３及びソース・ドレイン領域のシリコ
ン基板５とそれぞれ反応し、チタンシリサイド層が形成
される。なお、多結晶シリコン膜３とチタン膜２が反応
して高融点金属ポリサイドが形成され、単結晶のシリコ
ン基板５とチタン膜９が反応して高融点金属シリサイド
が形成される。
【００１３】一方、サイドウォール７’表面とゲート電
極のチタン窒化膜１表面のチタン膜９は未反応のまま残
る。その後、サイドウォール７’表面とチタン窒化膜１
表面の未反応チタン膜９とチタン窒化膜１を、例えばＮ
Ｈ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（１：１：４）溶液で図１
（ｆ）に示すように除去した後、第１のアニール温度よ
り高い８００℃以上の温度でＡｒガス中でアニールす
る。この第２のアニールにより、低抵抗で安定なチタン
シリサイド層１０が形成される。
極のチタン窒化膜１表面のチタン膜９は未反応のまま残
る。その後、サイドウォール７’表面とチタン窒化膜１
表面の未反応チタン膜９とチタン窒化膜１を、例えばＮ
Ｈ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（１：１：４）溶液で図１
（ｆ）に示すように除去した後、第１のアニール温度よ
り高い８００℃以上の温度でＡｒガス中でアニールす
る。この第２のアニールにより、低抵抗で安定なチタン
シリサイド層１０が形成される。
【００１４】そして、全面に絶縁膜を堆積させた後、コ
ンタクトホールを形成して、ゲート電極、ソース・ドレ
インに対する引出し電極配線を形成する。以上のよう
に、サイドウォール７’表面とチタン窒化膜１表面の未
反応チタン膜９とチタン窒化膜１がＮＨ4 ＯＨ＋Ｈ2 Ｏ
2 ＋Ｈ2 Ｏ溶液で同時にエッチングされるため、ゲート
電極とソース・ドレイン間のチタンシリサイド層１０の
ショートを防止することができる。 （第２実施例）図２に本発明の第２実施例を示す。
ンタクトホールを形成して、ゲート電極、ソース・ドレ
インに対する引出し電極配線を形成する。以上のよう
に、サイドウォール７’表面とチタン窒化膜１表面の未
反応チタン膜９とチタン窒化膜１がＮＨ4 ＯＨ＋Ｈ2 Ｏ
2 ＋Ｈ2 Ｏ溶液で同時にエッチングされるため、ゲート
電極とソース・ドレイン間のチタンシリサイド層１０の
ショートを防止することができる。 （第２実施例）図２に本発明の第２実施例を示す。
【００１５】上記第１実施例では、チタン窒化膜を保護
膜としたが、この第２実施例では、シリコン酸化膜を保
護膜としている。まず、図２（ａ）に示すように、シリ
コン基板５の上に熱酸化法によりゲート酸化膜４を形成
し、その上に減圧ＣＶＤ法により多結晶シリコン膜３を
形成する。さらに、その上にスパッタ法によりチタン膜
２を、プラズマＣＶＤ法によりシリコン酸化膜１’を堆
積させる。
膜としたが、この第２実施例では、シリコン酸化膜を保
護膜としている。まず、図２（ａ）に示すように、シリ
コン基板５の上に熱酸化法によりゲート酸化膜４を形成
し、その上に減圧ＣＶＤ法により多結晶シリコン膜３を
形成する。さらに、その上にスパッタ法によりチタン膜
２を、プラズマＣＶＤ法によりシリコン酸化膜１’を堆
積させる。
【００１６】この後、図２（ｂ）〜（ｅ）の工程におい
て、図１（ｂ）〜（ｅ）と同様の処理を行い、チタン膜
９をスパッタ法により堆積させた後、第１のアニール処
理を行ってチタンシリサイド層を形成する。一方、サイ
ドウォール７’表面とゲート電極のシリコン酸化膜１’
表面のチタン膜９は未反応のまま残っている。
て、図１（ｂ）〜（ｅ）と同様の処理を行い、チタン膜
９をスパッタ法により堆積させた後、第１のアニール処
理を行ってチタンシリサイド層を形成する。一方、サイ
ドウォール７’表面とゲート電極のシリコン酸化膜１’
表面のチタン膜９は未反応のまま残っている。
【００１７】その後、その未反応チタン膜９を、例えば
ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（１：１：４）溶液で図
２（ｆ）に示すように除去した後、第１実施例と同様に
第２のアニール処理を行ってチタンシリサイド層１０を
形成する。以上のように、シリコン酸化膜１’はゲート
電極のチタンシリサイド層とソース・ドレイン領域８の
チタンシリサイド層を分離するため、ゲート電極とソー
ス・ドレイン間のショートを防止することができる。
ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（１：１：４）溶液で図
２（ｆ）に示すように除去した後、第１実施例と同様に
第２のアニール処理を行ってチタンシリサイド層１０を
形成する。以上のように、シリコン酸化膜１’はゲート
電極のチタンシリサイド層とソース・ドレイン領域８の
チタンシリサイド層を分離するため、ゲート電極とソー
ス・ドレイン間のショートを防止することができる。
【００１８】なお、上記第２実施例では、シリコン酸化
膜１’をゲート電極とソース・ドレイン間のチタンシリ
サイド層の分離膜として使用したが、シリコン酸化膜の
代わりにシリコン窒化膜を用いるようにしてもよい。ま
た、シリサイド層形成の金属膜としてチタン膜を用いる
ものを示したが、その他の金属膜として、Ｚｒ膜、Ｈｆ
膜、Ｃｏ膜などを用いることができる。
膜１’をゲート電極とソース・ドレイン間のチタンシリ
サイド層の分離膜として使用したが、シリコン酸化膜の
代わりにシリコン窒化膜を用いるようにしてもよい。ま
た、シリサイド層形成の金属膜としてチタン膜を用いる
ものを示したが、その他の金属膜として、Ｚｒ膜、Ｈｆ
膜、Ｃｏ膜などを用いることができる。
【図１】本発明の第１実施例を示す工程図である。
【図２】本発明の第２実施例を示す工程図である。
１…チタン窒化膜、２…チタン膜、３…多結晶シリコン
膜、４…ゲート酸化膜、５…シリコン基板、６…電界緩
和層、７…ＣＶＤ酸化膜、７’…サイドウォール、８…
ソース・ドレイン領域、９…チタン膜、１０…チタンシ
リサイド層。
膜、４…ゲート酸化膜、５…シリコン基板、６…電界緩
和層、７…ＣＶＤ酸化膜、７’…サイドウォール、８…
ソース・ドレイン領域、９…チタン膜、１０…チタンシ
リサイド層。
Claims (2)
- 【請求項１】 シリコン基板上にゲート絶縁膜、多結晶
シリコン膜、第１の高融点金属膜、保護膜を積層形成
し、パターニングしてゲート電極を形成する工程と、 前記ゲート電極に側壁絶縁膜を形成する工程と、 前記シリコン基板にソース・ドレイン領域を形成する工
程と、 前記シリコン基板の全面に第２の高融点金属膜を形成す
る工程と、 第１のアニール処理を行って、前記多結晶シリコン膜と
前記第１の高融点金属膜、及び前記シリコン基板と前記
第２の高融点金属膜をそれぞれ反応させて高融点金属シ
リサイド層を形成する工程と、 前記第１のアニール処理にて高融点金属シリサイド層と
ならなかった高融点金属膜を除去する工程と、 第２のアニール処理を行って、前記高融点金属シリサイ
ド層を低抵抗化する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第１、第２の高融点金属膜はチタン
膜であり、前記保護膜はチタン窒化膜であって、前記除
去工程時に、前記チタン窒化膜も同時に除去されること
を特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4677695A JPH08241990A (ja) | 1995-03-07 | 1995-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4677695A JPH08241990A (ja) | 1995-03-07 | 1995-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241990A true JPH08241990A (ja) | 1996-09-17 |
Family
ID=12756739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4677695A Pending JPH08241990A (ja) | 1995-03-07 | 1995-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| KR100505626B1 (ko) * | 1999-02-11 | 2005-08-04 | 삼성전자주식회사 | 반도체소자의 금속 실리사이드막 형성방법 |
-
1995
- 1995-03-07 JP JP4677695A patent/JPH08241990A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505626B1 (ko) * | 1999-02-11 | 2005-08-04 | 삼성전자주식회사 | 반도체소자의 금속 실리사이드막 형성방법 |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
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