JPS6326550B2 - - Google Patents
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- JPS6326550B2 JPS6326550B2 JP54159499A JP15949979A JPS6326550B2 JP S6326550 B2 JPS6326550 B2 JP S6326550B2 JP 54159499 A JP54159499 A JP 54159499A JP 15949979 A JP15949979 A JP 15949979A JP S6326550 B2 JPS6326550 B2 JP S6326550B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
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Description
【発明の詳細な説明】
この発明はバイポーラメモリ等の半導体装置の
製造方法に関する。
製造方法に関する。
バイポーラメモリは高速性にすぐれているが、
集積度、消費電力の点でMOSメモリに劣るため
大容量化が妨げられている。その原因の一つとし
て、メモリセルのコレクタ負荷抵抗領域がトラン
ジスタ領域に比べて大きな面積を占有することが
挙げられる。一方、高集積化が進むにつれてメモ
リセルの保持電流として消費される電力が全体の
70％近くにもなる。そしてこの保持電流による発
熱がメモリセルの誤動作の原因となるため、メモ
リセルのコレクタ負荷抵抗をできるだけ大きくし
て保持電流を小さくすることが要求される。
集積度、消費電力の点でMOSメモリに劣るため
大容量化が妨げられている。その原因の一つとし
て、メモリセルのコレクタ負荷抵抗領域がトラン
ジスタ領域に比べて大きな面積を占有することが
挙げられる。一方、高集積化が進むにつれてメモ
リセルの保持電流として消費される電力が全体の
70％近くにもなる。そしてこの保持電流による発
熱がメモリセルの誤動作の原因となるため、メモ
リセルのコレクタ負荷抵抗をできるだけ大きくし
て保持電流を小さくすることが要求される。
バイポーラメモリの集積度向上と保持電流の低
減を図る方法として、メモリセルのトランジスタ
のベース層直下のコレクタ層をコレクタ負荷抵抗
として用いることが考えられている。第１図はそ
のメモリセルの一方のインバータ部分の構造を示
し、第２図はこのインバータを組合せたメモリセ
ルの等価回路を示している。即ち、メモリセルの
バイポーラトランジスタQ1，Q2は、p-型Si基板
１上にn+型埋込み層２1，２2を介して形成された
ｎ型エピタキシヤル層３を用い、素子分離用のシ
リコン酸化膜４で囲まれた領域に共通のｐ型内部
ベース層５、P+型外部ベース層６、n+型エミツ
タ層７1，７2を形成して得られる。n+型層８はエ
ミツタ層７1，７2と同時に拡散形成された、ワー
ド線WSに接続される端子Ｃの取出し層であり、
n+型層９はn+型埋込み層２1に達する深さに形成
されたトランジスタQ2のコレクタ端子Ｏの取出
し層である。メモリセルのコレクタ負荷抵抗は
n+型層８下のｎ型エピタキシヤル層３で決まる
抵抗RLと外部ベース層６下のｎ型エピタキシヤ
ル層３、即ちコレクタ層のピンチ抵抗RHからな
る。
減を図る方法として、メモリセルのトランジスタ
のベース層直下のコレクタ層をコレクタ負荷抵抗
として用いることが考えられている。第１図はそ
のメモリセルの一方のインバータ部分の構造を示
し、第２図はこのインバータを組合せたメモリセ
ルの等価回路を示している。即ち、メモリセルの
バイポーラトランジスタQ1，Q2は、p-型Si基板
１上にn+型埋込み層２1，２2を介して形成された
ｎ型エピタキシヤル層３を用い、素子分離用のシ
リコン酸化膜４で囲まれた領域に共通のｐ型内部
ベース層５、P+型外部ベース層６、n+型エミツ
タ層７1，７2を形成して得られる。n+型層８はエ
ミツタ層７1，７2と同時に拡散形成された、ワー
ド線WSに接続される端子Ｃの取出し層であり、
n+型層９はn+型埋込み層２1に達する深さに形成
されたトランジスタQ2のコレクタ端子Ｏの取出
し層である。メモリセルのコレクタ負荷抵抗は
n+型層８下のｎ型エピタキシヤル層３で決まる
抵抗RLと外部ベース層６下のｎ型エピタキシヤ
ル層３、即ちコレクタ層のピンチ抵抗RHからな
る。
このような構造とすることにより、バイポーラ
メモリの高集積化が可能となる。
メモリの高集積化が可能となる。
一方、このメモリセルでは、保持電流iHは抵抗
RL，RHを流れて（RL＋RH）iHなる電圧降下をも
たらし、読出し電流iSは抵抗RLのみを流れてRLiS
なる電圧降下をもたらす。ここで例えば保持電圧
（RL＋RH）iH＝200ｍＶ、読出し電流による電圧降
下RSiS＝400ｍＶ、読出し電流ISを得るためのベー
ス電流iS／β（βはトランジスタの電流増幅率）
による電圧降下（RL＋RH）iS／β≦50ｍＶなる条
件に設定するためには、 RH≦（β／８−１）RL ……(1) iH＝0.2／RL＋RH ……(2) なる関係が得られる。
RL，RHを流れて（RL＋RH）iHなる電圧降下をも
たらし、読出し電流iSは抵抗RLのみを流れてRLiS
なる電圧降下をもたらす。ここで例えば保持電圧
（RL＋RH）iH＝200ｍＶ、読出し電流による電圧降
下RSiS＝400ｍＶ、読出し電流ISを得るためのベー
ス電流iS／β（βはトランジスタの電流増幅率）
による電圧降下（RL＋RH）iS／β≦50ｍＶなる条
件に設定するためには、 RH≦（β／８−１）RL ……(1) iH＝0.2／RL＋RH ……(2) なる関係が得られる。
上式において、抵抗RLは第１図の構造から明
らかなとおりｎ型エピタキシヤル層３の厚みと比
抵抗でほぼ一義的に決まるが、βはプロセス変動
により大きく変動するおそれがある。従つてメモ
リセルの保持電流iHを小さくして低消費電力化を
図るには、プロセス変動に応じて(1)式を満たす範
囲で抵抗RHをできるだけ大きくすることが望ま
れる。
らかなとおりｎ型エピタキシヤル層３の厚みと比
抵抗でほぼ一義的に決まるが、βはプロセス変動
により大きく変動するおそれがある。従つてメモ
リセルの保持電流iHを小さくして低消費電力化を
図るには、プロセス変動に応じて(1)式を満たす範
囲で抵抗RHをできるだけ大きくすることが望ま
れる。
この発明は上記の点に鑑み、外部ベース層下の
コレクタ層の厚みをイオン注入によつて制御する
ことにより、プロセス変動にもかかわらず低消費
電力で最適動作する高密度バイポーラメモリを得
ることを可能とした半導体装置の製造方法を提供
するものである。
コレクタ層の厚みをイオン注入によつて制御する
ことにより、プロセス変動にもかかわらず低消費
電力で最適動作する高密度バイポーラメモリを得
ることを可能とした半導体装置の製造方法を提供
するものである。
この発明においては、通常のデバイス製造プロ
セスを用いて、例えば外部ベース層を浅めに形成
してバイポーラトランジスタを形成する。このト
ランジスタの電流増幅率βを測定すると、(1)式に
基づいてこのβに対して抵抗RHの最適値が決定
される。そこで既に形成した外部ベース層に重な
るように、外部ベース層と同じ導電型を与える不
純物を、抵抗RHの最適値を得るために必要な厚
さのコレクタ層が残るような加速エネルギーで、
ドーズ量1014／cm2以下でイオン注入し、続いて
900℃以下の温度で熱処理を行う。熱処理温度を
900℃以下に限定する理由は、この熱処理によつ
て既に形成されている不純物添加層の不純物の移
動を生じさせず、電流増幅率β等の特性変動をも
たらさないためである。また、900℃以下の熱処
理でイオン注入層を電気的に活性するために、ド
ーズ量の上限1014／cm2が決まる。
セスを用いて、例えば外部ベース層を浅めに形成
してバイポーラトランジスタを形成する。このト
ランジスタの電流増幅率βを測定すると、(1)式に
基づいてこのβに対して抵抗RHの最適値が決定
される。そこで既に形成した外部ベース層に重な
るように、外部ベース層と同じ導電型を与える不
純物を、抵抗RHの最適値を得るために必要な厚
さのコレクタ層が残るような加速エネルギーで、
ドーズ量1014／cm2以下でイオン注入し、続いて
900℃以下の温度で熱処理を行う。熱処理温度を
900℃以下に限定する理由は、この熱処理によつ
て既に形成されている不純物添加層の不純物の移
動を生じさせず、電流増幅率β等の特性変動をも
たらさないためである。また、900℃以下の熱処
理でイオン注入層を電気的に活性するために、ド
ーズ量の上限1014／cm2が決まる。
以下この発明を、第２図の等価回路で表わされ
るメモリセルの製造に適用した実施例について説
明する。第３図ａ〜ｇはその要部の製造工程断面
図である。まず、比抵抗18〜25Ω−cmのp-型Si基
板１１に部分的にヒ素を拡散して1020／cm3以上の
表面濃度をもつn+型埋込み層１２1，１２2を設
け、その上に比抵抗0.2Ω−cm、厚さ1.5μｍのｎ
型エピタキシヤル層１３を形成した後、その表面
に500Åの熱酸化膜１４、続いてCVD法による
0.1μｍのシリコン窒化膜１５を堆積するａ。この
後、窒化膜１５、熱酸化膜１４をパターニング
し、異方性エツチヤントによつてｎ型エピタキシ
ヤル層１３を0.8μｍエツチングした後、高圧酸化
（９気圧、1000℃、70分、ウエツトO2雰囲気）に
よつて1.6μｍの熱酸化膜１６（１６1〜１６3）を
形成するｂ。その後、残されている窒化膜１５と
酸化膜１４をパターニングして、酸化膜１６1と
１６2で囲まれた領域に、POCl3を拡散源として
リン拡散を行つてシート抵抗ρS＝５Ω／□、拡散
深さxj＝1.6μｍのn+型端子取出し層１７を形成し
た後、窒化膜１５と酸化膜１４を全面はくりし、
新たに基板露出面に0.2μｍの熱酸化膜１８を形成
するｃ。そしてレジスト膜をマスクとして内部ベ
ース形成領域にボロンを90KeV、８×1013／cm2な
る条件でイオン注入し、続いて同様の方法で外部
ベース形成領域にボロンを80KeV、１×1015／cm2
なる条件でイオン注入し、窒素雰囲気中で1000
℃、20分の熱処理を行つて、ρS＝800Ω／□、xj
＝0.4μｍのｐ型内部ベース層１９、ρS＝100Ω／
□、xj＝0.4μｍのP+型外部ベース層２０を形成す
るｄ。その後、熱酸化膜１８をパターニングして
エミツタ形成領域および端子取出し領域に開孔を
設け、全面にヒ素ドープ多結晶シリコン膜２１
（２１1〜２１4）をCVD法により0.1μｍ堆積し、
開孔部をおおう部分にのみ残してこれをパターニ
ングし、窒素雰囲気中で1000℃、20分の熱処理を
行つて、ρS＝30Ω／□、xj＝0.2μｍのn+型エミツ
タ層２２1，２２2およびn+型端子取出し層２２3，
２２4を形成し、続いて熱酸化膜１８をパターニ
ングしてベースコンタクト領域に開孔を設ける
ｅ。
るメモリセルの製造に適用した実施例について説
明する。第３図ａ〜ｇはその要部の製造工程断面
図である。まず、比抵抗18〜25Ω−cmのp-型Si基
板１１に部分的にヒ素を拡散して1020／cm3以上の
表面濃度をもつn+型埋込み層１２1，１２2を設
け、その上に比抵抗0.2Ω−cm、厚さ1.5μｍのｎ
型エピタキシヤル層１３を形成した後、その表面
に500Åの熱酸化膜１４、続いてCVD法による
0.1μｍのシリコン窒化膜１５を堆積するａ。この
後、窒化膜１５、熱酸化膜１４をパターニング
し、異方性エツチヤントによつてｎ型エピタキシ
ヤル層１３を0.8μｍエツチングした後、高圧酸化
（９気圧、1000℃、70分、ウエツトO2雰囲気）に
よつて1.6μｍの熱酸化膜１６（１６1〜１６3）を
形成するｂ。その後、残されている窒化膜１５と
酸化膜１４をパターニングして、酸化膜１６1と
１６2で囲まれた領域に、POCl3を拡散源として
リン拡散を行つてシート抵抗ρS＝５Ω／□、拡散
深さxj＝1.6μｍのn+型端子取出し層１７を形成し
た後、窒化膜１５と酸化膜１４を全面はくりし、
新たに基板露出面に0.2μｍの熱酸化膜１８を形成
するｃ。そしてレジスト膜をマスクとして内部ベ
ース形成領域にボロンを90KeV、８×1013／cm2な
る条件でイオン注入し、続いて同様の方法で外部
ベース形成領域にボロンを80KeV、１×1015／cm2
なる条件でイオン注入し、窒素雰囲気中で1000
℃、20分の熱処理を行つて、ρS＝800Ω／□、xj
＝0.4μｍのｐ型内部ベース層１９、ρS＝100Ω／
□、xj＝0.4μｍのP+型外部ベース層２０を形成す
るｄ。その後、熱酸化膜１８をパターニングして
エミツタ形成領域および端子取出し領域に開孔を
設け、全面にヒ素ドープ多結晶シリコン膜２１
（２１1〜２１4）をCVD法により0.1μｍ堆積し、
開孔部をおおう部分にのみ残してこれをパターニ
ングし、窒素雰囲気中で1000℃、20分の熱処理を
行つて、ρS＝30Ω／□、xj＝0.2μｍのn+型エミツ
タ層２２1，２２2およびn+型端子取出し層２２3，
２２4を形成し、続いて熱酸化膜１８をパターニ
ングしてベースコンタクト領域に開孔を設ける
ｅ。
こうして形成されたn+型端子取出し層２２4、
その下のｎ型エピタキシヤル層３、n+型埋込み
層１２2の部分で決まる第２図の等価回路でのコ
レクタ負荷抵抗RLは900Ω、またP+型外部ベース
層２０直下のｎ型エピタキシヤル層３によるコレ
クタ負荷抵抗RHは6KΩ、トランジスタの電流増
幅率βは82であつた。上記RL、βの値を用いて
(1)式から求まるRHの最大値は8.3KΩである。こ
のようなRHを得るためには、P+型外部ベース層
２０直下のｎ型エピタキシヤル層３の厚みを現在
の1.0μｍから更に0.72μｍまで小さくする必要が
ある。
その下のｎ型エピタキシヤル層３、n+型埋込み
層１２2の部分で決まる第２図の等価回路でのコ
レクタ負荷抵抗RLは900Ω、またP+型外部ベース
層２０直下のｎ型エピタキシヤル層３によるコレ
クタ負荷抵抗RHは6KΩ、トランジスタの電流増
幅率βは82であつた。上記RL、βの値を用いて
(1)式から求まるRHの最大値は8.3KΩである。こ
のようなRHを得るためには、P+型外部ベース層
２０直下のｎ型エピタキシヤル層３の厚みを現在
の1.0μｍから更に0.72μｍまで小さくする必要が
ある。
そこで、レジスト膜２３をマスクとして加速エ
ネルギー190KeV、ドーズ量５×1012／cm2なる条
件でイオン注入し、レジスト膜２３をはくりして
窒素雰囲気中で900℃、20分の熱処理を行つて、
P+型外部ベース層２０下に突き出る形のP+型外
部ベース層２４を形成するｆ。これによりコレク
タ負荷抵抗RHは、トランジスタの他の特性を変
化させることなく、最適値8.3KΩに制御される。
そして最後に通常の方法によつて、Al−Si膜に
よる端子電極２５（２５1〜２５5）を配設して完
成するｇ。
ネルギー190KeV、ドーズ量５×1012／cm2なる条
件でイオン注入し、レジスト膜２３をはくりして
窒素雰囲気中で900℃、20分の熱処理を行つて、
P+型外部ベース層２０下に突き出る形のP+型外
部ベース層２４を形成するｆ。これによりコレク
タ負荷抵抗RHは、トランジスタの他の特性を変
化させることなく、最適値8.3KΩに制御される。
そして最後に通常の方法によつて、Al−Si膜に
よる端子電極２５（２５1〜２５5）を配設して完
成するｇ。
こうして得られた外部ベース領域での不純物濃
度分布を第４図に示す。この実施例によれば、外
部ベース層直下のコレクタ層をコレクタ負荷抵抗
として用いるバイポーラメモリセルを作るに際し
て、プロセス変動によつて設計値に対してトラン
ジスタのβが変動しても、1014／cm2以下のドーズ
量で不純物をイオン注入し続いて900℃以下の温
度で熱処理することによつて、コレクタ負荷抵抗
の値を最適値に制御することができ、これにより
バイポーラメモリの最適動作が保証される。また
コレクタ負荷抵抗の制御によつてメモリセルの保
持電流を十分小さくすることができるため、低消
費力で動作する高密度バイポーラメモリを実現す
ることができる。
度分布を第４図に示す。この実施例によれば、外
部ベース層直下のコレクタ層をコレクタ負荷抵抗
として用いるバイポーラメモリセルを作るに際し
て、プロセス変動によつて設計値に対してトラン
ジスタのβが変動しても、1014／cm2以下のドーズ
量で不純物をイオン注入し続いて900℃以下の温
度で熱処理することによつて、コレクタ負荷抵抗
の値を最適値に制御することができ、これにより
バイポーラメモリの最適動作が保証される。また
コレクタ負荷抵抗の制御によつてメモリセルの保
持電流を十分小さくすることができるため、低消
費力で動作する高密度バイポーラメモリを実現す
ることができる。
なお、実施例ではバイポーラメモリについて説
明したが、この発明はメモリに限らず、他の各種
バイポーラ型半導体装置に適用して同様の効果が
得られる。
明したが、この発明はメモリに限らず、他の各種
バイポーラ型半導体装置に適用して同様の効果が
得られる。
第１図は従来のバイポーラメモリセルの要部断
面構造図、第２図はこの構造を用いたバイポーラ
メモリセルの等価回路図、第３図ａ〜ｇはこの発
明の一実施例の製造工程断面図、第４図はこの実
施例による外部ベース領域での不純物濃度分布を
示す図である。 Q1，Q2……バイポーラトランジスタ、RL，RH
……コレクタ負荷抵抗、１１……p-型Si基板、１
２1，１２2……n+型埋込み層、１３……ｎ型エピ
タキシヤル層、１４……熱酸化膜、１５……シリ
コン窒化膜、１６1〜１６3……熱酸化膜、１７…
…n+型層、１８……熱酸化膜、１９……ｐ型内
部ベース層、２０……P+型外部ベース層、２１1
〜２１4……ヒ素ドープ多結晶シリコン膜、２２
１，２２2……n+型エミツタ層、２２3，２２4……
n+型端子取出し層、２３……レジスト膜、２４
……P+型外部ベース層、２５1〜２５5……端子電
極。
面構造図、第２図はこの構造を用いたバイポーラ
メモリセルの等価回路図、第３図ａ〜ｇはこの発
明の一実施例の製造工程断面図、第４図はこの実
施例による外部ベース領域での不純物濃度分布を
示す図である。 Q1，Q2……バイポーラトランジスタ、RL，RH
……コレクタ負荷抵抗、１１……p-型Si基板、１
２1，１２2……n+型埋込み層、１３……ｎ型エピ
タキシヤル層、１４……熱酸化膜、１５……シリ
コン窒化膜、１６1〜１６3……熱酸化膜、１７…
…n+型層、１８……熱酸化膜、１９……ｐ型内
部ベース層、２０……P+型外部ベース層、２１1
〜２１4……ヒ素ドープ多結晶シリコン膜、２２
１，２２2……n+型エミツタ層、２２3，２２4……
n+型端子取出し層、２３……レジスト膜、２４
……P+型外部ベース層、２５1〜２５5……端子電
極。
Claims (1)
- １ バイポーラトランジスタの外部ベース層直下
のコレクタ層をこのトランジスタのコレクタ負荷
抵抗として用いる半導体装置を製造するに際し、
外部ベース層を形成した後に、この外部ベース層
に重なるように外部ベース層と同じ導電型を与え
る不純物を1014／cm2以下のドーズ量でイオン注入
し、900℃以下の温度で熱処理してコレクタ負荷
抵抗の抵抗値を制御することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15949979A JPS5681969A (en) | 1979-12-08 | 1979-12-08 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15949979A JPS5681969A (en) | 1979-12-08 | 1979-12-08 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5681969A JPS5681969A (en) | 1981-07-04 |
| JPS6326550B2 true JPS6326550B2 (ja) | 1988-05-30 |
Family
ID=15695096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15949979A Granted JPS5681969A (en) | 1979-12-08 | 1979-12-08 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5681969A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605552A (ja) * | 1983-06-24 | 1985-01-12 | Hitachi Ltd | 半導体装置 |
| US6551869B1 (en) * | 2000-06-09 | 2003-04-22 | Motorola, Inc. | Lateral PNP and method of manufacture |
-
1979
- 1979-12-08 JP JP15949979A patent/JPS5681969A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5681969A (en) | 1981-07-04 |
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