JPS605552A - 半導体装置 - Google Patents
半導体装置Info
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- JPS605552A JPS605552A JP58112729A JP11272983A JPS605552A JP S605552 A JPS605552 A JP S605552A JP 58112729 A JP58112729 A JP 58112729A JP 11272983 A JP11272983 A JP 11272983A JP S605552 A JPS605552 A JP S605552A
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- walled structure
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- collector
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- 238000009792 diffusion process Methods 0.000 claims description 31
- 235000014676 Phragmites communis Nutrition 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ウォールドエミッタ構造を有する半導体装置
に係シ、特に高集積化高速化に好適な半導体装置に関す
る。
に係シ、特に高集積化高速化に好適な半導体装置に関す
る。
従来技術で構成したＩ”Ｌ素子の平面図を第１図（ａ）
に、断面Ａ−Ａ’を（ｂ）図に、断面Ｂ−Ｂ’を（Ｃ）
図に示す。図中、１は００基板、２はｎ型エピタキシャ
ル層、３は分離酸化膜、４はｐ型ベース層、４′はｐｆ
ｆｉ層５はｎ０工ミツタ拡散層、６は金属電極、７は保
護酸化膜である。この第１図の構造では、分離酸化膜３
とｎ０工ミツタ拡散層間の合せ余裕が必要であシ素子の
ｇｋ細化が困難である。
に、断面Ａ−Ａ’を（ｂ）図に、断面Ｂ−Ｂ’を（Ｃ）
図に示す。図中、１は００基板、２はｎ型エピタキシャ
ル層、３は分離酸化膜、４はｐ型ベース層、４′はｐｆ
ｆｉ層５はｎ０工ミツタ拡散層、６は金属電極、７は保
護酸化膜である。この第１図の構造では、分離酸化膜３
とｎ０工ミツタ拡散層間の合せ余裕が必要であシ素子の
ｇｋ細化が困難である。
これに対し、前記合せ余裕を無くした構造が微細化に有
利でアシ、この構造を用いたＩ”Ｌの平面図を第２図（
ａ）に、断面Ｂ−Ｂ’を図（ｂ）に示す。この構造では
、エミッタ拡散用のマスクを分離酸化膜３より大きくし
ても、エミッタ拡散層５は分離酸化膜３の内にのみ形成
される。このため、エミッタ拡散層５のエツジは分離酸
化膜３に接しているのでウォールドエミッタ構造と呼ば
れている。この構造では素子面積は小さくなるが、Ｉ”
Ｌのコレクタとなるｎ０工ミツタ拡散層の直下のベース
拡散層はピンチ抵抗となシ、その抵抗値が非常に大きく
なる。これを等両回路にすると第３図のようＫｌ、Ｉ”
Ｌのマルチコレクタ間に、大きな寄生直列抵抗ＲＢが存
在することになる。これに対し第１図で説明した通常構
造Ｉ”Ｌでは、分離酸化膜３と０４工ミンタ拡散層の合
せ余裕の部分が低抵抗となっているため、寄生ペース直
列抵抗ＲＢは小さい値となっている。ウォールドエミッ
タ構造ではベース面積とコレクタ面積の比を大きくでき
るので低電流領域では電流利得を大きくできる。
利でアシ、この構造を用いたＩ”Ｌの平面図を第２図（
ａ）に、断面Ｂ−Ｂ’を図（ｂ）に示す。この構造では
、エミッタ拡散用のマスクを分離酸化膜３より大きくし
ても、エミッタ拡散層５は分離酸化膜３の内にのみ形成
される。このため、エミッタ拡散層５のエツジは分離酸
化膜３に接しているのでウォールドエミッタ構造と呼ば
れている。この構造では素子面積は小さくなるが、Ｉ”
Ｌのコレクタとなるｎ０工ミツタ拡散層の直下のベース
拡散層はピンチ抵抗となシ、その抵抗値が非常に大きく
なる。これを等両回路にすると第３図のようＫｌ、Ｉ”
Ｌのマルチコレクタ間に、大きな寄生直列抵抗ＲＢが存
在することになる。これに対し第１図で説明した通常構
造Ｉ”Ｌでは、分離酸化膜３と０４工ミンタ拡散層の合
せ余裕の部分が低抵抗となっているため、寄生ペース直
列抵抗ＲＢは小さい値となっている。ウォールドエミッ
タ構造ではベース面積とコレクタ面積の比を大きくでき
るので低電流領域では電流利得を大きくできる。
しかし寄生ペース直列抵抗が太きいために第４区に示す
ように、大電流領域での電流利得の低下が通常構造に比
べて著しく、マた低下しはじめる電流も小さくなシ、動
作電流範囲が狭くなること、および、マルチコレクタ間
での特性の差異が大きくなるという問題が生じる。また
第５図に示すように、伝播遅延時間が、コレクタ位置に
よって大きく変化しコレクタ位置がベース端子取出し位
置から遠いと通常構造よりも性能が悪くなるという問題
も生じる。
ように、大電流領域での電流利得の低下が通常構造に比
べて著しく、マた低下しはじめる電流も小さくなシ、動
作電流範囲が狭くなること、および、マルチコレクタ間
での特性の差異が大きくなるという問題が生じる。また
第５図に示すように、伝播遅延時間が、コレクタ位置に
よって大きく変化しコレクタ位置がベース端子取出し位
置から遠いと通常構造よりも性能が悪くなるという問題
も生じる。
以上のように、■２Ｌをウォールドエミッタ構造とする
と寄生ペース抵抗が大きな問題となり、微細化は可能で
あるが素子特性が劣化することになる。これを解決する
ために、ｎ＋エミッタ拡散層の一辺をウォールド構造と
する例がある。この平面図を第６図（ａ）に、断面Ｂ−
Ｂ’を図（ｂ）、（ｃ）に示す。この構造では、−辺だ
けをウォールド構造とし、他の一辺を通常構造としてい
るため、寄生直列ペース抵抗ｇｎをある程度小さくする
ことができる。しかし、この構造では、Ｉ２Ｌのコレク
タ面積が、分離用酸化膜３とエミッタ拡散層５との合せ
で決定される。このため、コレクタ面積は、第６図（ｂ
）、 （Ｃ）に示すように合せずれが発生すると、大き
く変化する。Ｉ２Ｌでは、動作上重要な電流利得がコレ
クタ面積に比例するため、この構造では、製造上のバラ
ツキが非常に大きくなる欠点があり、正常のＩ２Ｌ動作
の保証がむずかしくなるという問題がある。また、合せ
ずれによシ低抵抗部の面積も変化するため、寄生ペース
抵抗ＲｎＯ値も太きス直列抵抗の問題およびマスク合せ
ずれの問題はｎｐｎ）ランジスタを順方向動作させる場
合も同様であシ、マルチエミッタトランジスタとして使
用した場合もＩ２Ｌと同様マルチコレクタ間での特性の
差異、マスク合せずれによる飽和電流のバラツキ等、Ｉ
”Ｌの場合と同様な欠点が存在する。
と寄生ペース抵抗が大きな問題となり、微細化は可能で
あるが素子特性が劣化することになる。これを解決する
ために、ｎ＋エミッタ拡散層の一辺をウォールド構造と
する例がある。この平面図を第６図（ａ）に、断面Ｂ−
Ｂ’を図（ｂ）、（ｃ）に示す。この構造では、−辺だ
けをウォールド構造とし、他の一辺を通常構造としてい
るため、寄生直列ペース抵抗ｇｎをある程度小さくする
ことができる。しかし、この構造では、Ｉ２Ｌのコレク
タ面積が、分離用酸化膜３とエミッタ拡散層５との合せ
で決定される。このため、コレクタ面積は、第６図（ｂ
）、 （Ｃ）に示すように合せずれが発生すると、大き
く変化する。Ｉ２Ｌでは、動作上重要な電流利得がコレ
クタ面積に比例するため、この構造では、製造上のバラ
ツキが非常に大きくなる欠点があり、正常のＩ２Ｌ動作
の保証がむずかしくなるという問題がある。また、合せ
ずれによシ低抵抗部の面積も変化するため、寄生ペース
抵抗ＲｎＯ値も太きス直列抵抗の問題およびマスク合せ
ずれの問題はｎｐｎ）ランジスタを順方向動作させる場
合も同様であシ、マルチエミッタトランジスタとして使
用した場合もＩ２Ｌと同様マルチコレクタ間での特性の
差異、マスク合せずれによる飽和電流のバラツキ等、Ｉ
”Ｌの場合と同様な欠点が存在する。
不発明の目的は、従来技術では実現できなかった特性の
コレクタあるいはエミッタ位置依存性の小さい高集積重
速な半導体装置を提供することにある。
コレクタあるいはエミッタ位置依存性の小さい高集積重
速な半導体装置を提供することにある。
本発明では、素子を微細化するためのウォールドエミッ
タ構造を採用し、寄生ペース抵抗を下げるための領域を
設け、なおかつ、コレクタまたはエミッタ面積および低
抵抗部分の面積がマスター枚で決定されるようにする。
タ構造を採用し、寄生ペース抵抗を下げるための領域を
設け、なおかつ、コレクタまたはエミッタ面積および低
抵抗部分の面積がマスター枚で決定されるようにする。
以下、本発明の第１の実施例を第７図を用いて説明する
。第７図（ａ）は、本発明の第１の実施例の平面図、図
（ｂ）はＡ−Ａ’の断面図、図（Ｃ）はＢ−Ｂ’の断面
図、図（ｄ）はＣ−Ｃ’の断面図である。図中、１は０
１基板、２はｎ型エピタキシャル層、３は分離用酸化膜
、４はｐ型ベース層、４′はｐ型層５．５′はｎ９工ミ
ツタ拡散層、６は金属電極であり、この構造自体はアイ
ソプレーナ技術とし広く用いられている半導体製造方法
により、容易に形成できるため、製造方法の説明は省略
する。
。第７図（ａ）は、本発明の第１の実施例の平面図、図
（ｂ）はＡ−Ａ’の断面図、図（Ｃ）はＢ−Ｂ’の断面
図、図（ｄ）はＣ−Ｃ’の断面図である。図中、１は０
１基板、２はｎ型エピタキシャル層、３は分離用酸化膜
、４はｐ型ベース層、４′はｐ型層５．５′はｎ９工ミ
ツタ拡散層、６は金属電極であり、この構造自体はアイ
ソプレーナ技術とし広く用いられている半導体製造方法
により、容易に形成できるため、製造方法の説明は省略
する。
第１．２．６図で示した従来構造の■２Ｌに対する本実
施例の構造上の最大の特徴は、第７図（ａ）。
施例の構造上の最大の特徴は、第７図（ａ）。
（ｂ） 、 （Ｃ） 、 （ｄ）に示すように、酸化膜
３で確定されたベース領域の第１の辺とのみウォールド
構造となる第１のエミッタ拡散層５と、ベース領域の第
１の辺と対向する第２の辺とのみウォールド構造となる
第２のエミッタ拡散層５′を有し、このエミッタ拡散層
５．５′を電極６により接続している点である。
３で確定されたベース領域の第１の辺とのみウォールド
構造となる第１のエミッタ拡散層５と、ベース領域の第
１の辺と対向する第２の辺とのみウォールド構造となる
第２のエミッタ拡散層５′を有し、このエミッタ拡散層
５．５′を電極６により接続している点である。
本実施によれば、エミッタ拡散層の一辺はウォールド構
造であるが他の辺は非ウォールド構造としておシ、また
拡散層５，５′間にスペースを設けているため、この部
分のシート抵抗を小さくすることができ、寄生ペース直
列抵抗を小さくすることができる。また、エミッタ拡散
層５．５７を電極によシ接続しているために、マスク合
せずれが生じて一方のエミッタ拡散層の面積が小さくな
っても他方のエミッタ拡散層の面積が大きくなるために
電極から見た場合のエミンタ面積は常に一定に保つこと
ができる。このために、Ｉ２Ｌの場合はコレクタ面積が
一定となり、素子特性に大きな影響をもつ電流利得を一
定にすることができる。
造であるが他の辺は非ウォールド構造としておシ、また
拡散層５，５′間にスペースを設けているため、この部
分のシート抵抗を小さくすることができ、寄生ペース直
列抵抗を小さくすることができる。また、エミッタ拡散
層５．５７を電極によシ接続しているために、マスク合
せずれが生じて一方のエミッタ拡散層の面積が小さくな
っても他方のエミッタ拡散層の面積が大きくなるために
電極から見た場合のエミンタ面積は常に一定に保つこと
ができる。このために、Ｉ２Ｌの場合はコレクタ面積が
一定となり、素子特性に大きな影響をもつ電流利得を一
定にすることができる。
また、マルチエミッタトランジスタとして用いる場合に
はコレクタ飽和電流を一定にすることができる。
はコレクタ飽和電流を一定にすることができる。
以上のように本実施例によれば、ウォールドエミッタ構
造を有しているために微細化が可能であシ、従来のウォ
ールドエミッタ構造で問題であった寄生直列ベース抵抗
およびマスク合せずれによる素子特性の変化が小さいＩ
”ＩＪるいはマルチエミッタトランジスタを容易に形成
できるために、Ｉ２Ｌやマルチエミッタトランジスタを
含むＩＣやＬＳＩの高集積化、高速化、高安定化が可能
になるという効果がある。
造を有しているために微細化が可能であシ、従来のウォ
ールドエミッタ構造で問題であった寄生直列ベース抵抗
およびマスク合せずれによる素子特性の変化が小さいＩ
”ＩＪるいはマルチエミッタトランジスタを容易に形成
できるために、Ｉ２Ｌやマルチエミッタトランジスタを
含むＩＣやＬＳＩの高集積化、高速化、高安定化が可能
になるという効果がある。
次に、本発明の第２の実施例を第８図を用いて説明する
。第８図（ａ）は本発明の第２の実施例の平面図、図（
ｂ）はＡ−Ａ’の断面図、図（Ｃ）はＢ−Ｂ’の断面図
であり、図中の記号は第７図と同一であるので省略する
。
。第８図（ａ）は本発明の第２の実施例の平面図、図（
ｂ）はＡ−Ａ’の断面図、図（Ｃ）はＢ−Ｂ’の断面図
であり、図中の記号は第７図と同一であるので省略する
。
本実施例の特徴は、第１の実施例で説明した特徴に加え
て、２つの対になるエミッタ拡散層５゜５′がそれぞれ
ウォールド構造となるベース領域の第１の辺および第２
の辺に対して対称に対向して配置されている点である。
て、２つの対になるエミッタ拡散層５゜５′がそれぞれ
ウォールド構造となるベース領域の第１の辺および第２
の辺に対して対称に対向して配置されている点である。
本実施例によれば、第１の実施例で説明した特徴のすべ
を有しているために、第１の実施例で述べた効果を有す
ることに加えて、更に、エミッタ拡散層５，５′を対称
に対向して配置しているために、５．５’間スペースす
なわち低抵抗部分の巾がエミッタ拡散層形成用マスクで
決定されるために合せずれによる寄生ベース直列抵抗の
変化をも無くシ、一定にすることができる。このため、
Ｉ”ＬのマルチコレクタあるいはマルチェミンタＩＭＪ
の特性差異の変動を大巾に小さくすることが可能とな、
Ｄ、ＩＣＸ ＬＳＩに用いる場合、特性バラツキに対す
る設計上の余裕すなわちマージンを小さくできる効果が
ある。
を有しているために、第１の実施例で述べた効果を有す
ることに加えて、更に、エミッタ拡散層５，５′を対称
に対向して配置しているために、５．５’間スペースす
なわち低抵抗部分の巾がエミッタ拡散層形成用マスクで
決定されるために合せずれによる寄生ベース直列抵抗の
変化をも無くシ、一定にすることができる。このため、
Ｉ”ＬのマルチコレクタあるいはマルチェミンタＩＭＪ
の特性差異の変動を大巾に小さくすることが可能とな、
Ｄ、ＩＣＸ ＬＳＩに用いる場合、特性バラツキに対す
る設計上の余裕すなわちマージンを小さくできる効果が
ある。
以上、第１および第２の実施例の説明では、２つのエミ
ッタ拡散層５．５”ｉ金属電極６で接続しているが、金
属電極のがゎシに、多結晶シリコンやシリコン化合物を
用いてもよい事は言９までもない。また、対になるエミ
ッタ拡散層５，５′を１組だけ電極で接続したが、多数
のエミッタ拡散層対を電極によシ接続してもよい。
ッタ拡散層５．５”ｉ金属電極６で接続しているが、金
属電極のがゎシに、多結晶シリコンやシリコン化合物を
用いてもよい事は言９までもない。また、対になるエミ
ッタ拡散層５，５′を１組だけ電極で接続したが、多数
のエミッタ拡散層対を電極によシ接続してもよい。
〔発明の効果〕
本発明によれば、一部のマスクパターンを変更スルだけ
で、寄生ベース直列抵抗が小σ＜、マスク合せずれの影
響を受けないウォールドエミッタ構造Ｉ”Ｌを容易に得
ることができるので、■２Ｌあるいはマルチエミッタト
ランジスタを用いたＩＣ。
で、寄生ベース直列抵抗が小σ＜、マスク合せずれの影
響を受けないウォールドエミッタ構造Ｉ”Ｌを容易に得
ることができるので、■２Ｌあるいはマルチエミッタト
ランジスタを用いたＩＣ。
ＬＳＩ等を高年化、高速比、高信頼化することができる
という効果がある。
という効果がある。
第１図は従来Ｉ２Ｌの平面図（ａ）、Ａ−Ａ’の断面図
（ｂ）、Ｂ−Ｂ’の断面図（Ｃ）を示す図、第２図は従
来ウォールドエミッタ構造Ｉ’Ｌの平面図（ａ）、Ｂ−
Ｂ′の断面図（ｂ）を示す図、第３図はＩ２Ｌの等価回
路を示す図、第４図はＩ”Ｌ素子の電流利得のコレクタ
電流依存性を示す図、第５図は■２Ｌ素子の遅延時間の
コレクタ電流依存性を示す図、第６図はウォールドエミ
ッタ構造Ｉ”Ｌの平面図（ａ）、Ｂ−Ｂ’の断面図（ｂ
）、 （ｃ）を示す図、第７図は第１の実施例の平面図
（ａ）、Ａ−Ａ’の断面図（ｂ）、Ｂ−Ｂ’の断面図（
Ｃ）、Ｃ−Ｃ’の断面図（ｄ）を示す図、第８図は第２
の実施例の平面図（ａ） 、 Ａ −Ａ ’の断面図（
ｂ）、Ｂ−Ｂ’の断面図（Ｃ）を示す図である。 １・・・ｎ＋基板、２・・・ｎ型エピタキシャル層、３
・・・分離用酸化膜、４・・・ｐ型ベース拡散層、５．
５’・・・エミッタ拡散層、６・・・金属電極、７・・
・保護ぽ化第３図 第 ４ 図 勺１ｃ 第６図 （ｂン （Ｃ） ２ 第 ７ 口 （ｂ） （リ ＜ｔｉ） ′拓 ８Ｉ￥］ （０−） Ｂ′ Ｃｂ） （Ｃン ４
（ｂ）、Ｂ−Ｂ’の断面図（Ｃ）を示す図、第２図は従
来ウォールドエミッタ構造Ｉ’Ｌの平面図（ａ）、Ｂ−
Ｂ′の断面図（ｂ）を示す図、第３図はＩ２Ｌの等価回
路を示す図、第４図はＩ”Ｌ素子の電流利得のコレクタ
電流依存性を示す図、第５図は■２Ｌ素子の遅延時間の
コレクタ電流依存性を示す図、第６図はウォールドエミ
ッタ構造Ｉ”Ｌの平面図（ａ）、Ｂ−Ｂ’の断面図（ｂ
）、 （ｃ）を示す図、第７図は第１の実施例の平面図
（ａ）、Ａ−Ａ’の断面図（ｂ）、Ｂ−Ｂ’の断面図（
Ｃ）、Ｃ−Ｃ’の断面図（ｄ）を示す図、第８図は第２
の実施例の平面図（ａ） 、 Ａ −Ａ ’の断面図（
ｂ）、Ｂ−Ｂ’の断面図（Ｃ）を示す図である。 １・・・ｎ＋基板、２・・・ｎ型エピタキシャル層、３
・・・分離用酸化膜、４・・・ｐ型ベース拡散層、５．
５’・・・エミッタ拡散層、６・・・金属電極、７・・
・保護ぽ化第３図 第 ４ 図 勺１ｃ 第６図 （ｂン （Ｃ） ２ 第 ７ 口 （ｂ） （リ ＜ｔｉ） ′拓 ８Ｉ￥］ （０−） Ｂ′ Ｃｂ） （Ｃン ４
Claims (1)
- １、ウォールドエミッタ構造を有する半導体装置中にお
いて、１つのエミッタあるいはコレクタ電極に結ばれた
２つ以上のエミッタ拡散層を有し、該拡散層の半分はペ
ース領域の第１の辺とウォールド構造であシ、残シの拡
散層はペース領域の第１の辺と対向する第２の辺とウォ
ールド構造であり、両波散層とも残シの３辺は非ウォー
ルド構造であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112729A JPS605552A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112729A JPS605552A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605552A true JPS605552A (ja) | 1985-01-12 |
| JPH0462180B2 JPH0462180B2 (ja) | 1992-10-05 |
Family
ID=14594075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112729A Granted JPS605552A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605552A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681969A (en) * | 1979-12-08 | 1981-07-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1983
- 1983-06-24 JP JP58112729A patent/JPS605552A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681969A (en) * | 1979-12-08 | 1981-07-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462180B2 (ja) | 1992-10-05 |
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