JPS59232458A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS59232458A JPS59232458A JP10583883A JP10583883A JPS59232458A JP S59232458 A JPS59232458 A JP S59232458A JP 10583883 A JP10583883 A JP 10583883A JP 10583883 A JP10583883 A JP 10583883A JP S59232458 A JPS59232458 A JP S59232458A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装1nの製造法、特に高集積化されたバ
イポーラ形トランジスタにおける電極形成技術に関する
。
イポーラ形トランジスタにおける電極形成技術に関する
。
バイポーラ形のトランジスタを具えるIC,LSIの製
造において、ますます微小化された回路素子を形成する
ために半導体酸化物による素子分離(アイソレーション
)やウオシュド・エミッタ等の技術が採用されている。
造において、ますます微小化された回路素子を形成する
ために半導体酸化物による素子分離(アイソレーション
)やウオシュド・エミッタ等の技術が採用されている。
第1図〜第3図は酸化物分離による半導体領域にウオシ
ュドーエミッタ法によりトランジスタを形成するプロセ
スの要部を工程断面図で示すものであり、これを簡単に
説明ずれば次のとおりである。
ュドーエミッタ法によりトランジスタを形成するプロセ
スの要部を工程断面図で示すものであり、これを簡単に
説明ずれば次のとおりである。
第1図に示すように19例えばn型Si(シリコン)半
導体層を表面に有する基体10表面に選択的低温酸化技
術によって厚い5iO2(シリコン酸化物)膜2を形成
し、この厚い5in2膜2によって囲まれた半導体領域
の表面に熱酸化によって薄いSiQ、膜3を生成し、こ
れを部分的に取り除いたマスクを通してB(ホウ素)な
どの不純物を半導体内に拡散することによりベースとな
るp型領域4を形成する。このp型領域40表面に拡散
時に生成された薄い(3000〜40 (l OA )
S iQJ!5の一部を取り除いてエミッタ拡散のため
の窓孔6をあける。
導体層を表面に有する基体10表面に選択的低温酸化技
術によって厚い5iO2(シリコン酸化物)膜2を形成
し、この厚い5in2膜2によって囲まれた半導体領域
の表面に熱酸化によって薄いSiQ、膜3を生成し、こ
れを部分的に取り除いたマスクを通してB(ホウ素)な
どの不純物を半導体内に拡散することによりベースとな
るp型領域4を形成する。このp型領域40表面に拡散
時に生成された薄い(3000〜40 (l OA )
S iQJ!5の一部を取り除いてエミッタ拡散のため
の窓孔6をあける。
次いで上記窓孔6を通してAs (ヒ素) P (IJ
ン)等の不純物を半導体内に導入してエミッタとなるn
+型領領域7第2図に示すように形成する。
ン)等の不純物を半導体内に導入してエミッタとなるn
+型領領域7第2図に示すように形成する。
このn+型領領域7表面はエミッタ拡散時に薄い(50
〜100 A ) S + O7膜8が生成される。こ
の薄い5iQ2膜8はHF系エッチ液で洗浄するように
かるくエッチすることにより選択的に取り除くことがで
きる。このSiQ□膜8の取り除かれた半導体表面はそ
のままエミッタ電極コンタクト部9となり、徽小寸法の
エミッタ領域内でのコンタクトホトエッチが不要となる
、一方、ベース領域(基体コレクタ領域を含む)4表面
の5i02膜5を別工程でマスクを用いてホトエッチし
、第3図に示すようにベース電極コンタクトのための窓
孔10をあける。この後、図示されないが、窓孔があけ
た半導体表面にAA(アルミニウム)を蒸着し、パター
ニングエッチによりエミッタ電極及びベース電極を形成
する。
〜100 A ) S + O7膜8が生成される。こ
の薄い5iQ2膜8はHF系エッチ液で洗浄するように
かるくエッチすることにより選択的に取り除くことがで
きる。このSiQ□膜8の取り除かれた半導体表面はそ
のままエミッタ電極コンタクト部9となり、徽小寸法の
エミッタ領域内でのコンタクトホトエッチが不要となる
、一方、ベース領域(基体コレクタ領域を含む)4表面
の5i02膜5を別工程でマスクを用いてホトエッチし
、第3図に示すようにベース電極コンタクトのための窓
孔10をあける。この後、図示されないが、窓孔があけ
た半導体表面にAA(アルミニウム)を蒸着し、パター
ニングエッチによりエミッタ電極及びベース電極を形成
する。
以上述べたウオシュド・・エミッタ法によれば、エミッ
タのコンタクトホトエッチマスクを省略できルが、ベー
ス・コンタクトのために別のマスクが必要であり、エミ
ッタ拡散マスクとベースコンタクトマスクとの位置合わ
せのためにエミンタコンタクト部とベースコンタクト部
との間のy> + 02膜5aにおいて位置合わせ余裕
分を含めて充分な間隔(dニア〜8μm)をもたせなけ
ればならなかった。
タのコンタクトホトエッチマスクを省略できルが、ベー
ス・コンタクトのために別のマスクが必要であり、エミ
ッタ拡散マスクとベースコンタクトマスクとの位置合わ
せのためにエミンタコンタクト部とベースコンタクト部
との間のy> + 02膜5aにおいて位置合わせ余裕
分を含めて充分な間隔(dニア〜8μm)をもたせなけ
ればならなかった。
本発明はウオシード・エミッタ技術を用いる半導体装置
の製造法において、マスク合わせ余裕低減によるさらに
素子特性の向上を図ることを目的とする。
の製造法において、マスク合わせ余裕低減によるさらに
素子特性の向上を図ることを目的とする。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、本発明は半導体基体表面にバイポーラ形半導
体装置を形成するにあたって、半導体基体の一主表面の
一部にベースとなる拡散層を形成してこのベースの形成
された基体表面の酸化膜に一つのマスクを用いて第1の
窓孔と第2の窓孔とをあけ、第1の窓孔を通して不純物
を選択的罠導入してベース表面の一部にエミッタどなる
拡散層を形成した後、洗浄的にエッヂすることによりエ
ミッタ表面の半導体酸化膜を取り除いて自己整合的にエ
ミンタコンタクト部を形成するとともに第2の窓孔をベ
ースコンタクト部とづ−ることにより、ベースコンタク
ト部とエミンタコンタクト部との間で位(α合わせ余裕
を必要とぜず素子特性を向上できる。
体装置を形成するにあたって、半導体基体の一主表面の
一部にベースとなる拡散層を形成してこのベースの形成
された基体表面の酸化膜に一つのマスクを用いて第1の
窓孔と第2の窓孔とをあけ、第1の窓孔を通して不純物
を選択的罠導入してベース表面の一部にエミッタどなる
拡散層を形成した後、洗浄的にエッヂすることによりエ
ミッタ表面の半導体酸化膜を取り除いて自己整合的にエ
ミンタコンタクト部を形成するとともに第2の窓孔をベ
ースコンタクト部とづ−ることにより、ベースコンタク
ト部とエミンタコンタクト部との間で位(α合わせ余裕
を必要とぜず素子特性を向上できる。
第4図〜第9図は本発明の一実施例であつ゛(バイポー
ラ半導体装置の製造ノロセス・k工程断面図をもって示
すものである1、1ソ、下各工程に従って詳述する。
ラ半導体装置の製造ノロセス・k工程断面図をもって示
すものである1、1ソ、下各工程に従って詳述する。
fil 表面層がn型Si層1からなるSi半導体基
体を用意し、第4図に示すようにその表面の選択的低温
酸化を行):c r、ことにより厚いフィールド酸化膜
2を形成し、このフィールド酸化膜2によって囲まれた
半導体領域1表面を酸化して酸化膜3を形成し、さらに
この酸化Ili′J3の一部を取り除いて不純物B(ホ
ウ累)をイオンJ’J込み、拡散してベースとなるp型
領域4を形成−3″る。このp型頭域4表面には拡散時
に薄い(50A程廖)酸化膜5が生成される。
体を用意し、第4図に示すようにその表面の選択的低温
酸化を行):c r、ことにより厚いフィールド酸化膜
2を形成し、このフィールド酸化膜2によって囲まれた
半導体領域1表面を酸化して酸化膜3を形成し、さらに
この酸化Ili′J3の一部を取り除いて不純物B(ホ
ウ累)をイオンJ’J込み、拡散してベースとなるp型
領域4を形成−3″る。このp型頭域4表面には拡散時
に薄い(50A程廖)酸化膜5が生成される。
(2)上記酸化膜3,5に対し、第5図に示すように一
つのマスク(ホトレジストマスク)Il’l’1いてホ
トエッチを行い、エミッタ拡散、コンタクト及ヒベース
コンタクトのための第1の窓孔6a及び第2の窓孔6b
をあける。なおベースコンタクトのための窓孔6bはベ
ースト型領域5とコレクタとなるn型領域1との間にわ
たってあけられ、一部はショットキダイオード電極形成
のために用いられる。
つのマスク(ホトレジストマスク)Il’l’1いてホ
トエッチを行い、エミッタ拡散、コンタクト及ヒベース
コンタクトのための第1の窓孔6a及び第2の窓孔6b
をあける。なおベースコンタクトのための窓孔6bはベ
ースト型領域5とコレクタとなるn型領域1との間にわ
たってあけられ、一部はショットキダイオード電極形成
のために用いられる。
(3)エミッタイオン打込み前の熱酸化を行ない、第6
図に示すように前工程であり−た窓孔6a、6b部分の
半導体表面にうすい(50A程度)敵化ト58を生成す
る。
図に示すように前工程であり−た窓孔6a、6b部分の
半導体表面にうすい(50A程度)敵化ト58を生成す
る。
(4)第1の窓孔6a上の酸化膜のみをあけてぞれ以外
の部分な欽うようにホ・トレジストマスク12を第7図
に示すように形成し、A、s(ヒ素)等の不純物をイオ
ン打込み、拡散することによりエミッタとなるn+型領
領域7形成する。
の部分な欽うようにホ・トレジストマスク12を第7図
に示すように形成し、A、s(ヒ素)等の不純物をイオ
ン打込み、拡散することによりエミッタとなるn+型領
領域7形成する。
(5) ホトレジストマスク12を取り除き、HF素
エッチ液でかるく洗浄することにより、第8図に示すよ
うに前記の5すい酸化膜8を選択的にエッチ除去し、前
記の第1の窓孔6a及び第2の窓孔6bをあけたときと
同じ形態とする。
エッチ液でかるく洗浄することにより、第8図に示すよ
うに前記の5すい酸化膜8を選択的にエッチ除去し、前
記の第1の窓孔6a及び第2の窓孔6bをあけたときと
同じ形態とする。
(6)全面にAb(アルミニウム)を蒸着し、コンタク
トアロイのための熱処理後、パターニングエッチしてA
Iの不要部を取り除き、第9図に示すようにエミッタ電
極E及びペース電極B(一部はショットキダイオード電
極5BD)を得る。
トアロイのための熱処理後、パターニングエッチしてA
Iの不要部を取り除き、第9図に示すようにエミッタ電
極E及びペース電極B(一部はショットキダイオード電
極5BD)を得る。
第10図は上記プロセスにより製造されたショットキダ
イオード付きバイポーラnpn)ランジスタの全体構造
を断面図で示す。
イオード付きバイポーラnpn)ランジスタの全体構造
を断面図で示す。
同図において、13はp−型Si基板(サブストレート
)、14はn++埋込層、15はコレクタ取り出しn+
型型数散層ある。なお、第4図〜第9図の工程で示され
た構造を含む構造部分は同一の指示記号を用いである。
)、14はn++埋込層、15はコレクタ取り出しn+
型型数散層ある。なお、第4図〜第9図の工程で示され
た構造を含む構造部分は同一の指示記号を用いである。
これまでのウオシュドエミノタ技術を用いたバイポーラ
トランジスタ・プロセスではエミッタとベースとのコン
タクトホトエッチの!こめに別々のマスクを用いて行い
、そのため2つのマスクの間の位置合わせの余裕(7〜
8μm )を必要としたが本発明によれば、これを1枚
のマスクを用いて行うために上記マスク位置合わせが不
安であり、ペース・エミッタ間隔(第9図d、)を5μ
m程度に縮小することが可能であるとともに酸化膜エッ
チのばらつきを低減できる。このようにマスク合わせ余
裕をなくすことは、ベース・エミッタ間隔d1を小さく
し、ペース抵抗rbb’を低減させ素子特性、特に高速
性を向上さぜること及び歩留り向上につながるものであ
る。
トランジスタ・プロセスではエミッタとベースとのコン
タクトホトエッチの!こめに別々のマスクを用いて行い
、そのため2つのマスクの間の位置合わせの余裕(7〜
8μm )を必要としたが本発明によれば、これを1枚
のマスクを用いて行うために上記マスク位置合わせが不
安であり、ペース・エミッタ間隔(第9図d、)を5μ
m程度に縮小することが可能であるとともに酸化膜エッ
チのばらつきを低減できる。このようにマスク合わせ余
裕をなくすことは、ベース・エミッタ間隔d1を小さく
し、ペース抵抗rbb’を低減させ素子特性、特に高速
性を向上さぜること及び歩留り向上につながるものであ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
本発明はウオシード・エミッタを用いたトランジスタを
備えた半導体装置の全てに適用でき、特にバイポーラメ
モリ、 T i’ Lなどの高速度ロジック半導体装置
に応用して有効である。
備えた半導体装置の全てに適用でき、特にバイポーラメ
モリ、 T i’ Lなどの高速度ロジック半導体装置
に応用して有効である。
第1図〜第3図はこれまでのウオシュドーエミッタ技術
を用いたバイポーラトランジスタの製造プロセスの例を
示す工程断面図である。 第4図〜第9図は本発明による一実施例であってバイポ
ーラトランジスタの製造プロセスを示す工程断面図、 第10図は同じくその完成時の断面図である。 1・・・Si基体(n型Si層)、2・・・フィールド
酸化膜、3・・・酸化膜、4・・・ベース(p現領域)
、5・・・酸化膜、6・・・窓孔、7・・・エミッタ(
n+型領領域、8・・・酸化膜、9,10・・・窓孔、
11.12・・−ホトレジスートマスク。 代狸人 弁理士 高 橋 明 央乙−ベ第 1
図 第 2 図 第 3 図 \/ 第 5 図 第 6 図
を用いたバイポーラトランジスタの製造プロセスの例を
示す工程断面図である。 第4図〜第9図は本発明による一実施例であってバイポ
ーラトランジスタの製造プロセスを示す工程断面図、 第10図は同じくその完成時の断面図である。 1・・・Si基体(n型Si層)、2・・・フィールド
酸化膜、3・・・酸化膜、4・・・ベース(p現領域)
、5・・・酸化膜、6・・・窓孔、7・・・エミッタ(
n+型領領域、8・・・酸化膜、9,10・・・窓孔、
11.12・・−ホトレジスートマスク。 代狸人 弁理士 高 橋 明 央乙−ベ第 1
図 第 2 図 第 3 図 \/ 第 5 図 第 6 図
Claims (1)
- 1、半導体基体にバイポーラ形半導体装置を形成するに
あたって、半導体基体主表面の一部にベースとなる拡散
層を形成し、このベースの形成された基体表面の半導体
酸化膜に一つのマスクを用いて第1の窓孔と第2の窓孔
なあけ、第1の窓孔を通して不純物を選択的に導入して
ベース表面の一部にエミッタとなる拡散層を形成した後
、洗浄的にエッチすることによりエミッタ表面の半導体
酸化膜を取り除いて自己整合的にエミッタコンタクト部
を形成するとともに第2の窓孔をそのままベースコンタ
クト部とすることを特徴とする半導体装置の製造法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10583883A JPS59232458A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10583883A JPS59232458A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59232458A true JPS59232458A (ja) | 1984-12-27 |
Family
ID=14418166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10583883A Pending JPS59232458A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59232458A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61236162A (ja) * | 1985-04-11 | 1986-10-21 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1983
- 1983-06-15 JP JP10583883A patent/JPS59232458A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61236162A (ja) * | 1985-04-11 | 1986-10-21 | Rohm Co Ltd | 半導体装置の製造方法 |
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