JPS6241425B2 - - Google Patents
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- JPS6241425B2 JPS6241425B2 JP54044927A JP4492779A JPS6241425B2 JP S6241425 B2 JPS6241425 B2 JP S6241425B2 JP 54044927 A JP54044927 A JP 54044927A JP 4492779 A JP4492779 A JP 4492779A JP S6241425 B2 JPS6241425 B2 JP S6241425B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
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- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Description
【発明の詳細な説明】
本発明は、半導体集積回路の製造方法、特に高
いシート抵抗を有する抵抗素子を含む半導体集積
回路の製造方法に関するものであり、前記抵抗素
子は抵抗値の制御が容易で、しかも同じ半導体集
積回路に含まれるトランジスタ素子などの他の素
子の製造工程と並行して容易に製造できることを
特徴とする。
いシート抵抗を有する抵抗素子を含む半導体集積
回路の製造方法に関するものであり、前記抵抗素
子は抵抗値の制御が容易で、しかも同じ半導体集
積回路に含まれるトランジスタ素子などの他の素
子の製造工程と並行して容易に製造できることを
特徴とする。
通常、半導体集積回路用の抵抗としてシート抵
抗値、200〜500Ω／□の値を有する拡散抵抗がよ
く用いられるが、このような低いシート抵抗値で
は、10KΩ以上の高抵抗を形成すると集積回路の
面積が大きくなり、浮遊容量が増加する。そのた
め、集積回路の高集積化、高速化が困難になる。
第１図に、高いシート抵抗を有する抵抗素子の従
来の製造法の一例を示し従来例を説明する。
抗値、200〜500Ω／□の値を有する拡散抵抗がよ
く用いられるが、このような低いシート抵抗値で
は、10KΩ以上の高抵抗を形成すると集積回路の
面積が大きくなり、浮遊容量が増加する。そのた
め、集積回路の高集積化、高速化が困難になる。
第１図に、高いシート抵抗を有する抵抗素子の従
来の製造法の一例を示し従来例を説明する。
(A) たとえば、ｎ形単結晶シリコン基板１を酸化
して酸化膜層２，２′を形成する。通常のホト
エツチ技術を用いて、抵抗のコンタクト用の不
純物層を形成するため、窓３を開孔する。この
窓３より、例えばボロン等を用いて、高濃度の
不純物層４を深く形成する。この時、1050℃〜
1150℃の高温で熱処理することが必要である。
して酸化膜層２，２′を形成する。通常のホト
エツチ技術を用いて、抵抗のコンタクト用の不
純物層を形成するため、窓３を開孔する。この
窓３より、例えばボロン等を用いて、高濃度の
不純物層４を深く形成する。この時、1050℃〜
1150℃の高温で熱処理することが必要である。
(B) 高シート抵抗層形成のため通常のホトエツチ
ング技術を用いて、酸化膜層２′を除去し、窓
５を開孔する。
ング技術を用いて、酸化膜層２′を除去し、窓
５を開孔する。
(C) 窓５より低濃度の不純物（ボロン）をイオン
注入や拡散によつて導入し、高シート抵抗層６
を形成する。
注入や拡散によつて導入し、高シート抵抗層６
を形成する。
(D) 表面を酸化し酸化膜をつくる。
(E) コンタクト窓を開孔し、電極８を形成する。
以上述べた抵抗素子製造法は次に述べる欠点を
有する。Ｄで、シリコンを酸化する時、高シート
抵抗用の不純物（ボロン）６が酸化膜SiO2７中
に吸い出され抵抗値の制御が悪くなる。
有する。Ｄで、シリコンを酸化する時、高シート
抵抗用の不純物（ボロン）６が酸化膜SiO2７中
に吸い出され抵抗値の制御が悪くなる。
またＡではコンタクト用の高不純物層４を深く
形成するための高温熱処理工程およびＥでは酸化
膜層を開口する際のホトエツチング工程が必要と
なり、工程が複雑になる。
形成するための高温熱処理工程およびＥでは酸化
膜層を開口する際のホトエツチング工程が必要と
なり、工程が複雑になる。
本発明は以上の従来法の欠点を除去するもので
あり以下第２図を参照しながら本発明を説明す
る。
あり以下第２図を参照しながら本発明を説明す
る。
(A) たとえばｎ形単結晶シリコン基板１１を酸化
して、酸化膜層９を形成する。通常のホトエツ
チング工程を用いて酸化膜層９に抵抗形成用の
窓１０を開孔する。
して、酸化膜層９を形成する。通常のホトエツ
チング工程を用いて酸化膜層９に抵抗形成用の
窓１０を開孔する。
(B) ｎ形単結晶シリコン基板１１に、たとえばボ
ロン等の不純物をイオン注入法により打ち込
み、ｐ形の高抵抗埋込層１２を形成する。注入
イオンエネルギーを150〜300kevに定めると、
高抵抗埋込層を形成する不純物分布の中心は表
面から約0.6μｍの深さになる。このとき不純
物分布の中心からのばらつきを示す定数ΔRp
は、0.1μｍ（1000Å）と小さいので、開孔窓
１０の表面付近はｐ形に反転しない。またイオ
ン注入量をあらわすドーズ量はシート抵抗を１
〜3KΩ／□にする場合には、５×102atoms／
cm2〜２×1013atoms／cm2の値を選べばよい。
ロン等の不純物をイオン注入法により打ち込
み、ｐ形の高抵抗埋込層１２を形成する。注入
イオンエネルギーを150〜300kevに定めると、
高抵抗埋込層を形成する不純物分布の中心は表
面から約0.6μｍの深さになる。このとき不純
物分布の中心からのばらつきを示す定数ΔRp
は、0.1μｍ（1000Å）と小さいので、開孔窓
１０の表面付近はｐ形に反転しない。またイオ
ン注入量をあらわすドーズ量はシート抵抗を１
〜3KΩ／□にする場合には、５×102atoms／
cm2〜２×1013atoms／cm2の値を選べばよい。
(C) イオン注入のマスクとしてレジスト１３で高
シート抵抗層１２の表面上を選択的に被覆す
る。次工程で、拡散法によつてコンタクト領域
を形成するのであれば、上記レジストの代わり
に酸化膜をマスクに用いる必要があるが、イオ
ン注入法によるために、レジストで被膜する簡
便な方法を用いることができる。
シート抵抗層１２の表面上を選択的に被覆す
る。次工程で、拡散法によつてコンタクト領域
を形成するのであれば、上記レジストの代わり
に酸化膜をマスクに用いる必要があるが、イオ
ン注入法によるために、レジストで被膜する簡
便な方法を用いることができる。
(D) レジスト１３、及び絶縁物９をマスクとして
たとえば、ボロン等の不純物を低エネルギー
（40〜60kev）高ドーズ（５×1014atoms／cm2〜
２×1015atoms／cm2）でイオン注入する。レジ
スト１３下は、高シート抵抗層が保持され、一
方、高ドーズ量のボロンが打ち込まれたSi層１
４は、ｐ形の低シート抵抗層（200〜500Ω／
□）が得られる。そして、このSi層１４は、工
程Ｂのイオン注入によつて得られたｐ形埋込層
１２と接触してコンタクト用の深いｐ形層が形
成されることになる。
たとえば、ボロン等の不純物を低エネルギー
（40〜60kev）高ドーズ（５×1014atoms／cm2〜
２×1015atoms／cm2）でイオン注入する。レジ
スト１３下は、高シート抵抗層が保持され、一
方、高ドーズ量のボロンが打ち込まれたSi層１
４は、ｐ形の低シート抵抗層（200〜500Ω／
□）が得られる。そして、このSi層１４は、工
程Ｂのイオン注入によつて得られたｐ形埋込層
１２と接触してコンタクト用の深いｐ形層が形
成されることになる。
(E) レジスト１３を除去した後、低温（約800
℃）でアニールし、その後、比較的低温（800
〜1000℃）の水蒸気を含む酸素雰囲気中で表面
を酸化して酸化膜−１５を形成する。
℃）でアニールし、その後、比較的低温（800
〜1000℃）の水蒸気を含む酸素雰囲気中で表面
を酸化して酸化膜−１５を形成する。
(F) 酸化膜１５にコンタクト窓を開孔し、Al等
の金属を用いて電極１６を形成する。
の金属を用いて電極１６を形成する。
以上、説明した本発明の高抵抗素子形成法は、
次に列挙する効果を有する。
次に列挙する効果を有する。
高シート抵抗層を高いエネルギーのイオン注
入により形成しているので、イオン注入した不
純物が表面より深い位置にあり、基板表面の酸
化によつて、不純物が酸化膜SiO2に吸い出さ
れることがない。この理由により、不純物濃度
が低いにもかかわらず、抵抗値の制御性が良い
高シート抵抗が得られる。
入により形成しているので、イオン注入した不
純物が表面より深い位置にあり、基板表面の酸
化によつて、不純物が酸化膜SiO2に吸い出さ
れることがない。この理由により、不純物濃度
が低いにもかかわらず、抵抗値の制御性が良い
高シート抵抗が得られる。
高抵抗値およびコンタクト層を形成する際
に、従来は熱拡散法を用いていたが、本方法で
は、イオン注入法を用いるために、特に高温の
拡散工程を必要としない。そのため、工程が簡
便になり、かつ高抵抗層を形成する不純物が、
基板内に拡散して抵抗値の変化することがな
い。
に、従来は熱拡散法を用いていたが、本方法で
は、イオン注入法を用いるために、特に高温の
拡散工程を必要としない。そのため、工程が簡
便になり、かつ高抵抗層を形成する不純物が、
基板内に拡散して抵抗値の変化することがな
い。
コンタクト層を形成する際に熱拡散法の代わ
りにイオン注入法を用いているので、酸化膜
SiO2の代わりにレジストをマスクに使用でき
る。そのため工程が簡単になる。また高抵抗用
のレジスト被覆を除くと同じパターンで同時に
低抵抗も形成出来る。
りにイオン注入法を用いているので、酸化膜
SiO2の代わりにレジストをマスクに使用でき
る。そのため工程が簡単になる。また高抵抗用
のレジスト被覆を除くと同じパターンで同時に
低抵抗も形成出来る。
本発明の抵抗素子の温度特性を調べるため下記
の条件で、抵抗素子を製造した。
の条件で、抵抗素子を製造した。
注入イオンエネルギー 160kev
高抵抗埋込層の不純物密度 １×1013／cm2（ボ
ロン） 半導体基板比抵抗 １Ω・cm 高抵抗埋込層の深さ 0.3μｍ〜0.6μｍ（幅0.3
μｍ） 高抵抗埋込層のシート抵抗 2.6KΩ／□ この場合温度特性は、1000ppm／℃の比較的
低い良好な値が得られた。
ロン） 半導体基板比抵抗 １Ω・cm 高抵抗埋込層の深さ 0.3μｍ〜0.6μｍ（幅0.3
μｍ） 高抵抗埋込層のシート抵抗 2.6KΩ／□ この場合温度特性は、1000ppm／℃の比較的
低い良好な値が得られた。
この温度特性を有する抵抗素子を拡散法で形成
しようとすれば、次の条件が必要となる。
しようとすれば、次の条件が必要となる。
つまり拡散深さ １〜２μｍ
シート抵抗 200Ω／□
となる。この条件で、高抵抗素子を得ようとす
れば、本発明によつて製造した抵抗素子の10倍以
上の面積を必要とした。
れば、本発明によつて製造した抵抗素子の10倍以
上の面積を必要とした。
本発明の高抵抗素子は上記実施例で記載したよ
うに単体製造で従来の方法に比べて多くの効果を
有するが他の素子、たとえばトランジスタと一体
化製造する場合に特に大きい利点を有する。
うに単体製造で従来の方法に比べて多くの効果を
有するが他の素子、たとえばトランジスタと一体
化製造する場合に特に大きい利点を有する。
通常、導体基板上に抵抗素子とトランジスタ素
子を並行して一体化製造する場合、抵抗素子を前
記の第１図の熱拡散法で形成しようとすれば、高
温での熱処理を必要とするため、トランジスタの
エミツタのプロフイールが変化する欠点を有す
る。一方、本発明の抵抗素子は全工程を通じて比
較的低温で製造できる特長を有するため、他のト
ランジスタの特性を変化させずトランジスタと一
体化製造するのに適する。尚、本発明に係る実施
例では、コンタクトを、埋込抵抗層の形成後イオ
ン注入で形成した例を示したが、本発明の１つの
特長は埋込抵抗層の形成後、高温の熱処理をしな
い点りあり、あらかじめ、抵抗のコンタクトをイ
オン注入又は熱拡散で形成した後、埋込抵抗層を
形成してもよいことは当然である。
子を並行して一体化製造する場合、抵抗素子を前
記の第１図の熱拡散法で形成しようとすれば、高
温での熱処理を必要とするため、トランジスタの
エミツタのプロフイールが変化する欠点を有す
る。一方、本発明の抵抗素子は全工程を通じて比
較的低温で製造できる特長を有するため、他のト
ランジスタの特性を変化させずトランジスタと一
体化製造するのに適する。尚、本発明に係る実施
例では、コンタクトを、埋込抵抗層の形成後イオ
ン注入で形成した例を示したが、本発明の１つの
特長は埋込抵抗層の形成後、高温の熱処理をしな
い点りあり、あらかじめ、抵抗のコンタクトをイ
オン注入又は熱拡散で形成した後、埋込抵抗層を
形成してもよいことは当然である。
以下、バイポーラトランジスタと抵抗素子を一
体化する製造法の一実施例を第３図をもとに詳細
に説明する。
体化する製造法の一実施例を第３図をもとに詳細
に説明する。
(A) ｐ形の分離層１７が形成されたｎ形単結晶Si
層１８にトランジスタのベース形成用窓１９及
び抵抗形成用窓２０を通常のホトエツチング技
術により形成する。
層１８にトランジスタのベース形成用窓１９及
び抵抗形成用窓２０を通常のホトエツチング技
術により形成する。
(B) 表面に結晶Si層２１を堆積した後、多結晶Si
層２１を介してｎ形の不純物を単結晶Si層１８
に拡散することにより、n+22を形成する。こ
の時、ｎ形の不純物は、拡散係数の小さい砒素
を用いるとよい。次にエミツタ形成のため耐酸
化性膜（たとえば窒化膜）２３を選択的に形成
する。
層２１を介してｎ形の不純物を単結晶Si層１８
に拡散することにより、n+22を形成する。こ
の時、ｎ形の不純物は、拡散係数の小さい砒素
を用いるとよい。次にエミツタ形成のため耐酸
化性膜（たとえば窒化膜）２３を選択的に形成
する。
(C) 耐酸化性膜２３をマスクとしてn+形多結晶Si
層２１及びn+単結晶Si層２２を選択的にエツチ
ングして凸状のエミツタ２２′を形成する。
層２１及びn+単結晶Si層２２を選択的にエツチ
ングして凸状のエミツタ２２′を形成する。
(D) ボロン等の不純物を用いて、イオン注入法に
よりｐ形層２４−１，２４−２，２４−３，を
形成する。ｐ形層２４−１はトランジスタの活
性ベース、２４−２はトランジスタの不活性ベ
ースの一部、２４−３は高抵抗層となる。この
時ｐ形層２４−２，２４−３の表面からの深さ
を、通常のAlシンター工程で接合破壊が起こ
らない程度の深さ（0.5〜0.7μｍ）にイオン注
入のエネルギー（注入エネルギー150〜
300kev）を決める。
よりｐ形層２４−１，２４−２，２４−３，を
形成する。ｐ形層２４−１はトランジスタの活
性ベース、２４−２はトランジスタの不活性ベ
ースの一部、２４−３は高抵抗層となる。この
時ｐ形層２４−２，２４−３の表面からの深さ
を、通常のAlシンター工程で接合破壊が起こ
らない程度の深さ（0.5〜0.7μｍ）にイオン注
入のエネルギー（注入エネルギー150〜
300kev）を決める。
また、この範囲の注入エネルギーで薄いベー
ス幅（0.15〜0.3μｍ）が形成されるように、
あらかじめ耐酸化性膜23＋ｎ形多結晶Si層２１
＋エミツタ２２′の厚さを決めておく。またｐ
形層２４−２，２４−３から表面付近はｐ形に
反転していない。そして、イオン注入のドーズ
量は、抵抗素子のシート抵抗が高く（１〜3K
Ω／□）なるように、かつトランジスタの電流
増幅率が十分とれるベース濃度になるように、
５×1012atoms／cm2〜２×1013atoms／cm2の値を
選ぶ。
ス幅（0.15〜0.3μｍ）が形成されるように、
あらかじめ耐酸化性膜23＋ｎ形多結晶Si層２１
＋エミツタ２２′の厚さを決めておく。またｐ
形層２４−２，２４−３から表面付近はｐ形に
反転していない。そして、イオン注入のドーズ
量は、抵抗素子のシート抵抗が高く（１〜3K
Ω／□）なるように、かつトランジスタの電流
増幅率が十分とれるベース濃度になるように、
５×1012atoms／cm2〜２×1013atoms／cm2の値を
選ぶ。
(E) イオン注入のマスクとして、レジスト等25
で、高シート抵抗層２４−３の表面上を選択的
に被覆する。
で、高シート抵抗層２４−３の表面上を選択的
に被覆する。
(F) レジスト２５、及び酸化層２６をマスクとし
て、ボロン等の不純物を低エネルギー（40〜
60kev）、高ドーズ（５×1014atoms／cm2〜２×
1015atoms／cm2）でイオン注入する。レジスト
２５下のｐ形層２４−３高シート抵抗層が保持
され、高ドーズ量のボロンが打ち込まれたSi層
２７−１，２７−２はｐ形の低シート抵抗層
（200〜500Ω／□）が得られる。そしてｐ形層
２７−１と２４−２及びｐ形層２７−２と２４
−３は接触して深いｐ形層が形成されることに
なる。前者は高濃度で深い不活性ベース領域、
後者は高濃度で深い抵抗領域が得られ電極のコ
ンタクトに用いられる。
て、ボロン等の不純物を低エネルギー（40〜
60kev）、高ドーズ（５×1014atoms／cm2〜２×
1015atoms／cm2）でイオン注入する。レジスト
２５下のｐ形層２４−３高シート抵抗層が保持
され、高ドーズ量のボロンが打ち込まれたSi層
２７−１，２７−２はｐ形の低シート抵抗層
（200〜500Ω／□）が得られる。そしてｐ形層
２７−１と２４−２及びｐ形層２７−２と２４
−３は接触して深いｐ形層が形成されることに
なる。前者は高濃度で深い不活性ベース領域、
後者は高濃度で深い抵抗領域が得られ電極のコ
ンタクトに用いられる。
(G) レジスト２５を除去した後、低温（約800
℃）でアニールし耐酸化性膜２３をマスクとし
て、比較的低温（800〜1000℃）の水蒸気を含
んだ酸素で表面を酸化し、酸化膜を形成する。
これらの熱処理温度では、イオン注入されたボ
ロンのプロフイールはほとんど変化しない。
℃）でアニールし耐酸化性膜２３をマスクとし
て、比較的低温（800〜1000℃）の水蒸気を含
んだ酸素で表面を酸化し、酸化膜を形成する。
これらの熱処理温度では、イオン注入されたボ
ロンのプロフイールはほとんど変化しない。
(H) 耐酸化性膜２３を除去した後、SiO2膜２８
にコンタクト用の窓を開孔し、Al等の金属を
用いて電極２９を形成する。ここで３０，３１
は高濃度のｎ形層であり、３０はコレクタウオ
ール、３１は埋込層である。これら３０，３１
は第３図、工程Ａの前に通常の方法で形成して
おく。
にコンタクト用の窓を開孔し、Al等の金属を
用いて電極２９を形成する。ここで３０，３１
は高濃度のｎ形層であり、３０はコレクタウオ
ール、３１は埋込層である。これら３０，３１
は第３図、工程Ａの前に通常の方法で形成して
おく。
上記実施例では、特別な例として、凸状のエミ
ツタを有するバイポーラトランジスタを扱つてい
る。凸状のエミツタにおいては浅い活性ベース層
が形成されるので、高周波特性が向上し、高抵抗
を一体化した場合の効果が大となる。
ツタを有するバイポーラトランジスタを扱つてい
る。凸状のエミツタにおいては浅い活性ベース層
が形成されるので、高周波特性が向上し、高抵抗
を一体化した場合の効果が大となる。
他の実施例として、通常の方法でベースよりも
先にエミツタを形成したバイポーラトランジスタ
と本発明の高抵抗素子の一体化製造工程を第４図
に示す。
先にエミツタを形成したバイポーラトランジスタ
と本発明の高抵抗素子の一体化製造工程を第４図
に示す。
第４図の工程A′〜H′は、第３図のＡ〜Ｈに対
応する。第３図が凸状のエミツタを有するトラン
ジスタを含み第４図が通常の埋込式エミツタを有
するトランジスタを含んでいるという相異をのぞ
けば第３図の工程と第４図の工程は、基本的に同
じである。
応する。第３図が凸状のエミツタを有するトラン
ジスタを含み第４図が通常の埋込式エミツタを有
するトランジスタを含んでいるという相異をのぞ
けば第３図の工程と第４図の工程は、基本的に同
じである。
以上の実施例で示すように、エミツタをあらか
じめ形成したバイポーラトランジスタと本発明の
抵高素子を、各々の工程数を増加させずに簡便な
方法で一体化することができ、しかも高温で熱処
理の必要がないためエミツタのプロフイールが変
化しない工程を実現できた。それで低電力集積回
路の製造に関し、高集積化、高密度化、工程簡単
化、高速化に有利となる。
じめ形成したバイポーラトランジスタと本発明の
抵高素子を、各々の工程数を増加させずに簡便な
方法で一体化することができ、しかも高温で熱処
理の必要がないためエミツタのプロフイールが変
化しない工程を実現できた。それで低電力集積回
路の製造に関し、高集積化、高密度化、工程簡単
化、高速化に有利となる。
第１図Ａ〜Ｅは従来の抵抗素子の製造法を示す
各工程の断面図、第２図Ａ〜Ｅは本発明の一実施
例による高抵抗素子を形成する各工程の断面図、
第３図Ａ〜Ｈおよび第４図A′〜H′は、本発明の
他の実施例である高抵抗素子とバイポーラトラン
ジスタを一体化する各工程の断面図である。 ９……酸化膜層、１１……シリコン基板、１２
……高抵抗埋込層、１３……レジスト、１４……
Si層、１５……酸化膜、１６……電極。
各工程の断面図、第２図Ａ〜Ｅは本発明の一実施
例による高抵抗素子を形成する各工程の断面図、
第３図Ａ〜Ｈおよび第４図A′〜H′は、本発明の
他の実施例である高抵抗素子とバイポーラトラン
ジスタを一体化する各工程の断面図である。 ９……酸化膜層、１１……シリコン基板、１２
……高抵抗埋込層、１３……レジスト、１４……
Si層、１５……酸化膜、１６……電極。
Claims (1)
- １ 半導体基板上の所定の領域にバイポーラトラ
ンジスタのエミツタを形成する工程と、前記半導
体基板と反対導電型の不純物をイオン注入するこ
とにより埋込抵抗層と前記バイポーラトランジス
タの活性ベース層を同時に形成する工程と、前記
埋込抵抗層の導電型と同一の導電型の不純物をイ
オン注入することにより前記埋込抵抗層コンタク
ト領域と前記バイポーラトランジスタの不活性ベ
ース領域を同時に形成する工程よりなることを特
徴とする抵抗素子を含む半導体集積回路の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4492779A JPS55138267A (en) | 1979-04-12 | 1979-04-12 | Manufacture of semiconductor integrated circuit containing resistance element |
| US06/349,532 US4418469A (en) | 1979-04-12 | 1982-02-17 | Method of simultaneously forming buried resistors and bipolar transistors by ion implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4492779A JPS55138267A (en) | 1979-04-12 | 1979-04-12 | Manufacture of semiconductor integrated circuit containing resistance element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138267A JPS55138267A (en) | 1980-10-28 |
| JPS6241425B2 true JPS6241425B2 (ja) | 1987-09-02 |
Family
ID=12705098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4492779A Granted JPS55138267A (en) | 1979-04-12 | 1979-04-12 | Manufacture of semiconductor integrated circuit containing resistance element |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4418469A (ja) |
| JP (1) | JPS55138267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170042U (ja) * | 1987-04-28 | 1988-11-04 | ||
| JPH0570737U (ja) * | 1992-02-29 | 1993-09-24 | 今泉工業株式会社 | パンチプレス装置のワーク排出装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3361832D1 (en) * | 1982-04-19 | 1986-02-27 | Matsushita Electric Ind Co Ltd | Semiconductor ic and method of making the same |
| DE3274699D1 (en) * | 1982-09-20 | 1987-01-22 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit with at least one bipolar planar transistor |
| JPS60258964A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| NL8403111A (nl) * | 1984-10-12 | 1986-05-01 | Philips Nv | Werkwijze ter vervaardiging van een bipolaire transistor met emitterserieweerstanden, en transistor vervaardigd volgens de werkwijze. |
| US4898837A (en) * | 1987-11-19 | 1990-02-06 | Sanyo Electric Co., Ltd. | Method of fabricating a semiconductor integrated circuit |
| US4857476A (en) * | 1988-01-26 | 1989-08-15 | Hewlett-Packard Company | Bipolar transistor process using sidewall spacer for aligning base insert |
| JPH0831473B2 (ja) * | 1988-05-20 | 1996-03-27 | 富士通株式会社 | 半導体装置 |
| US5504363A (en) * | 1992-09-02 | 1996-04-02 | Motorola Inc. | Semiconductor device |
| JP3104587B2 (ja) * | 1995-10-05 | 2000-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5679593A (en) * | 1996-02-01 | 1997-10-21 | Micron Technology, Inc. | Method of fabricating a high resistance integrated circuit resistor |
| US5883566A (en) * | 1997-02-24 | 1999-03-16 | International Business Machines Corporation | Noise-isolated buried resistor |
| JPH10242394A (ja) * | 1997-02-27 | 1998-09-11 | Matsushita Electron Corp | 半導体装置の製造方法 |
| DE69737947D1 (de) * | 1997-05-20 | 2007-09-06 | St Microelectronics Srl | Herstellungsverfahren für integrierten Schaltkreis mit MOS-Transistoren von hoher Durchbruchspannung und mit Präzisionswiderständen |
| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
| US6069048A (en) * | 1998-09-30 | 2000-05-30 | Lsi Logic Corporation | Reduction of silicon defect induced failures as a result of implants in CMOS and other integrated circuits |
| US6246116B1 (en) * | 1999-05-21 | 2001-06-12 | United Microelectronics Corp. | Buried wiring line |
| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
| FR2884050B1 (fr) * | 2005-04-01 | 2007-07-20 | St Microelectronics Sa | Circuit integre comprenant un substrat et une resistance |
| US7910450B2 (en) * | 2006-02-22 | 2011-03-22 | International Business Machines Corporation | Method of fabricating a precision buried resistor |
| DE102008049732B4 (de) * | 2008-09-30 | 2011-06-09 | Amd Fab 36 Limited Liability Company & Co. Kg | Halbleiterbauelement mit vergrabenem Polysiliziumwiderstand sowie Verfahren zu seiner Herstellung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1056513A (en) * | 1975-06-19 | 1979-06-12 | Benjamin J. Sloan (Jr.) | Integrated logic circuit and method of fabrication |
| US4021270A (en) * | 1976-06-28 | 1977-05-03 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
| US4228450A (en) * | 1977-10-25 | 1980-10-14 | International Business Machines Corporation | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
-
1979
- 1979-04-12 JP JP4492779A patent/JPS55138267A/ja active Granted
-
1982
- 1982-02-17 US US06/349,532 patent/US4418469A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170042U (ja) * | 1987-04-28 | 1988-11-04 | ||
| JPH0570737U (ja) * | 1992-02-29 | 1993-09-24 | 今泉工業株式会社 | パンチプレス装置のワーク排出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4418469A (en) | 1983-12-06 |
| JPS55138267A (en) | 1980-10-28 |
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