JPH056980A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH056980A JPH056980A JP3287782A JP28778291A JPH056980A JP H056980 A JPH056980 A JP H056980A JP 3287782 A JP3287782 A JP 3287782A JP 28778291 A JP28778291 A JP 28778291A JP H056980 A JPH056980 A JP H056980A
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Abstract
(57)【要約】
【目的】 半導体集積回路に用いられる抵抗負荷形ＳＲ
ＡＭに用いられる抵抗値の安定した高抵抗体素子を提供
する。 【構成】 ＰＮ接合ダイオードの逆方向リーク電流を用
いた負荷抵抗のＰＮ接合部から離れる方向に１導電型半
導体部若しくは両導電型半導体部の導電型不純物濃度が
薄くなっていること。
ＡＭに用いられる抵抗値の安定した高抵抗体素子を提供
する。 【構成】 ＰＮ接合ダイオードの逆方向リーク電流を用
いた負荷抵抗のＰＮ接合部から離れる方向に１導電型半
導体部若しくは両導電型半導体部の導電型不純物濃度が
薄くなっていること。
Description
【０００１】
【産業上の利用分野】本発明は、高抵抗負荷型スタティ
ック記憶セルを用いた半導体装置、特に高集積度のＳＲ
ＡＭに用いる構造に関する。
ック記憶セルを用いた半導体装置、特に高集積度のＳＲ
ＡＭに用いる構造に関する。
【０００２】
【従来の技術】ＳＲＡＭには、図２に示す様にｎＭＯＳ
を６個用いた６素子スタティック記憶セルを持つもの、
図３に示すようにｎＭＯＳ・ｐＭＯＳを組合せ低消費電
力を狙ったＣＭＯＳスタティック記憶セル６素子を持つ
もの、また図４に示す様に大容量・高集積に適した抵抗
負荷型スタティック記憶セル４素子を持つもの等があ
る。
を６個用いた６素子スタティック記憶セルを持つもの、
図３に示すようにｎＭＯＳ・ｐＭＯＳを組合せ低消費電
力を狙ったＣＭＯＳスタティック記憶セル６素子を持つ
もの、また図４に示す様に大容量・高集積に適した抵抗
負荷型スタティック記憶セル４素子を持つもの等があ
る。
【０００３】このうち、抵抗負荷型スタティック記憶セ
ルは、集積度をあげるために負荷抵抗を基板中に形成す
るのではなく、高抵抗配線材を用いて配線上に形成する
ことが行われている。
ルは、集積度をあげるために負荷抵抗を基板中に形成す
るのではなく、高抵抗配線材を用いて配線上に形成する
ことが行われている。
【０００４】この高抵抗配線材料としては、ノンドープ
のポリシリコン膜やアモルファスシリコン膜を用いた
物、薄く伝導不純物をドープしたポリシリコン膜・アモ
ルファスシリコン膜を用いた物、また逆方向ダイオード
を用いた物等があった。
のポリシリコン膜やアモルファスシリコン膜を用いた
物、薄く伝導不純物をドープしたポリシリコン膜・アモ
ルファスシリコン膜を用いた物、また逆方向ダイオード
を用いた物等があった。
【０００５】
【発明が解決しようとする課題】ところが、ノンドープ
のポリシリコン膜・アモルファスシリコン膜は抵抗が高
く、特に高温での使用条件下に於いては駆動トランジス
タのオフ時のリーク電流を決める寄生抵抗より負荷抵抗
の方が大きくなるという事態が生じ、データの保持が出
来なくなってしまうことが起きる。
のポリシリコン膜・アモルファスシリコン膜は抵抗が高
く、特に高温での使用条件下に於いては駆動トランジス
タのオフ時のリーク電流を決める寄生抵抗より負荷抵抗
の方が大きくなるという事態が生じ、データの保持が出
来なくなってしまうことが起きる。
【０００６】また、導電型不純物をドープしたポリシリ
コン膜・アモルファスシリコン膜の抵抗制御は非常に困
難で、例えばイオン注入により抵抗値を制御しようとす
ると、図５に示すようにドーズ量の微量の変化で急激に
抵抗値が変化したり、抵抗値のばらつきが大きかったり
する。さらに、４００℃程度の加熱工程が入る度にその
抵抗値が桁の単位で落ちていくという欠点を有する。
コン膜・アモルファスシリコン膜の抵抗制御は非常に困
難で、例えばイオン注入により抵抗値を制御しようとす
ると、図５に示すようにドーズ量の微量の変化で急激に
抵抗値が変化したり、抵抗値のばらつきが大きかったり
する。さらに、４００℃程度の加熱工程が入る度にその
抵抗値が桁の単位で落ちていくという欠点を有する。
【０００７】また、逆方向ダイオードを用いた場合は同
一印加電圧条件下に於いてはその抵抗値の安定性は高
く、ばらつきも小さく、さらに加熱工程に対する安定性
も高いが、ポリシリコン膜やアモルファスシリコン膜の
抵抗に比べて図６に示すように抵抗値の印加電圧依存性
が大きく、一般に用いられている電源電圧の５Ｖを基準
にすると、１Ｖの印加電圧条件下では抵抗値が数百倍程
度になってしまう。
一印加電圧条件下に於いてはその抵抗値の安定性は高
く、ばらつきも小さく、さらに加熱工程に対する安定性
も高いが、ポリシリコン膜やアモルファスシリコン膜の
抵抗に比べて図６に示すように抵抗値の印加電圧依存性
が大きく、一般に用いられている電源電圧の５Ｖを基準
にすると、１Ｖの印加電圧条件下では抵抗値が数百倍程
度になってしまう。
【０００８】そこで本発明は、このような課題を解決す
るものでダイオード型抵抗の抵抗値の印加電圧依存性を
小さくさせることを目的とする。
るものでダイオード型抵抗の抵抗値の印加電圧依存性を
小さくさせることを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、高抵抗負荷型スタティック記憶セル回路に用いられ
る負荷抵抗が、ＰＮ接合ダイオードの逆方向リーク電流
を用いた負荷抵抗であり、そのＰＮ接合部から離れる方
向に１導電型半導体部若しくは両導電型半導体部の導電
型不純物濃度が薄くなっていることを特徴とする。
は、高抵抗負荷型スタティック記憶セル回路に用いられ
る負荷抵抗が、ＰＮ接合ダイオードの逆方向リーク電流
を用いた負荷抵抗であり、そのＰＮ接合部から離れる方
向に１導電型半導体部若しくは両導電型半導体部の導電
型不純物濃度が薄くなっていることを特徴とする。
【００１０】
【実施例】以下、実施例として本発明の半導体装置の導
電型不純物分布の１例を図１に示す。また、図７〜図１
５に図１に示す半導体装置を用いたＳＲＡＭセルの請求
項２に従った主な製造工程毎の断面図を示す。
電型不純物分布の１例を図１に示す。また、図７〜図１
５に図１に示す半導体装置を用いたＳＲＡＭセルの請求
項２に従った主な製造工程毎の断面図を示す。
【００１１】以下、図７〜図１５にしたがって本発明の
半導体装置の構造及び製造方法を説明する。
半導体装置の構造及び製造方法を説明する。
【００１２】はじめに図７に示すように、シリコン基板
１００にボロンを、６０ＫｅＶの加速エネルギーで、ド
ーズ量１×１０13ｃｍ-2イオン注入し、１１００〜１２
００℃・１０〜１５時間の条件でアニールを行いＰウエ
ル１０１を形成する。
１００にボロンを、６０ＫｅＶの加速エネルギーで、ド
ーズ量１×１０13ｃｍ-2イオン注入し、１１００〜１２
００℃・１０〜１５時間の条件でアニールを行いＰウエ
ル１０１を形成する。
【００１３】次に図８に示すように、ＬＯＣＯＳ酸化膜
１０２を形成し、ゲート酸化膜１０３を１５〜２０ｎｍ
形成した後、しきい値調整のためにチャンネルドープ
を、ボロンを８０ＫｅＶの加速エネルギーで３×１０12
〜４×１０12ｃｍ-2のドーズ量のイオン注入を行うこと
により、しきい値電圧を０．７〜０．８Ｖに調整する。
その後、ポリシリコン膜をＣＶＤ法により４００〜５０
０ｎｍデポジションし、燐の熱拡散によりシート抵抗で
１０〜１００Ω／□となるようにした後、フォトリソグ
ラフィー・エッチングにより、ゲート電極１０４・ポリ
シリコン配線１０５に加工する。
１０２を形成し、ゲート酸化膜１０３を１５〜２０ｎｍ
形成した後、しきい値調整のためにチャンネルドープ
を、ボロンを８０ＫｅＶの加速エネルギーで３×１０12
〜４×１０12ｃｍ-2のドーズ量のイオン注入を行うこと
により、しきい値電圧を０．７〜０．８Ｖに調整する。
その後、ポリシリコン膜をＣＶＤ法により４００〜５０
０ｎｍデポジションし、燐の熱拡散によりシート抵抗で
１０〜１００Ω／□となるようにした後、フォトリソグ
ラフィー・エッチングにより、ゲート電極１０４・ポリ
シリコン配線１０５に加工する。
【００１４】その後、図９に示すように、燐を１４０Ｋ
ｅＶの加速電圧で２×１０13〜３×１０13ｃｍ-2のドー
ズ条件でイオン注入し、ＮＭＯＳのドレイン・ソースの
オフセット部１０６を形成する。
ｅＶの加速電圧で２×１０13〜３×１０13ｃｍ-2のドー
ズ条件でイオン注入し、ＮＭＯＳのドレイン・ソースの
オフセット部１０６を形成する。
【００１５】さらに、サイドウオール１０７形成後、ひ
素を８０ＫｅＶの加速電圧で、６×１０15ｃｍ-2のドー
ズ量イオン注入することにより、ソース・ドレイン部１
０８を形成する。
素を８０ＫｅＶの加速電圧で、６×１０15ｃｍ-2のドー
ズ量イオン注入することにより、ソース・ドレイン部１
０８を形成する。
【００１６】そして図１０に示すように、絶縁層間膜１
０９をＣＶＤ法により２００〜４００ｎｍ形成後、コン
タクトを形成する箇所にフォトリソグラフィー・エッチ
ングにより穴を開け、負荷抵抗とするためのポリシリコ
ン膜１１０をＣＶＤ法により７００〜１０００ｎｍデポ
ジションする。
０９をＣＶＤ法により２００〜４００ｎｍ形成後、コン
タクトを形成する箇所にフォトリソグラフィー・エッチ
ングにより穴を開け、負荷抵抗とするためのポリシリコ
ン膜１１０をＣＶＤ法により７００〜１０００ｎｍデポ
ジションする。
【００１７】その後、図１１に示すように酸化シリコン
膜１１１を１μｍデポジションし、フォトリソグラフィ
ー工程・エッチング工程によりパタニングする。
膜１１１を１μｍデポジションし、フォトリソグラフィ
ー工程・エッチング工程によりパタニングする。
【００１８】さらに、図１２に示すように、ＳＯＧ膜１
１２を塗布し不活性雰囲気中で８００〜１０００℃でベ
ークする。また、この工程は請求項３で示すようにＢＰ
ＳＧ膜等を５００〜１０００ｎｍデポジションし、９０
０〜１０００℃でリフローする事に依っても可能であ
る。
１２を塗布し不活性雰囲気中で８００〜１０００℃でベ
ークする。また、この工程は請求項３で示すようにＢＰ
ＳＧ膜等を５００〜１０００ｎｍデポジションし、９０
０〜１０００℃でリフローする事に依っても可能であ
る。
【００１９】そして、最大膜厚が５００ｎｍとなるよう
にエッチバックを行なうことにより、図１３の構造のイ
オン注入透過膜１１３が得られる。この後、イオン注入
透過膜１１３の厚い酸化膜中に不純物濃度のピークが来
るような注入エネルギーで、燐のイオン注入を行なう。
本実施例に於いては、３５０ＫｅＶの加速エネルギーで
ドーズ量１Ｅ１３ｃｍ-2だけイオン注入する。
にエッチバックを行なうことにより、図１３の構造のイ
オン注入透過膜１１３が得られる。この後、イオン注入
透過膜１１３の厚い酸化膜中に不純物濃度のピークが来
るような注入エネルギーで、燐のイオン注入を行なう。
本実施例に於いては、３５０ＫｅＶの加速エネルギーで
ドーズ量１Ｅ１３ｃｍ-2だけイオン注入する。
【００２０】その後図１４に示すように、酸化シリコン
とポリシリコンのエッチング選択比の高いエッチング方
法、例えばウエットエッチ等で表面の酸化シリコンをす
べて除去し、フォトレジストでマスクし、ボロンを５０
ＫｅＶの加速エネルギー・６Ｅ１４ｃｍ-2のドーズ量で
イオン注入し、ＰＮ接合を形成する。
とポリシリコンのエッチング選択比の高いエッチング方
法、例えばウエットエッチ等で表面の酸化シリコンをす
べて除去し、フォトレジストでマスクし、ボロンを５０
ＫｅＶの加速エネルギー・６Ｅ１４ｃｍ-2のドーズ量で
イオン注入し、ＰＮ接合を形成する。
【００２１】そして、フォトリソグラフィー・エッチン
グ工程により、負荷抵抗となるポリシリコン配線１１４
を幅１μｍとなるように加工する。
グ工程により、負荷抵抗となるポリシリコン配線１１４
を幅１μｍとなるように加工する。
【００２２】その後、図１５に示すように層間絶縁膜１
１５を形成後、アルミ配線１１６を施すことにより２Ｖ
の印加電圧で負荷抵抗が、約１００ＧΩとなる半導体装
置が得られる。
１５を形成後、アルミ配線１１６を施すことにより２Ｖ
の印加電圧で負荷抵抗が、約１００ＧΩとなる半導体装
置が得られる。
【００２３】この半導体装置のダイオード型の抵抗は、
従来の物と異なりダイオード一つ当りに加わる印加電圧
が小さくすることができるために、実質的な抵抗値の印
加電圧依存性を小さくすることができ、５Ｖ印加時と１
Ｖ印加時の抵抗変化は従来の物が２桁以上の変化を示し
たのに対し、本実施例に示すような構造の半導体装置に
於いては、抵抗の変化が約１桁に抑えることが出来るよ
うになった。これにより、ダイオード型の抵抗の唯一の
欠点であった、抵抗値の電圧依存性を小さくすることが
可能となった。
従来の物と異なりダイオード一つ当りに加わる印加電圧
が小さくすることができるために、実質的な抵抗値の印
加電圧依存性を小さくすることができ、５Ｖ印加時と１
Ｖ印加時の抵抗変化は従来の物が２桁以上の変化を示し
たのに対し、本実施例に示すような構造の半導体装置に
於いては、抵抗の変化が約１桁に抑えることが出来るよ
うになった。これにより、ダイオード型の抵抗の唯一の
欠点であった、抵抗値の電圧依存性を小さくすることが
可能となった。
【００２４】従って本発明の構造を用いれば、負荷抵抗
の抵抗値の制御が簡単になったため、高集積度の抵抗負
荷型のＳＲＡＭが、容易に得られるようになった。
の抵抗値の制御が簡単になったため、高集積度の抵抗負
荷型のＳＲＡＭが、容易に得られるようになった。
【００２５】
【発明の効果】 本発明を用いることにより、イオン注
入により制御性よくばらつきの小さな高抵抗体が得られ
るために、集積度の高い高抵抗負荷型のスタティック記
憶セルが容易に得られるようになった。
入により制御性よくばらつきの小さな高抵抗体が得られ
るために、集積度の高い高抵抗負荷型のスタティック記
憶セルが容易に得られるようになった。
【図１】 本発明の１実施例の導電型不純物の分布を表
わす図。
わす図。
【図２】 ＮＭＯＳを用いた、６素子スタティック記憶
セルの回路図。
セルの回路図。
【図３】 ＣＭＯＳスタティック記憶セルの回路図。
【図４】 抵抗負荷型スタティック記憶セルの回路図。
【図５】 ポリシリコン抵抗の抵抗値のドーズ量依存性
を示す図。
を示す図。
【図６】 ポリシリコン抵抗とポリシリコン逆接続ダイ
オード型抵抗の抵抗値の印加電圧依存性を示す図。
オード型抵抗の抵抗値の印加電圧依存性を示す図。
【図７】 本発明の１実施例の主な製造過程の断面図。
【図８】 本発明の１実施例の主な製造過程の断面図。
【図９】 本発明の１実施例の主な製造過程の断面図。
【図１０】 本発明の１実施例の主な製造過程の断面
図。
図。
【図１１】 本発明の１実施例の主な製造過程の断面
図。
図。
【図１２】 本発明の１実施例の主な製造過程の断面
図。
図。
【図１３】 本発明の１実施例の主な製造過程の断面
図。
図。
【図１４】 本発明の１実施例の主な製造過程の断面
図。
図。
【図１５】 本発明の１実施例の主な製造過程の断面
図。
図。
１００ ．．．シリコン基板
１０１ ．．．Ｐウエル
１０２ ．．．ＬＯＣＯＳ酸化膜
１０３ ．．．ゲート酸化膜
１０４ ．．．ゲート電極
１０５ ．．．ポリシリコン配線
１０６ ．．．ソース・ドレインオフセット
１０７ ．．．サイドウオール
１０８ ．．．ソース・ドレインコンタクト拡散部
１０９ ．．．層間絶縁膜
１１０ ．．．ポリシリコン膜
１１１ ．．．酸化シリコン膜
１１２ ．．．ＳＯＧ膜
１１３ ．．．イオン注入透過膜
１１４ ．．．ポリシリコン配線
１１５ ．．．層間絶縁膜
１１６ ．．．アルミ配線
Claims (3)
- 【請求項１】ＰＮ接合ダイオードの逆方向リーク電流を
用いた負荷抵抗のＰＮ接合部から離れる方向に１導電型
半導体部若しくは両導電型半導体部の導電型不純物濃度
が薄くなっていることを特徴とする半導体装置。 - 【請求項２】（ａ）ポリシリコン膜若しくはアモルファ
スシリコン膜をデポジションする工程と、（ｂ）酸化シ
リコン膜をデポジションする工程と、（ｃ）酸化シリコ
ン膜をパタニングする工程と、（ｄ）パタニングされた
前記酸化シリコン膜上にＳＯＧ膜を塗布する工程と、
（ｅ）エッチバックにより酸化シリコン膜厚が異なる領
域を形成する工程と、（ｆ）不純物分布のピークが、前
記のエッチバックで残った酸化膜中に来るように第１の
導電型不純物をイオン注入する工程と、（ｇ）フォトレ
ジストによりパタニングし、第２の導電型不純物をイオ
ン注入する工程と、から成ることを特徴とする半導体装
置の製造方法。 - 【請求項３】（ａ）ポリシリコン膜若しくはアモルファ
スシリコン膜をデポジションする工程と、（ｂ）酸化シ
リコン膜をデポジションする工程と、（ｃ）酸化シリコ
ン膜をパタニングする工程と、（ｄ）パタニングされた
前記酸化シリコン膜上にＢＰＳＧ膜もしくはＡＳＳＧ膜
をデポジションする工程と、（ｅ）前記ＢＰＳＧ膜若し
くはＡＳＳＧ膜をリフローによりだらす工程と、（ｆ）
エッチバックにより酸化シリコン膜厚が異なる領域を形
成する工程と、（ｇ）不純物分布のピークが、前記のエ
ッチバックで残った酸化膜中に来るように第１の導電型
不純物をイオン注入する工程と、（ｈ）フォトレジスト
によりパタニングし、第２の導電型不純物をイオン注入
する工程と、から成ることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287782A JP3094568B2 (ja) | 1990-11-22 | 1991-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31879990 | 1990-11-22 | ||
| JP2-318799 | 1990-11-22 | ||
| JP03287782A JP3094568B2 (ja) | 1990-11-22 | 1991-11-01 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175859A Division JP3826680B2 (ja) | 1990-11-22 | 2000-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056980A true JPH056980A (ja) | 1993-01-14 |
| JP3094568B2 JP3094568B2 (ja) | 2000-10-03 |
Family
ID=26556877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03287782A Expired - Fee Related JP3094568B2 (ja) | 1990-11-22 | 1991-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094568B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8335021B2 (en) | 2006-03-22 | 2012-12-18 | Canon Denshi Kabushiki Kaisha | Image reading apparatus, shading correction method therefor, and program for implementing the method |
| US20070223061A1 (en) | 2006-03-22 | 2007-09-27 | Canon Denshi Kabushiki Kaisha | Image reading apparatus, image reading unit thereof, and reference member thereof for shading correction |
| KR101539176B1 (ko) | 2014-07-15 | 2015-07-24 | 단국대학교 천안캠퍼스 산학협력단 | 이중 가방으로부터 분리 가능한 내부가방 |
-
1991
- 1991-11-01 JP JP03287782A patent/JP3094568B2/ja not_active Expired - Fee Related
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|---|---|
| JP3094568B2 (ja) | 2000-10-03 |
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