JPS5951128B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に半導体基板良好な電気
的接触を得ることができる電極構成提供しようとするも
のである。

半導体集積回路装置（ＩＣ）等の半導体装置にあつては
、半導体基板に形成された能動素子あるいは受動素子の
電極あるいは相互接続体（配線体）として、従来、アル
ミニュウム（Ａｌ）等の比較的軟質な金属、あるいはモ
リブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ
）あるいはニッケル（Ｎｉ）等の金属又は合金が適用さ
れている。

これらの金属は半導体基板表面に形成される二酸化シリ
コン等の絶縁膜との密着性が良好であり、また加工も比
較的容易であるために、電極あるいは相互接続体として
多用されている。しかしながらこれらの金属は比較的低
温状態にあつても半導体基板材料例えばシリコン（Ｓｉ
）と反応し易く、当該半導体基板中に侵入して半導体基
板中に形成されているＰＮ接合を破壊する場合がある。
したがつて、より浅いＰＮ接合部をもつて能動素子ある
いは受動素子を形成してより集積度の高い半導体装置を
構成しようとする際には、前記電極材料の適用は好まし
くない。このため前記金属に代えて、半導体基板材料に
対して有効不純物となる不純物、例えば半導体基板がシ
リコンである場合には燐（Ｐ）、砒素（Ａｓ）、アンチ
モン（Ｓｂ）等のドナー不純物あるいは硼素（Ｂ）、ガ
リウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプタ不
純物を含む半導体材料例えば多結晶シリコンを電極、相
互接続体として用いることが行なわれている。

かかる不純物を含む半導体材料は、不純物拡散源として
用いることができ、製造工程の簡略化も図ることができ
る点でフ有利である。しかしながら、前記不純物を含む
半導体材料は金属に比較して固有抵抗が大きく、半導体
装置の動作の高速化を図るうえで障害となり、また当該
不純物を含む半導体材料からの拡散によれば半導５体基
板中に一様な深さの拡散領域を形成することが困難であ
つて、半導体基板中に浅い拡散領域を精度良く形成する
ことが困難である。

このため前記半導体材料層表面に高融点金属あるいは高
融点金属の硅化物を被着して、電極あるいは相互接続体
として低抵抗のものとすることが行なわれた。

しかしながらかかる手段によつても、前記不純物拡散の
際の異状拡散現象を防止することはできない。本発明は
このような従来の電極，相互接続体材料に代えて、より
低抵抗を有し且つ不純物拡散源として用いた場合には良
好な拡散状態を得ることができる電極，相互接続体材料
をもつて構成された半導体装置を提供しようとするもの
である。

このため、本発明によれば、一導電型の半導体基板又は
層上に多結晶又は非晶質の半導体層を形成し、該多結晶
又は非晶質の半導体層上に不純物を含む金属硅化物層を
形成した後に、該金属硅化物層中の該不純物を前記多結
晶又は 晶質の半導体層を通して前記半導体基板又は層
内へ拡散させることにより、該半導体基板又は層内に反
対導電型領域を形成し、前記多結晶又は非晶質の半導体
層及び前記金属硅化物層の少なくとも一部を前記反対導
電型領域の電極ととして残置させることを特徴とする半
導体装置の製造方法が提供される。すなわち本発明によ
れば、前記電極，相互接続体材料として、多結晶あるい
は非晶質半導体層と当該半導体層上に配設された有効不
純物を含む金．属硅化物層との積層体が適用される。か
かる電極，相互接続体材料構成によれば、低い抵抗値を
もつて当該電極，相互接続体を構成することができる。

また、当該電極を不純物拡散源として用いた拡散処理に
よつて半導体基板に形成．される不純物拡散領域は一様
な深さをもつて形成される。更に前記金属硅化物中に含
まれる有効不純物の量を十分に多くすれば、当該金属硅
化物の被着前に半導体層の表面に生ずる自然酸化膜を生
じていても熱処理に伴う前記有効不純物の浸透に．より
、半導体層と金属硅化物とは良好な電気的接触状態を得
ることができる。なお前記金属硅化物は、半導体基板あ
るいは半導体層に比較して８倍程の被酸化速度を有する
ために、当該金属硅化物の表面に酸化膜を容易に形成す
ることができ、多層配線構造を実現する際の層間絶縁膜
等を容易に形成することができる。

本発明において、前記金属硅化物としては、モリブデン
，タングステン，タンタル（Ｔａ），チタン，ハフニウ
ム（Ｈｆ），ニオブ（Ｎｂ），クロム（Ｃｒ），マンガ
ン（Ｍｎ），コバルト （ＣＯ）又はニツケルの硅化物
あるいはこれらの金属の合金の硅化物が適用される。こ
の場合、当該金属硅化物の組成は化学量論的な組成比と
必ずしも一致しな＜ともよい。金属硅化物層は、被着形
成後に高温アニールすることによつて比抵抗が低下する
ことは既知である。例えばスパツタリングによるモリブ
デン硅化物フ層は被着直後は１０−”〔Ω− Ｃｍ〕程
度の比抵抗であるのが、９００〜１００〔℃〕，３０分
間のアニールによつてＩＯＨ〔Ω− Ｃｍ〕程に低比抵
抗化される。

かかる高温アニールの必要性にもかかわらず、多結晶又
は非晶質の半導体層が介在することにより、浅い不純物
拡散層の形成が可能である。本発明による拡散方法の利
点を明らかにするため、第６図を参照して比較例と共に
本発明の方法に従つた実験結果例について説明する。

即ち、第６図は不純物拡散前後の不純物濃度分布を示す
線図であり、ａは比較例、ｂは本発明方法による結果を
示す。

第６図ａの比較例では単結晶シリコン基板上に厚さ２０
００〔Λ〕のＣＶＤ多結晶シリコン層、その上に厚さ２
０００〔入〕のスパツタリングによるモリブデン硅化物
層を形成した。多結晶シリコン層は約１０””〔Ｃｍ−
”〕に燐をドープしてある。第６図ａの曲線Ａは被着直
後の燐濃度分布を示す。そして、９００〔℃〕、２０分
間の熱処理の分布が曲線Ｂ、９００〔℃〕、６０分間の
熱処理の分布が曲線Ｃである。これに対し、第６図ｂが
本発明の方法に従つた場合の結果を示しており、多結晶
シリコンはノンドープでモリブデン硅化物層が予め１０
””〔Ｃｍ−゜〕程度に燐ドープされている点のみ比較
例方法と相違した場合の結果である。被着直後の燐濃度
分布は曲線Ｄ、９００〔℃〕６０分間の熱処理後の分布
が曲線Ｅである。第６図ａ及びｂを比較すれば明らかな
如く、比較例の場合モリブデン硅化物層中へのアウトデ
イフユージヨン効果が顕著である。

それりに伴い多結晶シリコン層での燐濃度が急速に低下
する傾向を示し、単結晶シリコン表面における表面不純
物濃度が熱処理時間と共に単純に漸減する変化とならな
いため、制御性に乏しいこと力伸りる。これに対し、第
６図ｂの本発明に従つた方法では、燐濃度分布は、多結
晶シリコン層が介在するものの、分布形状は通常の拡散
と類似であり、表面濃度の制御性は良好である。またモ
リプデン硅化物層を十分低抵抗代できる程の熱処理を施
しても、多結晶シリコン層の介在により、基板シリコン
中への拡散深さは十分小さく保えることが判る。尚、以
上の効果は燐以外の砒素或いは硼素等の不純物でも同様
に得られる。次に本発明を実施例をもつて詳細に説明し
よつ。

第］図は本発明の実施にかかるＰＮ接合ダイオードを示
す。

本実施例にあつては、本発明にかかる電極はＮ型領域の
電極及び該Ｎ型領域の形成のための不純物源として用い
られる。同図において、］１はＰ型シリコン（Ｓｉ）か
らなる半導体基板，１２はフイールド絶縁膜，１３はＮ
＋型領域，１４は多結晶又は非晶質シリコン層， １５
は燐（Ｐ）を含むモリプデン硅化物層，１６は酸化膜で
ある。

かかる構造を実現するためには、まず半導体基板１１の
表面に、熱酸化法等により二酸化シリコン（ＳｉＯ２）
からなるフイールド絶縁膜１２を形成する。

そしてフオト・リングラフイ技術を適用して前記フイー
ルド絶縁膜に（窓）を形成する。次いで開口内に表出さ
れた半導体基板１１上からフイールド絶縁膜１２上を覆
つて多結晶あるいは非晶質のシリコン層１４を厚さ５０
０〔人〕程度に被着する。被着方法としてはスパツタリ
ング法あるいはシリコンの水素化合物例えばモノシラン
（ＳｉＨ４）の熱分解法を適用することができる。次い
で前記多結晶又は非晶質シリコン層１４上．に燐を含む
モリブデン硅化物層１５を厚さ３０００〔八〕程に被着
する。被着方法としてはスパツタリング法を適用するこ
とができる。次いでフオト・リソグラフイ技術を適用し
て、前記モリプデン硅化物層１５及び多結晶又は非晶質
シリコン層１４の２層構造体を所望の形状にパターニン
グする。

次いで、例えば温度１２００〔℃〕の酸素雰囲気中にお
いて２０分間加熱処理し、モリブデン硅化物層１５中の
燐を多結晶又は非晶質シリコン層１４中を透過させて半
導体基板１１内に拡散しＮ＋型領域１３を形成する。

この時モリブデン硅化物層１５並びに多結晶又は非晶質
シリコン層１４の露出表面には酸化膜１６が形成される
。このような構成を有するＰＮ接合ダイオードはＮ＋領
域１３の拡散深さ（拡散長）を一定のものとすることが
できるため、バラツキの少ない安定した耐圧特性を得る
ことができる。

第２図は、本発明にかかる電極構造をバイポーラ型集積
回路素子に適用した場合の一例を示す。

本実施例にあつては、バイポーラ型集積回路素子内のト
ランジスタのエミツタ電極，ベース電極及びコレクタ電
極が本発明にかかる電極構造を有する。第２図において
、２１はＰ型シリコン基板，２２はコレクタ領域を構成
するＮ型エピタキシヤル層， ２３はＮ＋型埋設層，
２４はＰ型アイソレーシヨン領域， ２５はＰ型ベース
領域， ２６はＰ＋型ベースコンタタト領域， ２７は
Ｎ＋型エミツタ領域， ２８はＮ＋型コレクタコンタク
ト領域，２９は絶縁膜である。

また１２１はベース電極，１２２はエミツタ電極，１２
３はコレクタ電極，１２４は各電極の表面に形成された
酸化膜である。かかる構造を実現するためには、まず周
知の技術により、Ｐ型シリコン基板２１の表面に選択的
にドナー不純物例えばアンチモンを付着し、次いでエピ
タキシヤル成長を行なつてＰ型シリコン基板２１上にＮ
型エピタキシヤル層２２を形成するとともに、該Ｎ型エ
ピタキシヤル層２２とＰ型シリコン基板との間にＮ＋型
埋設層２３を形成する。次いで、Ｎ型エピタキシヤル層
２２の表面からＰ型シリコン基板２１に到達するようア
クセプタ不純物を選択的に拡散してＰ型アイソレーシヨ
ン領域２４を形成する。

続いて該Ｐ型アイソレーシヨン領域によつて素子形成領
域が画定されたＮ型エピタキシヤル層２２にアクセプタ
不純物を選択的に導入してＰ型ベース領域２５を形成す
る。かかる工程までは、周知のバイポーラ型集積回路素
子の形成工程である。本発明によれば、次いでＮ型エピ
タキシヤル層２２の表面特にベース領域２５の表面を覆
う絶縁膜２９に選択的に開口（窓）を形成した後、多結
晶又は非晶質シリコン層１２１ａを厚さ５００〔人〕程
に被着し、更に該多結晶又は非晶質シリコン層１２１ａ
上に硼素（Ｂ）を含むモリブデン硅化物層１２１ｂを厚
さ３０００〔人〕程に被着する。

次いで前記硼素を含むモリブデン硅化物層１２Ｉｂ及び
多結晶又は非晶質シリコン層１２１ａをパターニングし
てベース電極１２１を形成した後、例えば９００〔℃〕
の酸素雰囲気中において２０分間程加熱してモリブデン
硅化物層１２１ｂ中の硼素を多結晶又は非晶質シリコン
層１２１ａ中を透過させてＰ型ベース領域２５内へ拡散
してＰ゛型ベースコンタクト領域２６を形成する。

この時モリブデン硅化物層１２１ｂ並びに多結晶又は非
晶質シリコン層１２１ａの露出表面には酸化膜１２４が
形成される。次いで前記ベース領域２５の他の表面部分
及びＮ型エピタキシヤル層２２表面を覆う絶縁膜２９に
再び選択的に開口を形成した後、再び多結晶又は非晶質
シリコン層を厚さ５００〔Λ〕程に被着し、更に該多結
晶又は非晶質シリコン層上に燐（Ｐ）又は砒素（Ａｓ）
を含むモリブデン硅化物層を厚さ３０００〔Λ〕程に被
着する。

ついで前記燐又は砒素を含むモリブデン硅化物層及び多
結晶又は非晶質シリコン層をパターニングしてエミツタ
電極１２２，コレクタ電極１２３を形成した後、例えば
９００〔℃〕の酸素雰囲気中において２０分間程加熱し
て、モリブデン硅化物層１２２ｂ中の燐又は砒素を多結
晶又は非晶質シリコン層１２２中を透過させてＰ型ベー
ス領域２５内へ拡散しＮ゛型エミツタ領域２７を形成す
るとともに、モリブデン硅化物層１２３ｂ中の燐又は砒
素を多結晶又は非晶質シリコン層１２３ｂ中を透過させ
てＮ型エピタキシヤル層２２内へ拡散しＮ゛型コレクタ
コンタクト領域２８を形成する。

この時モリブデン硅化物層１２２ｂ，１２３ｂ並びに多
結晶又は非晶質シリコン層１２２ａ，１２３ａの露出表
面には酸化膜１２４が形成される。このような構成を有
するバイポーラ型半導体集積回路は、特にエミツタ領域
２７の拡散深さを浅く且つ一定のものとすることができ
るために、より速いスイツチング速度を有する半導体集
積回路として達成することができる。なお、前記電極１
２１，１２２，１２３は適宜延長されて相互接続体とし
て用いられ、他の素子に接続される。

第３図は本発明にかかる電極構造を、金属一絶縁物−半
導体型電介効果トランジスタ（ＭＩＳ一ＦＥＴ）から構
成されるＭＩＳ型集積回路素子に適用した場合の一例を
示す。

本実施例にあつては、ＭＩＳ型集積回路素子内のインバ
ータ回路部を構成するＭＩＳ−ＦＥＴのゲート電極及び
ソース電極が本発明にかかる電極構造を有する。

第３図において、３１はＰ型シリコン基板，３２はフイ
ールド絶縁膜，３３ａ，３３ｂはゲート絶縁膜， ３４
は負荷素子ＴＲＬのゲート電極兼ソース電極， ３５は
駆動素子ＴＲＤのゲート電極で′ある。

また３６Ｓは負荷素子ＴＲＬ（７）Ｎ゛型ソース領域，
３６Ｄは負荷素子ＴＲＬｃ７）Ｎ゛型ドレイン領域であ
り、３７Ｓは駆動素子ＴＲＤｃ７）Ｎ゛型ソース領域，
３７Ｄは駆動素子ＴＲＤのドレイン領域であり、３８
は酸化膜である。ここで電極３４，３５は多結晶又は非
晶質シリコン層１３４ａ，１３５ａ並びにこれらの表面
に被着された燐を含むモリブデン層１３４ｂ，１３５ｂ
によつて構成される。

このような構造を実現するためには、まず周知の選択酸
化法によつてシリコン基板３１表面にフイールド絶縁膜
３２を形成した後、該フイールド絶縁膜３２によつて画
定された素子形成領域のシリコン基板３１の表面に厚さ
４００〔Λ〕程のゲート絶縁膜３３を形成する。

次いで、前記ゲート絶縁膜３３のうち後の工程で負荷素
子ＴＲＸのドレイン領域が形成される部分を選択的に除
去してシリコン基板３１の一部を露出する。

次いで、前記ゲート絶縁膜３３上、露出したシリコン基
板３１及びフイールド絶縁膜３２上を覆つて多結晶又は
非晶質シリコン層を厚さ５００〔Λ〕程に被着し、更に
該多結晶又は非晶質シリコン層上に燐を含むモリブデン
硅化物層を厚さ３０００〔Λ〕程に被着する。

次いで、前記燐を含むモリブデン硅化物層及び多結晶又
は非晶質シリコン層をパターニングして、負荷素子ＴＲ
Ｌのゲート電極兼ソース電極３４及び駆動素子ＴＲＤの
ゲート電極３５を形成する。

次いで、前記電極３４，３５及び前記フイールド絶縁膜
３２をマスクとしてシリコン基板３１に砒素イオン（Ａ
ｓ″’）を注入する。

次いで、例えば温度１０００〔℃〕の酸素雰囲気中にお
いて２０分間加熱処理して、モリブデン硅化物層１３４
ｂ，１３５ｂ中の燐を多結晶又は非晶質シリコン層１３
４ａ，１３５ａを通してシリコン基板３］中へ拡散する
とともに、前記注入イオンを活性化して、ソース領域３
６Ｓ，３７Ｓ，ドレイン領域３６Ｄを形成する。

この時モリブデン硅化物層並びに多結晶又は非晶質シリ
コン層の露出表面には酸化膜３８が形成される。しかる
後、ドレイン領域３６０及びソース領域３７Ｓ上の絶縁
膜３３に開口を設け、電源電極配線を接続する（図示せ
ず）。

かかる電源電極配線としては、一般の電極金属あるいは
本発明にかかる電極金属を適用することができる。第４
図は、本発明にかかる電極構造を、１トランジスター１
容量素子から構成される記憶素子に適用した場合の一例
を示す。

同図において、４１はＰ型シリコン基板， ４２はフイ
ールド絶縁膜， ４３はゲート絶縁膜， ４４は容量素
子の電極， ４５はトランスフアゲート電極， ４６は
ビツト線電極， ４７はドレイン領域，４８は酸化膜，
４９は燐シリケートガラス層，５０はワード線である
。

ここで電極４４及び４６は、多結晶又は非晶質シリコン
層１４４ａ，１４６ａ並びにこれらの表面に被着された
燐を含むモリブデン硅化物層１４４ｂ，１４６ｂによつ
て構成される。このような構造を実現するためには、ま
ず周知の選択酸化法によつてシリコン基板４１の表面に
フイールド絶縁膜４２を形成した後、該フイールド絶縁
膜５１によつて画定された素子形成領域のシリコン基板
４１の面に厚さ４００〔人〕程のゲート絶縁膜４３を形
成する。

次いで、前記ゲート絶縁膜４３のうち後の工程でドレイ
ン領域が形成される部分を選択的に除去してシリコン基
板４１の一部を露出する。

次いで、前記ゲート絶縁膜４３上，露出したシ．リコン
基板４１及びフイールド絶縁膜４２を覆つて多結晶又は
非晶質シリコン層を厚さ５００〔人〕程に被着し、更に
該多結晶又は非晶質シリコン層上に燐を含むモリブデン
硅化物層を厚さ３０００〔人〕程に被着する。

次いで、前記燐を含むモリブデン硅化物層及び多結晶又
は非晶質シリコン層をパターニングして、容量素子の電
極４４及びビツト線電極４６を形成する。

次いで、例えば温度１０００〔℃〕の酸素雰囲気中にお
いて２０分間加熱処理して、モリブデン硅化物層１４６
ｂ中の燐を多結晶又は非晶質シリコン層１４６ａを通し
てシリコン基板５１中に拡散してドレイン領域４７を形
成する。

この時、モリブデン硅化物層並びに多結晶又は非晶質シ
リコン層の露出表面には酸化膜４８が形成される。次い
で、前記ゲート絶縁膜４３，酸化膜４８並びにフイール
ド絶縁膜４２上を覆つて、例えばモリブデン硅化物層を
厚さ４０００〔人〕程に被着し、これをフオト・リソグ
ラフイ技術を適用してパタニングし、ゲート絶縁膜４３
上から電極４４を覆う酸化膜４８上に延在するトランス
フアゲート電極４５を形成する。

次いで、該トランスフアゲート電極４５，酸化膜４８並
びにフイールド絶縁膜４２等を覆つて、厚さ８０００〔
人〕程の燐シリケートガラス（ＰＳＧ）層４９を被着形
成する。

該燐シリケートガラス層４９の形成には周知の化学気相
成長法（ＣＶＤ法）が適用される。次いで、前記トラン
スフアゲート電極４５上の燐シリケートガラス層４９の
一部を選択的に除去した後、アルミニウム（Ａｌ）等の
金属を被着し、これをパターニングしてワード線５０を
形成する。

なお、容量素子の電極４４及びビツト線電極４６の表面
に形成された酸化膜４８の膜厚，膜質が十分でなく、ト
ランスフアーゲート電極４５との間の絶縁耐圧を十分と
ることができない場合には、前記モリブデン硅化物層１
４４ｂ，１４６ｂ上に多結晶又は非晶質シリコンを被着
して後、前記酸化処理を行なつてもよい。

第５図は、本発明にかかる電極構造を、情報の電気的書
込み並びに消去が可能な不揮発性半導体記憶素子に適用
した場合の一例を示す。

本実施例にあつては、コントロールゲート電極が本発明
にかかる電極構造を有する。

第５図において、５１はＰ型シリコン基板，５２はフイ
ールド絶縁膜， ５３はゲート絶縁膜，５４はフローテ
イングゲート電極， ５５は酸化膜，５６はコントロー
ル電極， ５７は該コントロールゲート電極５６中に形
成されたＰＮ接合， ５８は酸化膜， ５９ＳはＮ＋型
ソース領域， ５９ＤはＮ＋型ドレイン領域， ６０Ｓ
はソース電極， ６０Ｄはドレイン電極である。

ここで、コントロールゲート電極５６は、多結晶又は非
晶質シリコン層１５６ａ及びその表面に被着された燐又
は砒素を含むモリブデン硅化物層１５６ｂ、硼素を含む
モリブデン硅化物層１５６Ｃから構成される。このよう
な構造を実現するためには、まず周知の選択酸化法によ
つてシリコン基板５１の表面にフイールド絶縁膜５２を
形成した後、該フイールド絶縁膜５２によつて画定され
た素子形成領域のシリコン基板５１の表面に厚さ４００
〔入〕程のゲート絶縁膜５３を形成する。

次いで、ゲート絶縁膜５３上及びフイールド絶縁膜５２
上に多結晶シリコン等を厚さ３０００〜４０００〔Λ〕
被着し、これをフオト・リソグラフイ技術を適用してパ
ターニングし、フローテイングゲート電極５４を形成す
る。

次いで前記フローテイングゲート電極５４並びにフイー
ルド絶縁膜５２をマスクとして砒素又は燐のイオン注入
を行ない、更に酸化雰囲気中において加熱処理して、Ｎ
゛型ソース領域５９Ｓ，Ｎ゛型ドレイン領域５９Ｄを形
成するとともに、フローテイングゲート電極５４の表面
に酸化膜５５を形成する。

次いで、前記酸化膜５５上を覆つて、多結晶又は非晶質
シリコン層１５６ａを厚さ３０００〔Λ〕程に被着し、
更に該多結晶又は非晶質シリコン層上１５６ａの一部に
燐又は砒素等を含むモリブデン硅化物層１５６ｂを、又
該多結晶又は非晶質シリコン層１５６ａ上の他の部分に
硼素を含むモリブデン硅化物層１５６Ｃをそれぞれ厚さ
３０００〔Λ〕程に被着する。

これらの多結晶又は非晶質シリコン層，モリブデン硅化
物層の被着はスパツタリング等の手段を用いることがで
き、またパターニングは通常のフオト・リソグラフイー
技術を適用することができる。

次いで、例えば温度１０００〔℃〕の酸素雰囲気中にお
いて１０分間程加熱処理し、モリブデン硅化物層１５６
ｂ，１５６ｃの中の燐又は砒素並びに硼素を多結晶又は
非晶質シリコン層１５６ａ中に拡散し、該多結晶又は非
晶質シリコン層１５６ａ内にＰＮ接合５７を形成する。

この時モリブデン硅化物層１５６ｂ，１５６ｃ並びに多
結晶又は非晶質シリコン層１５６ａの露出表面に酸化膜
５８が形成される。次いで、前記Ｎ”型ソース領域５９
Ｓ，Ｎｆ型ドレイン領域５９Ｄ上の絶縁膜５３を選択的
に除去した後、アルミニウム等の金属を被着し、これを
パターニングしてソース電極６０Ｓ，ドレイン電極６０
Ｄを形成する。

以上のような本発明によれば、半導体基板あるいは半導
体基板に形成された所望の領域に接続される電極，ある
いは該電極が更に延在されて構成される相互接続体が、
多結晶又は非晶質半導体層と該多結晶又は非晶質半導体
層上に被着された有効不純物を含む金属硅化物から構成
される。

したがつて、前記電極，相互接続体は低い電気抵抗を有
し、半導体素子の動作特性を低下させない。また前記金
属硅化物中から多結晶又は非晶質半導体層を透過して半
導体基板中に拡散された不純物は一様な深さをもつて所
望の領域を形成する。更に、前記金属硅化物はそれ自体
が硅化物であり、半導体層を介して半導体基板に接する
ため、該半導体基板と何らの反応を生じない。

したがつて本発明によれば、より集積度が高く、高速動
作が可能であて、更に信頼度の高い半導体装置が提供さ
れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す断面図，第２図は
本発明の第２の実施例を示す断面図，第３図は本発明の
第３の実施例を示す断面図，第４図は本発明の第４の実
施例を示す断面図，第５図は本発明の第５の実施例を示
す断面図、第６図ａ及びｂは比較例及び本発明方法によ
る燐拡散結果の燐濃度分布を示す。 図において、１１，２１，３１，４１，５１・・・・・
・半導体基板、１２，２２，３２，４２，５２・・・・
・・フイールド絶縁膜、１４，１２１ａ，１２２ａ，１
２３ａ，１３４ａ，１３５ａ，１４４ａ，１４６ａ，１
５６ａ・・・・・・多結晶又は非晶質シリコン層、１５
，１２１ｂ，１２２ｂ，１２３ｂ，１３４ｂ，１３５ｂ
，１４４ｂ，１４６ｂ，１５６ｂ・・・・・・金属硅化
物層。

Claims (1)

【特許請求の範囲】
1. １ 一導動型の半導体基板又は層上に多結晶又は非晶質
   の半導体層を形成し、該多結晶又は非晶質の半導体層上
   に不純物を含む金属硅化物層を形成した後に、該金属硅
   化物層中の該不純物を前記多結晶又は非晶質の半導体層
   を通して前記半導体基板又は層内へ拡散させることによ
   り、該半導体基板又は層内に反対導電型領域を形成し、
   前記多結晶又は非晶質の半導体層及び前記金属硅化物層
   の少なくとも一部を前記反対導電型領域の電極として残
   置させることを特徴とする半導体装置の製造方法。