CN104795310B - 多晶电阻的制造方法和多晶电阻 - Google Patents
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Abstract
本发明提供了一种多晶电阻的制造方法和一种多晶电阻，其中，多晶电阻的制造方法包括：在形成有氧化层和底层氮化硅层的衬底表面生长多晶硅层；对多晶硅层注入掺杂元素；刻蚀掉多晶硅层上的第一预设区域之外的多晶硅，保留第一预设区域的多晶硅，以形成电阻条区域；在形成有电阻条区域的衬底上方，生长顶层氮化硅层，顶层氮化硅层呈台阶状，顶层氮化硅层包括上台面氮化硅层和下台面氮化硅层；刻蚀掉下台面氮化硅层，以及下台面氮化硅层下面的底层氮化硅层；对上台面氮化硅层上的第二预设区域进行刻蚀，形成接触孔；对衬底进行热处理；在接触孔所在的区域镀金属，以形成引线。通过本发明的技术方案，可以节约生产成本，提高电阻的稳定性。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种多晶电阻的制造方法和一种多晶电阻。
背景技术
从20世纪70年代和80年代早期开始，结型场效应晶体管（Junction Field EffectTransistor，简称JFET）被广泛应用，比如，可以作为运算放大器的输入级以获得比最好的双极电路小几个数量级的输入电流，也可以用做模拟开关和电流源。
在相关技术中，结合多晶（poly）高阻和二极管（Diode）的JFET的生产工艺主要包括：在底层氮化硅上面生长一层多晶硅，两者共用一层光罩版，在多晶硅和氮化硅光刻、刻蚀之后，生长顶层氮化硅，通过该层的光罩版，结合光刻、刻蚀工艺，最后实现两层氮化硅包夹多晶poly的电阻结构，如图1所示的版图结构示意图，以及图2所示的剖面结构示意图。而在顶层氮化硅光刻、刻蚀的同时，多晶poly的接触孔窗口也被打开，之后再次工艺打开所有的接触孔窗口（包括平坦低台阶和多晶电阻高台阶），以完成双层氮化硅包夹多晶poly的电阻结构，避免外界环境对poly高阻的影响，提高了电阻的稳定性。其中的双层氮化硅厚度均为1500埃，多晶poly厚度为3850埃，掺杂注入源为硼（B），多晶poly电阻阻值取决于多晶厚度和掺杂剂量共同决定。
但是，由于两层氮化硅是分开刻蚀的，增加了工艺的复杂性。此外，由于工艺中刻蚀顶层氮化硅的同时也将多晶poly电阻的接触孔窗口刻开，因此在刻蚀接触孔的工艺中会对多晶poly造成损伤，不利于电阻的稳定性。
发明内容
本发明正是基于上述技术问题至少之一，提出了一种新的多晶电阻的制造方案，可以节约生产成本，同时确保了多晶硅层的完整性，提高了电阻的稳定性。
有鉴于此，本发明提出了一种多晶电阻的制造方法，包括：在形成有氧化层和底层氮化硅层的衬底表面生长多晶硅层，所述多晶硅层位于所述底层氮化硅层的上方；对所述多晶硅层注入掺杂元素；刻蚀掉所述多晶硅层上的第一预设区域之外的多晶硅，保留所述第一预设区域的多晶硅，以形成电阻条区域；在形成有所述电阻条区域的衬底上方，生长顶层氮化硅层，所述顶层氮化硅层呈台阶状，所述顶层氮化硅层包括上台面氮化硅层和下台面氮化硅层；刻蚀掉所述下台面氮化硅层，以及所述下台面氮化硅层下面的底层氮化硅层，保留所述上台面氮化硅层；对所述上台面氮化硅层上的第二预设区域进行刻蚀，形成接触孔；对所述衬底进行热处理，以激活所述掺杂元素；在所述接触孔所在的区域镀金属，以形成引线。
在该技术方案中，通过在形成电阻条区域时只刻蚀多晶硅层，以及在生长顶层氮化硅层之后，对顶层氮化硅层和底层氮化硅层同时进行刻蚀，使得对氮化硅层的刻蚀只需一次工艺进行处理，避免了对顶层氮化硅层和底层氮化硅层分别进行刻蚀，省去了对氮化硅层的一次刻蚀和清洗工艺，节约了生产成本。
在传统的制造工艺中，由于在刻蚀顶层氮化硅层的同时，也会将多晶硅层的接触孔窗口刻开，因此在对多晶硅层进行刻蚀时，会造成多晶硅层的损伤。而通过刻蚀掉下台面氮化硅层，以及下台面氮化硅层下面的底层氮化硅层，保留上台面氮化硅层，形成了两层氮化硅层包围多晶硅层的结构，使得在接触孔的刻蚀过程中保护了多晶硅层，确保了多晶硅层的完整性，提高了电阻的稳定性，多晶硅层的厚度可以是3850埃。
根据本发明的另一方面，还提出了一种多晶电阻，所述多晶电阻由上述任一项技术方案所述的多晶电阻的制造方法制作而成。
在制作多晶电阻时，通过在形成电阻条区域时只刻蚀多晶硅层，以及在生长顶层氮化硅层之后，对顶层氮化硅层和底层氮化硅层同时进行刻蚀，使得对氮化硅层的刻蚀只需一次工艺进行处理，避免了对顶层氮化硅层和底层氮化硅层分别进行刻蚀，省去了对氮化硅层的一次刻蚀和清洗工艺，节约了生产成本。
在传统的制造工艺中，由于在刻蚀顶层氮化硅层的同时，也会将多晶硅层的接触孔窗口刻开，因此在对多晶硅层进行刻蚀时，会造成多晶硅层的损伤。而通过刻蚀掉下台面氮化硅层，以及下台面氮化硅层下面的底层氮化硅层，保留上台面氮化硅层，形成了两层氮化硅层包围多晶硅层的结构，使得在接触孔的刻蚀过程中保护了多晶硅层，确保了多晶硅层的完整性，提高了电阻的稳定性。
通过以上技术方案，可以节约生产成本，同时确保了多晶硅层的完整性，提高了电阻的稳定性。
附图说明
图1示出了相关技术中多晶电阻的版面结构示意图；
图2示出了相关技术中多晶电阻的剖面结构示意图；
图3示出了根据本发明的实施例的多晶电阻的制造方法的示意流程图；
图4示出了根据本发明的实施例的多晶电阻的版面结构示意图；
图5A至图5I示出了根据本发明的实施例的多晶电阻的制造过程的剖面结构示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图3示出了根据本发明的实施例的多晶电阻的制造方法的示意流程图。
如图3所示，根据本发明的实施例的多晶电阻的制造方法，包括：步骤302，在形成有氧化层和底层氮化硅层的衬底表面生长多晶硅层，所述多晶硅层位于所述底层氮化硅层的上方；步骤304，对所述多晶硅层注入掺杂元素；步骤306，刻蚀掉所述多晶硅层上的第一预设区域之外的多晶硅，保留所述第一预设区域的多晶硅，以形成电阻条区域；步骤308，在形成有所述电阻条区域的衬底上方，生长顶层氮化硅层，所述顶层氮化硅层呈台阶状，所述顶层氮化硅层包括上台面氮化硅层和下台面氮化硅层；步骤310，刻蚀掉所述下台面氮化硅层，以及所述下台面氮化硅层下面的底层氮化硅层，保留所述上台面氮化硅层；步骤312，对所述上台面氮化硅层上的第二预设区域进行刻蚀，形成接触孔；步骤314，对所述衬底进行热处理，以激活所述掺杂元素；步骤316，在所述接触孔所在的区域镀金属，以形成引线。
在该技术方案中，通过在形成电阻条区域时只刻蚀多晶硅层，以及在生长顶层氮化硅层之后，对顶层氮化硅层和底层氮化硅层同时进行刻蚀，使得对氮化硅层的刻蚀只需一次工艺进行处理，避免了对顶层氮化硅层和底层氮化硅层分别进行刻蚀，省去了对氮化硅层的一次刻蚀和清洗工艺，节约了生产成本。
在传统的制造工艺中，由于在刻蚀顶层氮化硅层的同时，也会将多晶硅层的接触孔窗口刻开，因此在对多晶硅层进行刻蚀时，会造成多晶硅层的损伤。而通过刻蚀掉下台面氮化硅层，以及下台面氮化硅层下面的底层氮化硅层，保留上台面氮化硅层，形成了两层氮化硅层包围多晶硅层的结构，使得在接触孔的刻蚀过程中保护了多晶硅层，确保了多晶硅层的完整性，提高了电阻的稳定性，多晶硅层的厚度可以是3850埃。
在上述技术方案中，优选地，在所述对所述衬底进行热处理之前，还包括：对所述接触孔区域的多晶硅层注入所述掺杂元素。
在该技术方案中，通过对接触孔区域的多晶硅层注入掺杂元素，降低了接触孔区域的接触电阻，从而使得在接触孔区域镀的金属能够更好地与多晶硅层接触形成引线。
在上述技术方案中，优选地，刻蚀所述多晶硅层、刻蚀所述下台面氮化硅层和所述下台面氮化硅层下面的底层氮化硅层，以及刻蚀所述第二预设区域均采用干法刻蚀。
在该技术方案中，干法刻蚀具有较高的选择性，因此可以确保刻蚀的准确性。
在上述技术方案中，优选地，所述干法刻蚀为竖直向下的各向异性刻蚀。
在上述技术方案中，优选地，所述衬底为P型半导体晶圆片，所述P型半导体晶圆片的厚度为250微米～750微米，所述晶圆片的电阻率为2欧姆·厘米～20欧姆·厘米。
在该技术方案中，晶圆片可以选择正面抛光的P型半导体晶圆片。
在上述技术方案中，优选地，所述氧化层为正硅酸乙酯，所述氧化层采用低压化学气相淀积的方式生长在所述衬底的表面。
在该技术方案中，衬底表面生长的氧化层对衬底起到了保护作用。其中，氧化层的厚度可以是3000埃，氧化层可以是正硅酸乙酯。
在上述技术方案中，优选地，所述底层氮化硅层和顶层氮化硅层的厚度相同。
在该技术方案中，底层氮化硅层和顶层氮化硅层的厚度可以是1500埃，也可以采用低压化学气相淀积的方式进行生长。
在上述技术方案中，优选地，所述掺杂元素为硼元素。
在上述技术方案中，优选地，对所述衬底进行热处理的温度条件是350摄氏度～450摄氏度，热处理时间为30分钟～120分钟。
图4示出了根据本发明的实施例的多晶电阻的版面结构示意图。
如图4所示，根据本发明的实施例的多晶电阻的版面结构，由于在刻蚀顶层氮化硅层时，并未刻开接触孔窗口，因此在刻蚀接触孔时，确保了多晶硅层处于两层氮化硅层之间，保护了多晶硅层的完整性，提高了电阻的稳定性。
下面结合图5A至图5I详细说明本发明的实施例的多晶电阻的制造过程。
图5A至图5I示出了根据本发明的实施例的多晶电阻的制造过程的剖面结构示意图。
如图5A所示，采用正面抛光的P型半导体晶圆片作为衬底502。晶圆片的厚度为250微米～750微米，电阻率为2欧姆·厘米～20欧姆·厘米。
如图5B所示，在衬底502的正面生长氧化层504。其中，氧化层504可以是正硅酸乙酯（TEOS），厚度可以是3000埃，可以采用低压化学气相淀积（LPCVD）的方式生长，氧化层504对衬底502起到了保护作用，同时在集成其它器件时由于其结构致密，可以作为接触孔刻蚀的介质层。
如图5C所示，在氧化层504的正面生长底层氮化硅层506。可以采用低压化学气相淀积的方式生长，底层氮化硅层506的厚度可以为1500埃，作为电阻结构的底层。
如图5D所示，在底层氮化硅层506的正面生长多晶硅层508，并注入掺杂离子，掺杂离子可以是硼离子。多晶硅层508的厚度可以是3850埃，可以采用原位掺杂的方式注入掺杂离子。
如图5E所示，在多晶硅层508上，采用光刻刻蚀工艺定义多晶电阻条窗口。在进行刻蚀时，可以采用选择性较高的干法刻蚀。
如图5F所示，在形成有多晶电阻条窗口的衬底502的正面生长顶层氮化硅层510，作为多晶电阻顶层结构，顶层氮化硅层510的厚度可以是1500埃。
如图5G所示，通过光刻刻蚀定义多晶电阻的氮化硅窗口，然后干法刻蚀去掉窗口之外的氮化硅。在此工艺过程中，多晶硅层508是被氮化硅完全保护着的。
如图5H所示，在顶层氮化硅层510上定义接触孔512的窗口，利用干法工艺刻蚀顶层氮化硅层510形成接触孔512的窗口。由于干法刻蚀选择较高，刻开接触孔512的同时保证了多晶硅层508不会受到损伤。
在形成接触孔512之后，注入同多晶硅层508注入源同类型的杂质离子（即硼离子）作为调节注入，以降低接触孔512的接触电阻。
采用热处理工艺激活多晶硅层508注入的掺杂离子和调节注入的离子。热处理工艺的温度条件可以是350摄氏度～450摄氏度，热处理时间可以是30分钟～120分钟。
如图5I所示，在接触孔512所在的区域镀金属514，以作为多晶电阻的引线。
由于在制作多晶电阻条窗口时，未刻蚀底层氮化硅层506，并在生长顶层氮化硅层510之后，对顶层氮化硅层510和底层氮化硅层506进行统一刻蚀，省去了一次氮化硅刻蚀以及相关清洗工艺，节约了生产成本。
而在对顶层氮化硅层510和底层氮化硅层506进行刻蚀时，形成了多晶硅层508完全被氮化硅层所包裹的电阻结构，在后续的接触孔512刻蚀时，对多晶硅层508起到了保护作用，极大程度的实现了多晶硅层的完整性，确保了多晶电阻的高稳定性。
以上结合附图详细说明了本发明的技术方案，考虑到在相关技术中，制造多晶电阻时，底层氮化硅层和顶层氮化硅层是分开刻蚀的，增加了工艺的复杂性，同时由于工艺中刻蚀顶层氮化硅层的同时也将多晶硅层的接触孔窗口刻开，因此在刻蚀接触孔的工艺中会对多晶硅层造成损伤，不利于电阻的稳定性。因此，本发明提出了一种新的多晶电阻的制造方案，可以节约生产成本，同时确保了多晶硅层的完整性，提高了电阻的稳定性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种多晶电阻的制造方法，其特征在于，包括：
在形成有氧化层和底层氮化硅层的衬底表面生长多晶硅层，所述多晶硅层位于所述底层氮化硅层的上方；
对所述多晶硅层注入掺杂元素；
刻蚀掉所述多晶硅层上的第一预设区域之外的多晶硅，保留所述第一预设区域的多晶硅，以形成电阻条区域；
在形成有所述电阻条区域的衬底上方，生长顶层氮化硅层，所述顶层氮化硅层呈台阶状，所述顶层氮化硅层包括上台面氮化硅层和下台面氮化硅层；
刻蚀掉所述下台面氮化硅层，以及所述下台面氮化硅层下面的底层氮化硅层，保留所述上台面氮化硅层；
对所述上台面氮化硅层上的第二预设区域进行刻蚀，形成接触孔；
对所述衬底进行热处理，以激活所述掺杂元素；
在所述接触孔所在的区域镀金属，以形成引线。
2.根据权利要求1所述的多晶电阻的制造方法，其特征在于，在所述对所述衬底进行热处理之前，还包括：
对所述接触孔区域的多晶硅层注入所述掺杂元素。
3.根据权利要求1所述的多晶电阻的制造方法，其特征在于，刻蚀所述多晶硅层、刻蚀所述下台面氮化硅层和所述下台面氮化硅层下面的底层氮化硅层，以及刻蚀所述第二预设区域均采用干法刻蚀。
4.根据权利要求3所述的多晶电阻的制造方法，其特征在于，所述干法刻蚀为竖直向下的各向异性刻蚀。
5.根据权利要求1所述的多晶电阻的制造方法，其特征在于，所述衬底为P型半导体晶圆片，所述P型半导体晶圆片的厚度为250微米～750微米，所述晶圆片的电阻率为2欧姆·厘米～20欧姆·厘米。
6.根据权利要求1所述的多晶电阻的制造方法，其特征在于，所述氧化层为正硅酸乙酯，所述氧化层采用低压化学气相淀积的方式生长在所述衬底的表面。
7.根据权利要求1所述的多晶电阻的制造方法，其特征在于，所述底层氮化硅层和顶层氮化硅层的厚度相同。
8.根据权利要求1至7中任一项所述的多晶电阻的制造方法，其特征在于，所述掺杂元素为硼元素。
9.根据权利要求1至7中任一项所述的多晶电阻的制造方法，其特征在于，对所述衬底进行热处理的温度条件是350摄氏度～450摄氏度，热处理时间为30分钟～120分钟。
10.一种多晶电阻，其特征在于，所述多晶电阻由如权利要求1至9中任一项所述的多晶电阻的制造方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410023295.4A CN104795310B (zh) | 2014-01-17 | 2014-01-17 | 多晶电阻的制造方法和多晶电阻 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410023295.4A CN104795310B (zh) | 2014-01-17 | 2014-01-17 | 多晶电阻的制造方法和多晶电阻 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104795310A CN104795310A (zh) | 2015-07-22 |
| CN104795310B true CN104795310B (zh) | 2017-11-07 |
Family
ID=53560037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410023295.4A Active CN104795310B (zh) | 2014-01-17 | 2014-01-17 | 多晶电阻的制造方法和多晶电阻 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104795310B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107464852A (zh) * | 2016-06-02 | 2017-12-12 | 北大方正集团有限公司 | 集成超高压电阻的集成电路器件及其制作方法 |
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|---|---|
| CN104795310A (zh) | 2015-07-22 |
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| C06 | Publication | ||
| PB01 | Publication | ||
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